JP4562890B2 - 電荷結合素子の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は電荷結合素子の製造方法に関し、特にゲート間ギャップのばらつきの少ない電荷転送電極の製造方法に関する。
【０００２】
【従来の技術】
従来のショットキー接合２相駆動型電荷結合素子は、次のように形成される。まず、図７に示すように、ＧａＡｓ半絶縁性基板１上に、厚さ５００ｎｍのノンドープＧａＡｓバッファ層２、シリコンを１×１０16ａｔｏｍ／ｃｍ3の濃度で添加した厚さ８００ｎｍのｎ型ＧａＡｓ層３をエピタキシャル成長させた半導体基板を用意する。次に、電荷注入電極及び電荷取出し電極の形成予定領域のｎ型ＧａＡｓ層３にシリコンイオンを注入し、不純物濃度の高いオーミックコンタクト領域４をそれぞれ形成する。その後、オーミックコンタクト領域４上に、ＡｕＧｅ／Ｎｉ／Ａｕ膜からなるオーミック電極を形成することで、電荷注入電極５及び電荷取出し電極６を形成する。そして電荷注入電極５と電荷取出し電極６との間に、電荷転送電極の一部を構成する厚さ５００ｎｍのＷＳｉ／Ａｕ膜からなる第１の電極部７を形成する。
【０００３】
この第１の電極部７、電荷注入電極５及び電荷取出し電極６をエッチングマスクとして使用し、露出するｎ型ＧａＡｓ層３を例えばＢＣｌ3ガスを用いたドライエッチング法により、所定の深さ（約５０ｎｍ）までエッチングする。ここで、エッチングの深さは、後工程で形成する電荷転送電極の第２の電極部直下の電子ポテンシャルが、先に形成した第１の電極部７直下の電子ポテンシャルと十分なポテンシャル差が生じる深さに適宜設定すればよい。次に、電荷転送電極の第２の電極部の形成予定領域を開口するようにホトレジスト８をパターニングする（図８）。
【０００４】
その後、Ｔｉ／Ｐｔ／Ａｕ膜を半導体基板表面に対して鉛直方向から蒸着し、リフトオフすることによって第２の電極部９を形成する（図９）。このように、エッチングされないｎ型ＧａＡｓ層３に接触する第１の電極部７（ストレージゲート部）とエッチングされたｎ型ＧａＡｓ層３に接触する第２の電極部９（バーチャルゲート部）によって構成された電荷転送電極が形成される。
【０００５】
【発明が解決しようとする課題】
このように従来の製造方法によって形成される電荷結合素子の電荷転送電極は、第１の電極部７と隣接する電荷電送電極の第２の電極部９の間隔ａ（ゲート間ギャップ）が、ホトレジスト８のパターニング精度によって決まる。通常ホトレジストの露光装置では、数百ｎｍ程度の位置ずれが生じてしまう。そのため、ゲート間ギャップを数百ｎｍ以下で制御することができなかった。本発明はゲート間ギャップを、精度良く制御することができる電荷結合素子の製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するため請求項１に係る本願発明は、電荷注入電極と電荷取出し電極との間の半導体基板上に、電荷転送電極を複数並置した電荷結合素子の製造方法において、前記半導体基板表面に、第１の導電膜からなる前記電荷転送電極の一部を構成する第１の電極部を形成する工程と、該第１の電極部の前記電荷取出し電極側側面の上部に、選択的に膜を付着させ、前記第１の電極部の前記電荷取出し電極側側面の上部に、前記電荷取出し電極側に突出する突起部を形成する工程と、前記半導体基板表面に、該表面に対して鉛直方向から、第２の導電膜を被着させることによって、前記電荷転送電極の一部を構成する第２の電極部を形成する工程とを含むことを特徴とするものである。
【０００７】
また請求項２に係る本願発明は、電荷注入電極と電荷取出し電極との間の半導体基板上に、電荷転送電極を複数並置した電荷結合素子の製造方法において、前記半導体基板表面に、第１の導電膜からなる前記電荷転送電極の一部を構成する第１の電極部を形成する工程と、少なくとも前記第１の電極部の前記電荷取出し電極側側面を被覆する厚さが、前記第１の電極部の前記電荷取出し電極側側面の上部に形成する突起部の突出幅に相当する厚さと略等しい厚さとなるように、前記半導体基板表面を光重合する膜で被覆する工程と、前記電荷取出し電極側から斜めに光を照射し、前記第１の電極部の前記電荷取出し電極側側面の上部を被覆する前記膜を選択的に光重合させる工程と、光重合していない前記膜を除去し、前記第１の電極の前記取出し電極側側面の上部に、前記電荷取出し電極側に突出する光重合された膜からなる前記突起部を形成する工程と、前記半導体基板表面に、該表面に対して鉛直方向から第２の導電膜を被着させることによって、前記電荷転送電極の一部を構成する第２の電極部を形成する工程とを含むことを特徴とするものである。
【０００８】
さらに請求項３に係る本願発明は、請求項２記載の電荷転送電極の製造方法において、前記膜が、ホトレジスト膜あるいはポリイミド膜であることを特徴とするものである。
【０００９】
【発明の実施の形態】
以下、本発明の第１の実施の形態についてショットキー接合２相駆動型電荷結合素子を例にとり説明する。まず、ＧａＡｓ半絶縁性基板１上に、厚さ５００ｎｍのノンドープＧａＡｓバッファ層２、シリコンを１×１０16ａｔｏｍ／ｃｍ3の濃度で添加した厚さ８００ｎｍのｎ型ＧａＡｓ層をエピタキシャル成長させた半導体基板を用意する。次に、電荷注入電極、電荷取出し電極の形成予定領域のｎ型ＧａＡｓ層３にシリコンイオンを注入し、不純物濃度の高いオーミックコンタクト領域４を形成する。その後、オーミックコンタクト領域４に、ＡｕＧｅ／Ｎｉ／Ａｕ膜からなるオーミック電極を形成することで、電荷注入電極５及び電荷取出し電極６を形成し、電荷注入電極５と電荷取出し電極６との間に、電荷転送電極の一部を構成する厚さ５００ｎｍのＷＳｉ／Ａｕ膜からなる第１の電極部７を形成する。
【００１０】
この第１の電極部７、電荷注入電極５及び電荷取出し電極６をエッチングマスクとして使用し、露出するｎ型ＧａＡｓ層３を例えばＢＣｌ3ガスを用いたドライエッチング法により、所定の深さ（約５０ｎｍ）までエッチングする（図１）。ここで、エッチングの深さは、後工程で形成する電荷転送電極の第２の電極部直下の電子ポテンシャルが、先に形成した第１の電極部直下の電子ポテンシャルと十分なポテンシャル差が生じる深さに適宜設定すればよい。以上の工程は、従来例で説明した製造方法と同一である。
【００１１】
次に、第１の電極部７の電荷取出し電極６側の側面に向けて、Ｔｉ／Ｐｔ／Ａｕ膜１０を図２の矢印方向から斜め蒸着する。その結果、第１の電極部７の電荷取出し電極６側の側面に突起部１１が形成される（図２）。
【００１２】
その後、電荷転送電極の一部を構成するＴｉ／Ｐｔ／Ａｕ膜を、半導体基板表面に対して鉛直方向から蒸着する。その結果、図３に示すように、第１の電極部７の上面及び電荷注入電極５側の側面、エッチングされたｎ型ＧａＡｓ層３上にＴｉ／Ｐｔ／Ａｕ膜が被着し、電荷転送電極の第２の電極部９が形成される。ここで、突起部１１直下のｎ型ＧａＡｓ層３上には、Ｔｉ／Ｐｔ／Ａｕ膜が被着しない。したがって、ゲート間ギャップの寸法は、電荷取出し電極６方向に突出する突起部１１の寸法ｂ（突出幅）によって決まることになる。
【００１３】
このゲート間ギャップの寸法を決める突起部１１の突出幅は、突起部１１を形成する際の、Ｔｉ／Ｐｔ／Ａｕ膜１０の蒸着厚さと、斜め蒸着の入射角度によって、適宜設定することができ、数百ｎｍ以下の精度で、しかも再現性良く制御できる。第２の電極部９を形成する際、Ｔｉ／Ｐｔ／Ａｕ膜の蒸着は、この突起部に対して自己整合的に形成されるので、ゲート間ギャップのばらつきは、突起部の突出幅のばらつきと略等しくなる。したがって、本発明によれば数百ｎｍ以下の精度で、しかも再現性良く、ゲート間ギャップを制御した電荷転送電極を形成することが可能となる。
【００１４】
次に、第２の実施の形態について説明する。まず、ＧａＡｓ半絶縁性基板１上に、厚さ５００ｎｍのノンドープＧａＡｓバッファ層２、シリコンを１×１０16ａｔｏｍ／ｃｍ3の濃度で添加した厚さ８００ｎｍのｎ型ＧａＡｓ層３をエピタキシャル成長させた半導体基板を用意する。次に、電荷注入電極、電荷取出し電極の形成予定領域のｎ型ＧａＡｓ層３にシリコンイオンを注入し、不純物濃度の高いオーミックコンタクト領域４を形成する。その後、オーミックコンタクト領域４に、ＡｕＧｅ／Ｎｉ／Ａｕ膜からなるオーミック電極を形成することで、電荷注入電極５及び電荷取出し電極６を形成し、電荷注入電極５と電荷取出し電極６との間に、電荷転送電極の一部を構成する厚さ５００ｎｍのＷＳｉ／Ａｕ膜からなる第１の電極部７を形成する。
【００１５】
この第１の電極部７、電荷注入電極５及び電荷取出し電極６をエッチングマスクとして使用し、露出するｎ型ＧａＡｓ層３を例えばＢＣｌ3ガスを用いたドライエッチング法により、所定の深さ（約５０ｎｍ）までエッチングする。ここで、エッチングの深さは、後工程で形成する電荷転送電極第２の電極部直下の電子ポテンシャルが、先に形成した第１の電極部直下の電子ポテンシャルと十分なポテンシャル差が生じる深さに適宜設定すればよい。以上の工程は、従来例及び第１の実施の形態で説明した製造方法と同一である（図１）。
【００１６】
次に、ポリイミド膜あるいはネガ型ホトレジスト膜など、光を照射することによって光重合し、現像液等に難溶化する膜１２を半導体基板表面に塗布する。この際、膜１２の厚さは、後述する突起部を形成するのに必要な厚さ、即ち、突起部の電荷取出し電極側への突出幅と略等しい厚さで、第１の電極部７表面を被覆するように設定される。
【００１７】
第１の電極部７の電荷取出し電極６側の一部の膜１２を、選択的に光重合させるため、電荷取出し電極６側から、図４に矢印で示す方向から斜めに光を照射する。半導体基板表面の鉛直方向に対して、光の入射角度が大きいほど、第１の電極部７上部の膜１２を選択的に光重合させることができる。ここで、第１の電極部７の電荷注入電極５側及び第２の電極部の形成予定領域上の膜１２は、光重合させないようにする。
【００１８】
次に、光重合していない未反応部の膜１２を現像液等により溶解除去し、第１の電極部７の電荷取出し電極６側の側面に突起部１１を形成する（図５）。以下、第１の実施の形態同様、電荷転送電極の一部を構成するＴｉ／Ｐｔ／Ａｕ膜１０を、半導体基板表面に対して鉛直方向から蒸着する。その結果、図６に示すように、第１の電極部７の上面の膜１２上及び電荷注入電極５側の側面、エッチングされたｎ型ＧａＡｓ層３上にＴｉ／Ｐｔ／Ａｕ膜が被着し、電荷転送電極の第２の電極部９が形成される。ここで、突起部１１直下のｎ型ＧａＡｓ層３上には、Ｔｉ／Ｐｔ／Ａｕ膜が被着しない。したがって、ゲート間ギャップの寸法は、電荷取出し電極６方向に突出する突起部１１の突出幅によって決まることになる。
【００１９】
このゲート間ギャップの寸法を決める突起部１１の突出幅は、膜１２の被覆厚と、光の入射角によって、適宜設定することができ、数百ｎｍ以下の精度で、しかも再現性が良く制御できる。第２の電極部９を形成する際、Ｔｉ／Ｐｔ／Ａｕ膜の蒸着は、この突起部に対して自己整合的に形成されるので、ゲート間ギャップのばらつきは、突起部の突出幅のばらつきと略等しくなる。したがって、本発明によれば、数百ｎｍ以下の精度で、しかも再現性良く、ゲート間ギャップを制御した電荷転送電極を形成することが可能となる。
【００２０】
なお、第２の実施の形態では、電荷注入電極５側に照射される光を完全に遮ることができないため、電荷注入電極５側にも小さい突起部が形成されることがある。このような場合は、電荷注入電極側の小さな突起部が消失し、電荷取出し電極側の突起部１１は消失しない条件で、膜をエッチングした後、第２の電極部を形成するＴｉ／Ｐｔ／Ａｕ膜を蒸着すればよい。
【００２１】
あるいは、膜をエッチングすることなく、Ｔｉ／Ｐｔ／Ａｕ膜を斜め蒸着し、電荷注入電極側から第１の電極部側面及びその近傍に被着させた後、半導体基板表面に対して鉛直方向から再度Ｔｉ／Ｐｔ／Ａｕ膜を蒸着して、第２の電極部を形成することも可能である。この場合、ゲート間ギャップは、半導体基板表面に対して鉛直方向から蒸着するＴｉ／Ｐｔ／Ａｕ膜によって決まるので、突起部１１の突出寸法がゲート間ギャップとなる。突起部のエッチングを行わないため、ゲート間ギャップのばらつきは小さい。
【００２２】
ホトレジスト膜等は、絶縁膜であるので、第１の電極部と第２の電極部それぞれに、電荷転送信号を印加する手段を備える構成にすれば、ホトレジスト膜あるいはポリイミド膜は、上記のように第１の電極部７上に残してた構成とすることができる。第２の電極部９を形成した後、除去しても良いことはいうまでもない。
【００２３】
なお本発明は、上記実施の形態に限定されることなく、種々変更可能であることはいうまでもない。例えば、２相駆動型の電荷結合素子に限定されず、３相駆動型であっても良い。また、電荷結合素子が形成される半導体基板も上記実施の形態に限定されることはない。
【００２４】
【発明の効果】
以上説明したように本発明によれば、ホトリソグラフ工程のマスク合わせ精度によらず、第１の電極部に対して自己整合的に第２の電極部を形成することができ、微細なゲート間ギャップの電荷結合素子を形成することができる。
【００２５】
また、ゲート間ギャップのばらつきを少なくすることができるので、転送効率のばらつきの少ない電荷結合素子を歩留まり良く形成することができる。
【００２６】
さらにゲート間ギャップを狭くすることができるため、電荷転送効率が向上し、より高速かつＳ／Ｎ比の高い電荷結合素子を形成することが可能である。
【００２７】
本発明の突起部は、斜め蒸着、またはポリイミドあるいはホトレジスト膜などの光重合によって形成することができ、簡便な製造方法である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を説明する図である。
【図２】本発明の第１の実施の形態を説明する図である。
【図３】本発明の第１の実施の形態を説明する図である。
【図４】本発明の第２の実施の形態を説明する図である。
【図５】本発明の第２の実施の形態を説明する図である。
【図６】本発明の第２の実施の形態を説明する図である。
【図７】従来の電荷結合素子の製造方法を説明する図である。
【図８】従来の電荷結合素子の製造方法を説明する図である。
【図９】従来の電荷結合素子の製造方法を説明する図である。
【符号の説明】
１ ＧａＡｓ半絶縁性基板
２ ノンドープＧａＡｓバッファ層
３ ｎ型ＧａＡｓ層
４ オーミックコンタクト領域
５ 電荷注入電極
６ 電荷取出し電極
７ 第１の電極部
８ ホトレジスト
９ 第２の電極部
１０ Ｔｉ／Ｐｔ／Ａｕ膜
１１ 突起部
１２ 膜
【発明の属する技術分野】
本発明は電荷結合素子の製造方法に関し、特にゲート間ギャップのばらつきの少ない電荷転送電極の製造方法に関する。
【０００２】
【従来の技術】
従来のショットキー接合２相駆動型電荷結合素子は、次のように形成される。まず、図７に示すように、ＧａＡｓ半絶縁性基板１上に、厚さ５００ｎｍのノンドープＧａＡｓバッファ層２、シリコンを１×１０16ａｔｏｍ／ｃｍ3の濃度で添加した厚さ８００ｎｍのｎ型ＧａＡｓ層３をエピタキシャル成長させた半導体基板を用意する。次に、電荷注入電極及び電荷取出し電極の形成予定領域のｎ型ＧａＡｓ層３にシリコンイオンを注入し、不純物濃度の高いオーミックコンタクト領域４をそれぞれ形成する。その後、オーミックコンタクト領域４上に、ＡｕＧｅ／Ｎｉ／Ａｕ膜からなるオーミック電極を形成することで、電荷注入電極５及び電荷取出し電極６を形成する。そして電荷注入電極５と電荷取出し電極６との間に、電荷転送電極の一部を構成する厚さ５００ｎｍのＷＳｉ／Ａｕ膜からなる第１の電極部７を形成する。
【０００３】
この第１の電極部７、電荷注入電極５及び電荷取出し電極６をエッチングマスクとして使用し、露出するｎ型ＧａＡｓ層３を例えばＢＣｌ3ガスを用いたドライエッチング法により、所定の深さ（約５０ｎｍ）までエッチングする。ここで、エッチングの深さは、後工程で形成する電荷転送電極の第２の電極部直下の電子ポテンシャルが、先に形成した第１の電極部７直下の電子ポテンシャルと十分なポテンシャル差が生じる深さに適宜設定すればよい。次に、電荷転送電極の第２の電極部の形成予定領域を開口するようにホトレジスト８をパターニングする（図８）。
【０００４】
その後、Ｔｉ／Ｐｔ／Ａｕ膜を半導体基板表面に対して鉛直方向から蒸着し、リフトオフすることによって第２の電極部９を形成する（図９）。このように、エッチングされないｎ型ＧａＡｓ層３に接触する第１の電極部７（ストレージゲート部）とエッチングされたｎ型ＧａＡｓ層３に接触する第２の電極部９（バーチャルゲート部）によって構成された電荷転送電極が形成される。
【０００５】
【発明が解決しようとする課題】
このように従来の製造方法によって形成される電荷結合素子の電荷転送電極は、第１の電極部７と隣接する電荷電送電極の第２の電極部９の間隔ａ（ゲート間ギャップ）が、ホトレジスト８のパターニング精度によって決まる。通常ホトレジストの露光装置では、数百ｎｍ程度の位置ずれが生じてしまう。そのため、ゲート間ギャップを数百ｎｍ以下で制御することができなかった。本発明はゲート間ギャップを、精度良く制御することができる電荷結合素子の製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するため請求項１に係る本願発明は、電荷注入電極と電荷取出し電極との間の半導体基板上に、電荷転送電極を複数並置した電荷結合素子の製造方法において、前記半導体基板表面に、第１の導電膜からなる前記電荷転送電極の一部を構成する第１の電極部を形成する工程と、該第１の電極部の前記電荷取出し電極側側面の上部に、選択的に膜を付着させ、前記第１の電極部の前記電荷取出し電極側側面の上部に、前記電荷取出し電極側に突出する突起部を形成する工程と、前記半導体基板表面に、該表面に対して鉛直方向から、第２の導電膜を被着させることによって、前記電荷転送電極の一部を構成する第２の電極部を形成する工程とを含むことを特徴とするものである。
【０００７】
また請求項２に係る本願発明は、電荷注入電極と電荷取出し電極との間の半導体基板上に、電荷転送電極を複数並置した電荷結合素子の製造方法において、前記半導体基板表面に、第１の導電膜からなる前記電荷転送電極の一部を構成する第１の電極部を形成する工程と、少なくとも前記第１の電極部の前記電荷取出し電極側側面を被覆する厚さが、前記第１の電極部の前記電荷取出し電極側側面の上部に形成する突起部の突出幅に相当する厚さと略等しい厚さとなるように、前記半導体基板表面を光重合する膜で被覆する工程と、前記電荷取出し電極側から斜めに光を照射し、前記第１の電極部の前記電荷取出し電極側側面の上部を被覆する前記膜を選択的に光重合させる工程と、光重合していない前記膜を除去し、前記第１の電極の前記取出し電極側側面の上部に、前記電荷取出し電極側に突出する光重合された膜からなる前記突起部を形成する工程と、前記半導体基板表面に、該表面に対して鉛直方向から第２の導電膜を被着させることによって、前記電荷転送電極の一部を構成する第２の電極部を形成する工程とを含むことを特徴とするものである。
【０００８】
さらに請求項３に係る本願発明は、請求項２記載の電荷転送電極の製造方法において、前記膜が、ホトレジスト膜あるいはポリイミド膜であることを特徴とするものである。
【０００９】
【発明の実施の形態】
以下、本発明の第１の実施の形態についてショットキー接合２相駆動型電荷結合素子を例にとり説明する。まず、ＧａＡｓ半絶縁性基板１上に、厚さ５００ｎｍのノンドープＧａＡｓバッファ層２、シリコンを１×１０16ａｔｏｍ／ｃｍ3の濃度で添加した厚さ８００ｎｍのｎ型ＧａＡｓ層をエピタキシャル成長させた半導体基板を用意する。次に、電荷注入電極、電荷取出し電極の形成予定領域のｎ型ＧａＡｓ層３にシリコンイオンを注入し、不純物濃度の高いオーミックコンタクト領域４を形成する。その後、オーミックコンタクト領域４に、ＡｕＧｅ／Ｎｉ／Ａｕ膜からなるオーミック電極を形成することで、電荷注入電極５及び電荷取出し電極６を形成し、電荷注入電極５と電荷取出し電極６との間に、電荷転送電極の一部を構成する厚さ５００ｎｍのＷＳｉ／Ａｕ膜からなる第１の電極部７を形成する。
【００１０】
この第１の電極部７、電荷注入電極５及び電荷取出し電極６をエッチングマスクとして使用し、露出するｎ型ＧａＡｓ層３を例えばＢＣｌ3ガスを用いたドライエッチング法により、所定の深さ（約５０ｎｍ）までエッチングする（図１）。ここで、エッチングの深さは、後工程で形成する電荷転送電極の第２の電極部直下の電子ポテンシャルが、先に形成した第１の電極部直下の電子ポテンシャルと十分なポテンシャル差が生じる深さに適宜設定すればよい。以上の工程は、従来例で説明した製造方法と同一である。
【００１１】
次に、第１の電極部７の電荷取出し電極６側の側面に向けて、Ｔｉ／Ｐｔ／Ａｕ膜１０を図２の矢印方向から斜め蒸着する。その結果、第１の電極部７の電荷取出し電極６側の側面に突起部１１が形成される（図２）。
【００１２】
その後、電荷転送電極の一部を構成するＴｉ／Ｐｔ／Ａｕ膜を、半導体基板表面に対して鉛直方向から蒸着する。その結果、図３に示すように、第１の電極部７の上面及び電荷注入電極５側の側面、エッチングされたｎ型ＧａＡｓ層３上にＴｉ／Ｐｔ／Ａｕ膜が被着し、電荷転送電極の第２の電極部９が形成される。ここで、突起部１１直下のｎ型ＧａＡｓ層３上には、Ｔｉ／Ｐｔ／Ａｕ膜が被着しない。したがって、ゲート間ギャップの寸法は、電荷取出し電極６方向に突出する突起部１１の寸法ｂ（突出幅）によって決まることになる。
【００１３】
このゲート間ギャップの寸法を決める突起部１１の突出幅は、突起部１１を形成する際の、Ｔｉ／Ｐｔ／Ａｕ膜１０の蒸着厚さと、斜め蒸着の入射角度によって、適宜設定することができ、数百ｎｍ以下の精度で、しかも再現性良く制御できる。第２の電極部９を形成する際、Ｔｉ／Ｐｔ／Ａｕ膜の蒸着は、この突起部に対して自己整合的に形成されるので、ゲート間ギャップのばらつきは、突起部の突出幅のばらつきと略等しくなる。したがって、本発明によれば数百ｎｍ以下の精度で、しかも再現性良く、ゲート間ギャップを制御した電荷転送電極を形成することが可能となる。
【００１４】
次に、第２の実施の形態について説明する。まず、ＧａＡｓ半絶縁性基板１上に、厚さ５００ｎｍのノンドープＧａＡｓバッファ層２、シリコンを１×１０16ａｔｏｍ／ｃｍ3の濃度で添加した厚さ８００ｎｍのｎ型ＧａＡｓ層３をエピタキシャル成長させた半導体基板を用意する。次に、電荷注入電極、電荷取出し電極の形成予定領域のｎ型ＧａＡｓ層３にシリコンイオンを注入し、不純物濃度の高いオーミックコンタクト領域４を形成する。その後、オーミックコンタクト領域４に、ＡｕＧｅ／Ｎｉ／Ａｕ膜からなるオーミック電極を形成することで、電荷注入電極５及び電荷取出し電極６を形成し、電荷注入電極５と電荷取出し電極６との間に、電荷転送電極の一部を構成する厚さ５００ｎｍのＷＳｉ／Ａｕ膜からなる第１の電極部７を形成する。
【００１５】
この第１の電極部７、電荷注入電極５及び電荷取出し電極６をエッチングマスクとして使用し、露出するｎ型ＧａＡｓ層３を例えばＢＣｌ3ガスを用いたドライエッチング法により、所定の深さ（約５０ｎｍ）までエッチングする。ここで、エッチングの深さは、後工程で形成する電荷転送電極第２の電極部直下の電子ポテンシャルが、先に形成した第１の電極部直下の電子ポテンシャルと十分なポテンシャル差が生じる深さに適宜設定すればよい。以上の工程は、従来例及び第１の実施の形態で説明した製造方法と同一である（図１）。
【００１６】
次に、ポリイミド膜あるいはネガ型ホトレジスト膜など、光を照射することによって光重合し、現像液等に難溶化する膜１２を半導体基板表面に塗布する。この際、膜１２の厚さは、後述する突起部を形成するのに必要な厚さ、即ち、突起部の電荷取出し電極側への突出幅と略等しい厚さで、第１の電極部７表面を被覆するように設定される。
【００１７】
第１の電極部７の電荷取出し電極６側の一部の膜１２を、選択的に光重合させるため、電荷取出し電極６側から、図４に矢印で示す方向から斜めに光を照射する。半導体基板表面の鉛直方向に対して、光の入射角度が大きいほど、第１の電極部７上部の膜１２を選択的に光重合させることができる。ここで、第１の電極部７の電荷注入電極５側及び第２の電極部の形成予定領域上の膜１２は、光重合させないようにする。
【００１８】
次に、光重合していない未反応部の膜１２を現像液等により溶解除去し、第１の電極部７の電荷取出し電極６側の側面に突起部１１を形成する（図５）。以下、第１の実施の形態同様、電荷転送電極の一部を構成するＴｉ／Ｐｔ／Ａｕ膜１０を、半導体基板表面に対して鉛直方向から蒸着する。その結果、図６に示すように、第１の電極部７の上面の膜１２上及び電荷注入電極５側の側面、エッチングされたｎ型ＧａＡｓ層３上にＴｉ／Ｐｔ／Ａｕ膜が被着し、電荷転送電極の第２の電極部９が形成される。ここで、突起部１１直下のｎ型ＧａＡｓ層３上には、Ｔｉ／Ｐｔ／Ａｕ膜が被着しない。したがって、ゲート間ギャップの寸法は、電荷取出し電極６方向に突出する突起部１１の突出幅によって決まることになる。
【００１９】
このゲート間ギャップの寸法を決める突起部１１の突出幅は、膜１２の被覆厚と、光の入射角によって、適宜設定することができ、数百ｎｍ以下の精度で、しかも再現性が良く制御できる。第２の電極部９を形成する際、Ｔｉ／Ｐｔ／Ａｕ膜の蒸着は、この突起部に対して自己整合的に形成されるので、ゲート間ギャップのばらつきは、突起部の突出幅のばらつきと略等しくなる。したがって、本発明によれば、数百ｎｍ以下の精度で、しかも再現性良く、ゲート間ギャップを制御した電荷転送電極を形成することが可能となる。
【００２０】
なお、第２の実施の形態では、電荷注入電極５側に照射される光を完全に遮ることができないため、電荷注入電極５側にも小さい突起部が形成されることがある。このような場合は、電荷注入電極側の小さな突起部が消失し、電荷取出し電極側の突起部１１は消失しない条件で、膜をエッチングした後、第２の電極部を形成するＴｉ／Ｐｔ／Ａｕ膜を蒸着すればよい。
【００２１】
あるいは、膜をエッチングすることなく、Ｔｉ／Ｐｔ／Ａｕ膜を斜め蒸着し、電荷注入電極側から第１の電極部側面及びその近傍に被着させた後、半導体基板表面に対して鉛直方向から再度Ｔｉ／Ｐｔ／Ａｕ膜を蒸着して、第２の電極部を形成することも可能である。この場合、ゲート間ギャップは、半導体基板表面に対して鉛直方向から蒸着するＴｉ／Ｐｔ／Ａｕ膜によって決まるので、突起部１１の突出寸法がゲート間ギャップとなる。突起部のエッチングを行わないため、ゲート間ギャップのばらつきは小さい。
【００２２】
ホトレジスト膜等は、絶縁膜であるので、第１の電極部と第２の電極部それぞれに、電荷転送信号を印加する手段を備える構成にすれば、ホトレジスト膜あるいはポリイミド膜は、上記のように第１の電極部７上に残してた構成とすることができる。第２の電極部９を形成した後、除去しても良いことはいうまでもない。
【００２３】
なお本発明は、上記実施の形態に限定されることなく、種々変更可能であることはいうまでもない。例えば、２相駆動型の電荷結合素子に限定されず、３相駆動型であっても良い。また、電荷結合素子が形成される半導体基板も上記実施の形態に限定されることはない。
【００２４】
【発明の効果】
以上説明したように本発明によれば、ホトリソグラフ工程のマスク合わせ精度によらず、第１の電極部に対して自己整合的に第２の電極部を形成することができ、微細なゲート間ギャップの電荷結合素子を形成することができる。
【００２５】
また、ゲート間ギャップのばらつきを少なくすることができるので、転送効率のばらつきの少ない電荷結合素子を歩留まり良く形成することができる。
【００２６】
さらにゲート間ギャップを狭くすることができるため、電荷転送効率が向上し、より高速かつＳ／Ｎ比の高い電荷結合素子を形成することが可能である。
【００２７】
本発明の突起部は、斜め蒸着、またはポリイミドあるいはホトレジスト膜などの光重合によって形成することができ、簡便な製造方法である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を説明する図である。
【図２】本発明の第１の実施の形態を説明する図である。
【図３】本発明の第１の実施の形態を説明する図である。
【図４】本発明の第２の実施の形態を説明する図である。
【図５】本発明の第２の実施の形態を説明する図である。
【図６】本発明の第２の実施の形態を説明する図である。
【図７】従来の電荷結合素子の製造方法を説明する図である。
【図８】従来の電荷結合素子の製造方法を説明する図である。
【図９】従来の電荷結合素子の製造方法を説明する図である。
【符号の説明】
１ ＧａＡｓ半絶縁性基板
２ ノンドープＧａＡｓバッファ層
３ ｎ型ＧａＡｓ層
４ オーミックコンタクト領域
５ 電荷注入電極
６ 電荷取出し電極
７ 第１の電極部
８ ホトレジスト
９ 第２の電極部
１０ Ｔｉ／Ｐｔ／Ａｕ膜
１１ 突起部
１２ 膜
Claims (3)
- 電荷注入電極と電荷取出し電極との間の半導体基板上に、電荷転送電極を複数並置した電荷結合素子の製造方法において、
前記半導体基板表面に、第１の導電膜からなる前記電荷転送電極の一部を構成する第１の電極部を形成する工程と、
該第１の電極部の前記電荷取出し電極側側面の上部に、選択的に膜を付着させ、前記第１の電極部の前記電荷取出し電極側側面の上部に、前記電荷取出し電極側に突出する突起部を形成する工程と、
前記半導体基板表面に、該表面に対して鉛直方向から、第２の導電膜を被着させることによって、前記電荷転送電極の一部を構成する第２の電極部を形成する工程とを含むことを特徴とする電荷結合素子の製造方法。 - 電荷注入電極と電荷取出し電極との間の半導体基板上に、電荷転送電極を複数並置した電荷結合素子の製造方法において、
前記半導体基板表面に、第１の導電膜からなる前記電荷転送電極の一部を構成する第１の電極部を形成する工程と、
少なくとも前記第１の電極部の前記電荷取出し電極側側面を被覆する厚さが、前記第１の電極部の前記電荷取出し電極側側面の上部に形成する突起部の突出幅に相当する厚さと略等しい厚さとなるように、前記半導体基板表面を光重合する膜で被覆する工程と、
前記電荷取出し電極側から斜めに光を照射し、前記第１の電極部の前記電荷取出し電極側側面の上部を被覆する前記膜を選択的に光重合させる工程と、
光重合していない前記膜を除去し、前記第１の電極の前記取出し電極側側面の上部に、前記電荷取出し電極側に突出する光重合された膜からなる前記突起部を形成する工程と、
前記半導体基板表面に、該表面に対して鉛直方向から第２の導電膜を被着させることによって、前記電荷転送電極の一部を構成する第２の電極部を形成する工程とを含むことを特徴とする電荷転送電極の製造方法。 - 請求項２記載の電荷転送電極の製造方法において、前記膜が、ホトレジスト膜あるいはポリイミド膜であることを特徴とする電荷結合素子の製造方法。
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