JPS61220375A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS61220375A JPS61220375A JP6133185A JP6133185A JPS61220375A JP S61220375 A JPS61220375 A JP S61220375A JP 6133185 A JP6133185 A JP 6133185A JP 6133185 A JP6133185 A JP 6133185A JP S61220375 A JPS61220375 A JP S61220375A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体装置特に化合物半導体からなる半導体
装置およびその製造方法に関する。
装置およびその製造方法に関する。
（従来技術とその問題点）
近年、半導体装置の高性能化が進み、Ｋａ帯（２６，５
〜４０ ＧＨｚ）又はＵ帯（４０〜６０ ＧＨｚ）で動
作する半導体装置が出現し、半導体装置に寄生するパラ
メータに対する制約がきびしくなっている。
〜４０ ＧＨｚ）又はＵ帯（４０〜６０ ＧＨｚ）で動
作する半導体装置が出現し、半導体装置に寄生するパラ
メータに対する制約がきびしくなっている。
以下、説明を簡単にするために、半導体としては、砒化
ガリウム（ＧｓＡｓ）、半導体装置としては、シ雷ット
キーゲート構造のＭｇ２−ＦＢＴとして説明する。
ガリウム（ＧｓＡｓ）、半導体装置としては、シ雷ット
キーゲート構造のＭｇ２−ＦＢＴとして説明する。
第３図（、）〜（Ｃ）を用い、本発明の目的同様、ゲー
ト寄性抵抗を低減する工夫を行った従来技術によって形
成したＧａＡｓ−ＭＢ８＃ＦＥＴのゲート部分の断面図
をその製造工程順に示し説明する。この製造工程は、Ｐ
、Ｃ，Ｃｈａｏ ６ｔｔｍ１．（ＩＥＪＢ Ｆｉｌｅ
ｃｔｒｏｎＤｅｖｉｃｅ Ｌｅｔｔ＠ｒｓ、 ｖｏｌ
、ＥＤＬ−４，４４，ｐ、Ｘ２２ｐ１９８４）によって
示されたものである。
ト寄性抵抗を低減する工夫を行った従来技術によって形
成したＧａＡｓ−ＭＢ８＃ＦＥＴのゲート部分の断面図
をその製造工程順に示し説明する。この製造工程は、Ｐ
、Ｃ，Ｃｈａｏ ６ｔｔｍ１．（ＩＥＪＢ Ｆｉｌｅ
ｃｔｒｏｎＤｅｖｉｃｅ Ｌｅｔｔ＠ｒｓ、 ｖｏｌ
、ＥＤＬ−４，４４，ｐ、Ｘ２２ｐ１９８４）によって
示されたものである。
第３図（１）は、０１人Ｓ基板１１の表面にレジスト層
１２を設け、断面がアンダーカットになる条件でこのレ
ジスト層１２をパターン形成し、次いで、０１人Ｓ基板
１１の法線方向から傾けて、第１の蒸着と第２の蒸着を
行い、レジスト層１２の開口寸法よりも小さいＧａＡｓ
基板１１の露出部を形成したところを示したものである
。
１２を設け、断面がアンダーカットになる条件でこのレ
ジスト層１２をパターン形成し、次いで、０１人Ｓ基板
１１の法線方向から傾けて、第１の蒸着と第２の蒸着を
行い、レジスト層１２の開口寸法よりも小さいＧａＡｓ
基板１１の露出部を形成したところを示したものである
。
第３図（ｂ）は前記ＧａＡｓ基板１１の法線方向から第
３の蒸着を行い、前記露出した（ｈＡｓ基板１１の表面
をＣｒ層１４とＡｕ層１５の二層ゲート金属で覆ったと
ころを示したものである。
３の蒸着を行い、前記露出した（ｈＡｓ基板１１の表面
をＣｒ層１４とＡｕ層１５の二層ゲート金属で覆ったと
ころを示したものである。
第３図（ｃ）は前記レジスト層１２を除去することによ
り、不用なレジスト層１２上部の４層１３゜Ｃｒ層１４
およびＡＵ層１５をリフトオフし、次いでＧａＡｓ基板
ｌｌ上に被着した前記人ノ層１３を除去し、断面がＴ形
をしたゲート電極を形成したところを示したものである
。
り、不用なレジスト層１２上部の４層１３゜Ｃｒ層１４
およびＡＵ層１５をリフトオフし、次いでＧａＡｓ基板
ｌｌ上に被着した前記人ノ層１３を除去し、断面がＴ形
をしたゲート電極を形成したところを示したものである
。
この従来技術によれば、第３図（、）で示したレジスト
層１２の開口°寸法よりも小さい寸法でゲート金属と龜
人＄基板が接するシ璽ットキ接合ができ、０．２μｍ寸
法のゲート長が形成可能であることが示された。またＴ
形の断面をしているため、ゲート寄性抵抗が低く高周波
的にすぐれた特性を期待することができる。
層１２の開口°寸法よりも小さい寸法でゲート金属と龜
人＄基板が接するシ璽ットキ接合ができ、０．２μｍ寸
法のゲート長が形成可能であることが示された。またＴ
形の断面をしているため、ゲート寄性抵抗が低く高周波
的にすぐれた特性を期待することができる。
しかし、この従来方法では第３図（、）におけるアンダ
ーカット断面形状によるレジスト層１２の、ｆターン寸
法のバラツキおよび、第１．第２斜目蒸着方向のバラツ
キが全てシ１ットキ接合寸法、すなわち、ゲート長に直
接影響を与えられている。
ーカット断面形状によるレジスト層１２の、ｆターン寸
法のバラツキおよび、第１．第２斜目蒸着方向のバラツ
キが全てシ１ットキ接合寸法、すなわち、ゲート長に直
接影響を与えられている。
その結果、０．２μｍ級のゲート長をもつ、ゲート電極
を再現性良く、形成することは困難である。
を再現性良く、形成することは困難である。
それに加え、極めて方向性が良く、かつ、ショットキー
接合としての信頼性も高いＡｌをゲート金属として使用
できない欠点がこの従来技術にはある。すなわち、Ａｌ
蒸着は極めて方向性が良いので、０．２μｍ級のゲート
寸法をもつ電極を形成しようとすると、その寸法を決定
する第３図（りの第１蒸着、第２蒸着金属としてＡＩを
使用しなければならない。第３図（ｃ）に示したように
、その）１層１３はゲート金属層１４．１５をパターン
形成後除去する必要があり、Ａｌをゲート金属として使
用できないわけである。さらに、この従来方法によれば
、Ｔ形断面形状が対称的であるため、ゲート電極と、ソ
ース側のＧａＡｓ基板とのフリンジング容性容量が、ゲ
ート電極と、ドレイン側のＧａＡｍ基板とのそれと同じ
値になり、高周波特性上不利である。すなわち、よりゲ
ート電極とソース電極との間の寄性容量は小さくする必
要があるわけである。
接合としての信頼性も高いＡｌをゲート金属として使用
できない欠点がこの従来技術にはある。すなわち、Ａｌ
蒸着は極めて方向性が良いので、０．２μｍ級のゲート
寸法をもつ電極を形成しようとすると、その寸法を決定
する第３図（りの第１蒸着、第２蒸着金属としてＡＩを
使用しなければならない。第３図（ｃ）に示したように
、その）１層１３はゲート金属層１４．１５をパターン
形成後除去する必要があり、Ａｌをゲート金属として使
用できないわけである。さらに、この従来方法によれば
、Ｔ形断面形状が対称的であるため、ゲート電極と、ソ
ース側のＧａＡｓ基板とのフリンジング容性容量が、ゲ
ート電極と、ドレイン側のＧａＡｍ基板とのそれと同じ
値になり、高周波特性上不利である。すなわち、よりゲ
ート電極とソース電極との間の寄性容量は小さくする必
要があるわけである。
（発明の目的）
本発明の目的は、このような従来技術の欠点を除去し、
上記の従来技術の良い点を保持したままで、ゲート抵抗
を減少させ、ゲート・ソース間のフリンジング容量を減
少させ、なおかつ、０．５μｍ以下の微細なゲート長を
もつゲート電極を形成し、高周波特性を向上させたとこ
ろの化合物半導体からなる半導体装置およびその製造方
法を提供することにある。
上記の従来技術の良い点を保持したままで、ゲート抵抗
を減少させ、ゲート・ソース間のフリンジング容量を減
少させ、なおかつ、０．５μｍ以下の微細なゲート長を
もつゲート電極を形成し、高周波特性を向上させたとこ
ろの化合物半導体からなる半導体装置およびその製造方
法を提供することにある。
（発明の構成）
本発明の半導体装置は、半導体基板上にショットキー接
合を形成して設けられた電極において、前記ショットキ
ー接合部と比べ前記電極の上部断面寸法が大きく、かつ
、前記上部がショットキー接合費に対し、左右非対称に
なりているｒ（ガンマ）形断面電極形状をし、その左右
非対称の短かい突出部の寸法が０．２μｍよりも小さい
構造を有することから構成される。
合を形成して設けられた電極において、前記ショットキ
ー接合部と比べ前記電極の上部断面寸法が大きく、かつ
、前記上部がショットキー接合費に対し、左右非対称に
なりているｒ（ガンマ）形断面電極形状をし、その左右
非対称の短かい突出部の寸法が０．２μｍよりも小さい
構造を有することから構成される。
又１本発明の半導体装置の製造方法は、半導体基板上に
順次電気的絶縁層と、樹脂層と、酸化シリコン又はポリ
シリコンからなる薄い中間層と、レジスト層とを設ける
。いわゆる、三層レジスト構造を設ける工程と、次いで
前記レジストパターンを露光現偉した開口部を用いてエ
ッギングにより前記中間層に所定のパターンを設け、さ
らにエツチングにより前記樹脂層を前記中間層パターン
の開口寸法よりも大きい開口寸法を有するように除去し
前記電気的絶縁層の表面を露出させる工程と、次いで前
記中間層の開口部上方より前記半導体基板の法線方向か
ら頌けて方向性のあるＡｌ膜被着法によって、前記中間
層上部、および、露出した前記電気的絶縁層の一部、お
よび、その電気的絶縁層の一部と連続している前記樹脂
層のエツチングにより形成された側面の一部をＡｌ層に
て覆う工程と、次いでエツチングにより前記電気的絶縁
層のうちＡｌ層にて覆われていない露出している部分を
除去して前記半導体基板表面を露出させる工程と、次い
で前記Ａｌ層を除去する工程と、次いで露出した前記半
導体基板表面をエツチング又は表面処理をする工程と、
次いで前記中間層の開口部上方より方向性のある被着方
法によって、電極金属層を露出した前記半導体基板上、
電気的絶縁層上および中間層上に被着させる工程と、次
いで前記中間層と樹脂層を除去し、同時に、前記中間層
上の不用な電極金属層を除去する工程を含むことから構
成されている。
順次電気的絶縁層と、樹脂層と、酸化シリコン又はポリ
シリコンからなる薄い中間層と、レジスト層とを設ける
。いわゆる、三層レジスト構造を設ける工程と、次いで
前記レジストパターンを露光現偉した開口部を用いてエ
ッギングにより前記中間層に所定のパターンを設け、さ
らにエツチングにより前記樹脂層を前記中間層パターン
の開口寸法よりも大きい開口寸法を有するように除去し
前記電気的絶縁層の表面を露出させる工程と、次いで前
記中間層の開口部上方より前記半導体基板の法線方向か
ら頌けて方向性のあるＡｌ膜被着法によって、前記中間
層上部、および、露出した前記電気的絶縁層の一部、お
よび、その電気的絶縁層の一部と連続している前記樹脂
層のエツチングにより形成された側面の一部をＡｌ層に
て覆う工程と、次いでエツチングにより前記電気的絶縁
層のうちＡｌ層にて覆われていない露出している部分を
除去して前記半導体基板表面を露出させる工程と、次い
で前記Ａｌ層を除去する工程と、次いで露出した前記半
導体基板表面をエツチング又は表面処理をする工程と、
次いで前記中間層の開口部上方より方向性のある被着方
法によって、電極金属層を露出した前記半導体基板上、
電気的絶縁層上および中間層上に被着させる工程と、次
いで前記中間層と樹脂層を除去し、同時に、前記中間層
上の不用な電極金属層を除去する工程を含むことから構
成されている。
（構成の詳細な説明）
本発明の半導体装置はゲート電極として、ｒ（ガンマ）
形断面形状を有し、その上部の左右に非対称に突出して
いる部分の短かい方の寸法が、通常のパターン目金せと
その後に行われるエツチン゛グの両加工精度からいって
、現状で量産的には困難とされている０、２μｍよりも
小さい構造をしている点に特徴がある。
形断面形状を有し、その上部の左右に非対称に突出して
いる部分の短かい方の寸法が、通常のパターン目金せと
その後に行われるエツチン゛グの両加工精度からいって
、現状で量産的には困難とされている０、２μｍよりも
小さい構造をしている点に特徴がある。
そして、本発明の半導体装置の製造方法は、前記本発明
の半導体装置を得るために、いわゆる三層レジスト構造
を用い、その後のリフトオフ工程に適したアンダーカッ
ト断面構造を設け、第１回目の方向性科目被着法により
、半導体表面とゲート電極が接する寸法（ゲート長）を
決定し、通常の光学的千法で得られる１μｍ近傍の寸法
から容易に０．５μｍ以下のゲート長を得ることを可能
にし、第２回目の方向性被着法により、ｒ（ガンマ）形
の断面形状を形成し、しかも、その電極上部の左右に非
対称に突出している部分の短かい方の寸法が、前述のア
ンダーカット寸法よりも小さい寸法、すなわち、０．２
μｍよりも容易に小さくすることを可能にすることに特
徴がある。
の半導体装置を得るために、いわゆる三層レジスト構造
を用い、その後のリフトオフ工程に適したアンダーカッ
ト断面構造を設け、第１回目の方向性科目被着法により
、半導体表面とゲート電極が接する寸法（ゲート長）を
決定し、通常の光学的千法で得られる１μｍ近傍の寸法
から容易に０．５μｍ以下のゲート長を得ることを可能
にし、第２回目の方向性被着法により、ｒ（ガンマ）形
の断面形状を形成し、しかも、その電極上部の左右に非
対称に突出している部分の短かい方の寸法が、前述のア
ンダーカット寸法よりも小さい寸法、すなわち、０．２
μｍよりも容易に小さくすることを可能にすることに特
徴がある。
かくして、本発明によれば、特に問題となるゲート寄性
抵抗と、ゲート・ソース間フリンジング容量を低減でき
、かつ、０．５μｍ以下のゲート長をもつ半導体装置を
得ることができる。
抵抗と、ゲート・ソース間フリンジング容量を低減でき
、かつ、０．５μｍ以下のゲート長をもつ半導体装置を
得ることができる。
（実施例）
以下、本発明の実施例について図面を参照して説明する
。第１図は本発明の半導体装置の一実施例であるＧａＡ
ｓ 、 ＭＦｉＳ 、 Ｆ′ＢＴにおけるゲート部分の
断面図である。
。第１図は本発明の半導体装置の一実施例であるＧａＡ
ｓ 、 ＭＦｉＳ 、 Ｆ′ＢＴにおけるゲート部分の
断面図である。
本実施例は、ＧａＡｓ基板１の上に設けた電気的に絶縁
性である８ｉ０．層２の上に長さＬｇ２の開口部が設け
られ、その開口部にゲート電極となるＡｌ層７が断面と
してｒ（ガンマ）形をし、そのゲート電極上部の突出部
（第１図では左側）の寸法が０．２μｍより小さい構造
を有することから構成される。
性である８ｉ０．層２の上に長さＬｇ２の開口部が設け
られ、その開口部にゲート電極となるＡｌ層７が断面と
してｒ（ガンマ）形をし、そのゲート電極上部の突出部
（第１図では左側）の寸法が０．２μｍより小さい構造
を有することから構成される。
なお、ゲート電極のＡｌ層７と、ＧａＡｓ基板１とが接
している部分がシロットキー接合しており、ゲート電極
の左側にソース電極がくる配置を想定している・ すなわち、本実施例によると、ゲー ト長Ｌｇ２は小さ
いままでゲート電極断面積を大きくし、ゲート抵抗が低
減され、かつ、ゲート・ソース電極間のフリンジング容
量を小さくすることができる。
している部分がシロットキー接合しており、ゲート電極
の左側にソース電極がくる配置を想定している・ すなわち、本実施例によると、ゲー ト長Ｌｇ２は小さ
いままでゲート電極断面積を大きくし、ゲート抵抗が低
減され、かつ、ゲート・ソース電極間のフリンジング容
量を小さくすることができる。
次に、本発明の半導体装置の製造方法について説明する
。第２図（、）〜（ｇ）は第１因に示したＧａＡｓ。
。第２図（、）〜（ｇ）は第１因に示したＧａＡｓ。
Ｍｇ２．ＰＥＴのゲート部分の製造方法の一実施例にお
ける製造工程順の断面図である。
ける製造工程順の断面図である。
初めに第２図（、）に示すように、半導体０１人Ｓ基板
１の上に厚さ１５００＾のＣＶＤ−８ｉ０２層を設け、
その上に厚さ１μｍの樹脂層３（例えば、ホトレジスト
を塗布し、２５０℃で窒素ガス中にて１時間ベイクした
もの）を設け、次に厚さ１０００λ程度の塗布性ＳｔＯ
，層４（例えば、ケイ素化合物をアルコール等の有機溶
材に溶解したものを回転塗布し、２００℃で３０分間窒
素ガス中でベータしたもの）を設は中間層とし、さらに
、その上にパターニングのためのレジスト層５（例えば
、ホトレジスト人Ｚ−１４００−１７）を設ける。
１の上に厚さ１５００＾のＣＶＤ−８ｉ０２層を設け、
その上に厚さ１μｍの樹脂層３（例えば、ホトレジスト
を塗布し、２５０℃で窒素ガス中にて１時間ベイクした
もの）を設け、次に厚さ１０００λ程度の塗布性ＳｔＯ
，層４（例えば、ケイ素化合物をアルコール等の有機溶
材に溶解したものを回転塗布し、２００℃で３０分間窒
素ガス中でベータしたもの）を設は中間層とし、さらに
、その上にパターニングのためのレジスト層５（例えば
、ホトレジスト人Ｚ−１４００−１７）を設ける。
次いで、第２図（ｂ）に示すように、レジスト層５を露
光、現像処理して、１μｍ幅の細長いパターンを形成し
、そのレジストパターンをマスクにして、四弗化炭素（
ＣＦ４）ガスと水素（Ｈ２）ガスの混合ガスを用いた反
応性スパッタエツチングを行うことにより、ｓｉｏ、層
４をエツチングし、ＳｔＯ，中間層４の開口寸法Ｌｇｌ
を得、次いで、酸素ガスを用いたプラズマエツチング又
は反応性エツチングの手段を用いて、樹脂ｌ１Ｉ３をエ
ツチングし、同時にレジスト層５（レジスト層５は樹脂
層３よりも薄い）をエツチング除去する。この樹脂層３
のエツチングで用いた酸素ガスによるドライエツチング
では、８ｉ０１層４とＳｉＯ，層２はほとんどエツチン
グされない。また、この樹脂層３のエツチングでは、平
行平板型の反応性スパッタエツチングを用いることによ
り、断面がＳｔＯ！層４に対し、アンダーカット無しに
することも可能であるし、０１μｍ程度のアンダーカッ
トを有するようにすることも容易にできる。本発明の実
施例では、後で行う、Ａｌのリフトオフをより容易にす
るため、０．１μｍ程度のアンダーカットを設ける。
光、現像処理して、１μｍ幅の細長いパターンを形成し
、そのレジストパターンをマスクにして、四弗化炭素（
ＣＦ４）ガスと水素（Ｈ２）ガスの混合ガスを用いた反
応性スパッタエツチングを行うことにより、ｓｉｏ、層
４をエツチングし、ＳｔＯ，中間層４の開口寸法Ｌｇｌ
を得、次いで、酸素ガスを用いたプラズマエツチング又
は反応性エツチングの手段を用いて、樹脂ｌ１Ｉ３をエ
ツチングし、同時にレジスト層５（レジスト層５は樹脂
層３よりも薄い）をエツチング除去する。この樹脂層３
のエツチングで用いた酸素ガスによるドライエツチング
では、８ｉ０１層４とＳｉＯ，層２はほとんどエツチン
グされない。また、この樹脂層３のエツチングでは、平
行平板型の反応性スパッタエツチングを用いることによ
り、断面がＳｔＯ！層４に対し、アンダーカット無しに
することも可能であるし、０１μｍ程度のアンダーカッ
トを有するようにすることも容易にできる。本発明の実
施例では、後で行う、Ａｌのリフトオフをより容易にす
るため、０．１μｍ程度のアンダーカットを設ける。
次いで、第２図（ｃ）に示すように、上面から人１層６
を科目方向から全面被着（厚さ１０００λ）する。被着
は、第２図（ｃ）に示す方向から行うため、Ａｌ層６は
、８１０．中間層４の上部、８ｉ０．層２の一部および
その８１０ｚ層２の一部に連続して、樹脂層３の片側（
図では右側）の側面の一部に被着する。８ｉ０．層２の
表面で、Ａｌ層に覆われていない露出部分の寸法は、人
ｌ被着方向の角度および樹脂層３の厚さという幾何学的
な関係で決まり、容易に０．５μｍ以下にすることがで
きる。
を科目方向から全面被着（厚さ１０００λ）する。被着
は、第２図（ｃ）に示す方向から行うため、Ａｌ層６は
、８１０．中間層４の上部、８ｉ０．層２の一部および
その８１０ｚ層２の一部に連続して、樹脂層３の片側（
図では右側）の側面の一部に被着する。８ｉ０．層２の
表面で、Ａｌ層に覆われていない露出部分の寸法は、人
ｌ被着方向の角度および樹脂層３の厚さという幾何学的
な関係で決まり、容易に０．５μｍ以下にすることがで
きる。
次いで、第２図（ｄ）に示すように、ＣＦ、と馬の混合
ガスを用いた反応性スパッタエツチングにより、８ｉ０
２層２をエツチングする。この時のＳｉＯ１層２の開口
寸法Ｌｇ １は、ＳｉＯ１中間層４の左側の上部に被着
したＡｌ膚６の右端部と、８ｉ０を層２の上部に被着し
たＡｊ層６の左端部によって決まる引偽層２上への法線
方向投影寸法によって決まる。８ｉ０を中間層４は人ｊ
層６で覆われているので、ＣＦ、と−の混合ガスによっ
てはエツチングされない・さらに、上記８１０ｇ層２の
エツチングパターンによって、ＧａＡｓ基板１の表面が
０．５μｍ以下の寸法で露出さすることができ、ＧａＡ
ｓ基板１の露出部分をドライエッチ又はウェットエツチ
ングにより、溝を形成するか、又は、界面処理をする。
ガスを用いた反応性スパッタエツチングにより、８ｉ０
２層２をエツチングする。この時のＳｉＯ１層２の開口
寸法Ｌｇ １は、ＳｉＯ１中間層４の左側の上部に被着
したＡｌ膚６の右端部と、８ｉ０を層２の上部に被着し
たＡｊ層６の左端部によって決まる引偽層２上への法線
方向投影寸法によって決まる。８ｉ０を中間層４は人ｊ
層６で覆われているので、ＣＦ、と−の混合ガスによっ
てはエツチングされない・さらに、上記８１０ｇ層２の
エツチングパターンによって、ＧａＡｓ基板１の表面が
０．５μｍ以下の寸法で露出さすることができ、ＧａＡ
ｓ基板１の露出部分をドライエッチ又はウェットエツチ
ングにより、溝を形成するか、又は、界面処理をする。
次いで、第２図（、）に示すように、６０℃のリン酸に
よりＡｌ層６をエツチング除去する。このエツチングに
先だち、前記ＣＦ、とＨｔ混合ガスによる８ｉ０．層２
のエツチング（第２図（ｄ））の直後にＡｒによるスパ
ッタエツチングを併用すると、λ１層６の表面の弗化層
が除去され、容易にリン酸により、１４層６が除去され
る。
よりＡｌ層６をエツチング除去する。このエツチングに
先だち、前記ＣＦ、とＨｔ混合ガスによる８ｉ０．層２
のエツチング（第２図（ｄ））の直後にＡｒによるスパ
ッタエツチングを併用すると、λ１層６の表面の弗化層
が除去され、容易にリン酸により、１４層６が除去され
る。
次いで、第２図（ｆ）に示すように、上面からＪｄ１層
７を全面被着Ｃ４さ５０００＾）する。人ノ層７は、８
ｉ０１中間層４の上部、８１０．層２の上部およぴ、露
出している一部のＧａＡｓ基板の上部に被着する。
７を全面被着Ｃ４さ５０００＾）する。人ノ層７は、８
ｉ０１中間層４の上部、８１０．層２の上部およぴ、露
出している一部のＧａＡｓ基板の上部に被着する。
次いで、第２図（ｇ）に示すように、樹脂層３を剥離す
ることにより、ＳｔＯ，中間層４およびその５層０１中
間層４上に被着した人１層を取り除くことにより、第１
図のＧａＡｓ、ＭＢ２．ＦｇＴのゲート部断面構造が得
られる。
ることにより、ＳｔＯ，中間層４およびその５層０１中
間層４上に被着した人１層を取り除くことにより、第１
図のＧａＡｓ、ＭＢ２．ＦｇＴのゲート部断面構造が得
られる。
なお上記実施例の説明の中で、特定の物質、厚さを述べ
た。例えば、厚さ１０００λのｓｉｏ、中間層４、厚さ
１５００＾の８層０１層２、厚さ１μｍの樹脂層３、厚
さ１０００λの人ｊ層６および厚さ５０００λの人ノ層
７を用いた。これは説明の便宜のためであり、例えば樹
脂層３はゲート金属となるＡｌ層７よりも厚いこと、か
つその膜厚が十分制御されたものであることが重要であ
り、その絶対値が、本実施例から数割増減しても本発明
の効果には影響を与えない。又、ＳｔＯ！中間層４に関
しても、ポリシリコン膜であってもよいし、露光を電子
ビームで行う場合には、チャージアップ防止のために、
さらにＷ等の薄い金属層を重ねた構造又は、金属層のみ
でも使用可能である。
た。例えば、厚さ１０００λのｓｉｏ、中間層４、厚さ
１５００＾の８層０１層２、厚さ１μｍの樹脂層３、厚
さ１０００λの人ｊ層６および厚さ５０００λの人ノ層
７を用いた。これは説明の便宜のためであり、例えば樹
脂層３はゲート金属となるＡｌ層７よりも厚いこと、か
つその膜厚が十分制御されたものであることが重要であ
り、その絶対値が、本実施例から数割増減しても本発明
の効果には影響を与えない。又、ＳｔＯ！中間層４に関
しても、ポリシリコン膜であってもよいし、露光を電子
ビームで行う場合には、チャージアップ防止のために、
さらにＷ等の薄い金属層を重ねた構造又は、金属層のみ
でも使用可能である。
又、ゲート金属としてＭ層７を用いたが、半導体基板と
良好なシ目ットキー特性をもつ金属又は、それらをシ冒
ットキ界面に用いた多層構造が本発明では使用可能であ
る・ 又、本発明の製造方法の実施例の中で、樹脂層３のエツ
チングに際し、０．１μｍ程度のＳｉｎｇ中間層４のア
ンダーカット量にしたことにより（第３図（ｂ））、ｒ
（ガンマ）形電極構造の上部左側の突出部が０．１μｍ
程度になった。これも、Ａｌ層７の方向性被着の時に若
干の科目被着法を用いれば、上記突出部の寸法を０．１
μｍ以下にすることも可能である。
良好なシ目ットキー特性をもつ金属又は、それらをシ冒
ットキ界面に用いた多層構造が本発明では使用可能であ
る・ 又、本発明の製造方法の実施例の中で、樹脂層３のエツ
チングに際し、０．１μｍ程度のＳｉｎｇ中間層４のア
ンダーカット量にしたことにより（第３図（ｂ））、ｒ
（ガンマ）形電極構造の上部左側の突出部が０．１μｍ
程度になった。これも、Ａｌ層７の方向性被着の時に若
干の科目被着法を用いれば、上記突出部の寸法を０．１
μｍ以下にすることも可能である。
（発明の効果）
以上、詳細説明したとおり、本発明によれば、上記の構
成により、レジスト露光パターン寸法Ｌｇｌよりも短い
ゲート長Ｌｇ２を容易に得ることができ、かつ、従来の
製造方法と比べて、科目被着による寸法制御回数が１回
減少しているため、ゲート長Ｌｇ２を０．５μｍ以下の
領域でより精度の高い寸法制御ができるばかりか、製造
プロセスが簡略化できる効果がある。またｒ（ガンマ形
）構造であるため、ゲート長が短かくなっても、ゲート
抵抗の増大を抑止することができるばかりでなく、ゲー
ト・ソース電極間のフリンジング容量も、従来のＴ形構
造と比べ減少させる効果がある。結果として、高周波特
性として重要な利得、低雑音特性、高出力特性にすぐれ
た化合物半導体からなる半導体装置およびその製造方法
が得られる。
成により、レジスト露光パターン寸法Ｌｇｌよりも短い
ゲート長Ｌｇ２を容易に得ることができ、かつ、従来の
製造方法と比べて、科目被着による寸法制御回数が１回
減少しているため、ゲート長Ｌｇ２を０．５μｍ以下の
領域でより精度の高い寸法制御ができるばかりか、製造
プロセスが簡略化できる効果がある。またｒ（ガンマ形
）構造であるため、ゲート長が短かくなっても、ゲート
抵抗の増大を抑止することができるばかりでなく、ゲー
ト・ソース電極間のフリンジング容量も、従来のＴ形構
造と比べ減少させる効果がある。結果として、高周波特
性として重要な利得、低雑音特性、高出力特性にすぐれ
た化合物半導体からなる半導体装置およびその製造方法
が得られる。
第１図は本発明の半導体装置の一実施例であるＧａＡｓ
、ＭＢ８．ＦｇＴのゲート部断面図、第２図（１）〜（
ｇ）は第１図のＧａＡｓ、ＭＢ２．ＦＥＴのゲート部の
製造方法の一実施例における製造工程順断面図、第３図
（ａ）〜（、：）は従来例のＧａＡｓ 、 ＭＦｉ ８
、 Ｆ Ｅ Ｔのゲート部の製造工程順断面図である
。 １ 、１１− ＧａＡｓ基板、 ２−８３０１層。 ３・・・樹脂層、 ４・・・塗布性８ｉ０１中
間層、５．１２・・・レジスト層、６，７．１３・・・
人！層、１４・・・Ｃｒ層、 １５・・・ＡＵ
層。 第１図 Ｌｉ２ 東 Ｚ 図 第 ２ 図 第２図
、ＭＢ８．ＦｇＴのゲート部断面図、第２図（１）〜（
ｇ）は第１図のＧａＡｓ、ＭＢ２．ＦＥＴのゲート部の
製造方法の一実施例における製造工程順断面図、第３図
（ａ）〜（、：）は従来例のＧａＡｓ 、 ＭＦｉ ８
、 Ｆ Ｅ Ｔのゲート部の製造工程順断面図である
。 １ 、１１− ＧａＡｓ基板、 ２−８３０１層。 ３・・・樹脂層、 ４・・・塗布性８ｉ０１中
間層、５．１２・・・レジスト層、６，７．１３・・・
人！層、１４・・・Ｃｒ層、 １５・・・ＡＵ
層。 第１図 Ｌｉ２ 東 Ｚ 図 第 ２ 図 第２図
Claims (5)
- （１）半導体基板上にショットキー接合を形成して設け
られた電極において、前記ショットキー接合部と比べ前
記電極の上部断面寸法が大きく、かつ、前記上部がショ
ットキー接合部に対し、左右非対称になっているΓ（ガ
ンマ）形断面電極形状の構造を有することを特徴とする
半導体装置。 - （２）ショットキー接合部と比べて大きな断面寸法をも
つ前記上部電極部が、前記半導体基板上の該ショットキ
ー接合部を除いた部分を覆う電気的絶縁層上に設けられ
ている構造を有する特許請求の範囲第（１）項記載の半
導体装置。 - （３）半導体基板がＧａＡｓ、ＩｎＰ、ＧａＡｌＡｓお
よびＩｎＧａＡｓ等の化合物半導体である特許請求の範
囲第（１）項記載の半導体装置。 - （４）電極が、Ａｌ、Ｗ、Ｍｏ、Ｔｉ、Ｃｒ、Ｐｔおよ
びＡｕ等の金属又は、それらの組み合せによる多層構造
からなる特許請求の範囲第（１）項記載の半導体装置。 - （５）半導体基板上に順次電気的絶縁層と、樹脂層と、
酸化シリコン、又は、ポリシリコンからなる薄い中間層
と、レジスト層とを設ける工程と、次いで前記レジスト
パターンを露光現像した開口部を用いてエッチングによ
り前記中間層に所定のパターンを設け、さらにエッチン
グにより前記樹脂層を前記中間層パターンの開口寸法よ
りも大きい開口寸法を有するように除去し前記電気的絶
縁層を露出させる工程と、次いで前記中間層の開口部上
方より前記半導体基板の法線方向から傾けて方向性のあ
るＡｌ膜被着法によって、前記中間層上部、および、露
出した前記電気的絶縁層の一部、および、その電気的絶
縁層の一部と連続して前記樹脂層のエッチング側面の一
部をＡｌ層にて覆う工程と、次いでエッチングにより前
記電気的絶縁層のうちＡｌ層にて覆われていない露出し
ている部分を除去して前記半導体基板表面を露出させる
工程と、次いで前記Ａｌ層を除去する工程と、次いで露
出した前記半導体基板表面をエッチング又は表面処理を
する工程と、次いで前記中間層の開口部上方より方向性
のある被着方法によって、電極金属層を露出した前記半
導体基板上、電気的絶縁層上および中間層上に被着させ
る工程と、次いで前記中間層と樹脂層を除去し、同時に
、前記中間層上の不用な電極金属層を除去する工程を含
むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6133185A JPS61220375A (ja) | 1985-03-26 | 1985-03-26 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6133185A JPS61220375A (ja) | 1985-03-26 | 1985-03-26 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61220375A true JPS61220375A (ja) | 1986-09-30 |
Family
ID=13168046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6133185A Pending JPS61220375A (ja) | 1985-03-26 | 1985-03-26 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61220375A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002110961A (ja) * | 2000-09-26 | 2002-04-12 | New Japan Radio Co Ltd | 電荷結合素子の製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57166031A (en) * | 1981-04-06 | 1982-10-13 | Nippon Telegr & Teleph Corp <Ntt> | Processing method for metallic film in semiconductor element |
| JPS57193070A (en) * | 1981-05-23 | 1982-11-27 | Nippon Telegr & Teleph Corp <Ntt> | Forming method for gate electrode of schottky junction gate type field effect transistor |
| JPS60144980A (ja) * | 1984-01-06 | 1985-07-31 | Nec Corp | 半導体装置 |
| JPS6164171A (ja) * | 1984-09-05 | 1986-04-02 | Yokogawa Hewlett Packard Ltd | 半導体素子の製造方法 |
-
1985
- 1985-03-26 JP JP6133185A patent/JPS61220375A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57166031A (en) * | 1981-04-06 | 1982-10-13 | Nippon Telegr & Teleph Corp <Ntt> | Processing method for metallic film in semiconductor element |
| JPS57193070A (en) * | 1981-05-23 | 1982-11-27 | Nippon Telegr & Teleph Corp <Ntt> | Forming method for gate electrode of schottky junction gate type field effect transistor |
| JPS60144980A (ja) * | 1984-01-06 | 1985-07-31 | Nec Corp | 半導体装置 |
| JPS6164171A (ja) * | 1984-09-05 | 1986-04-02 | Yokogawa Hewlett Packard Ltd | 半導体素子の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002110961A (ja) * | 2000-09-26 | 2002-04-12 | New Japan Radio Co Ltd | 電荷結合素子の製造方法 |
| JP4562890B2 (ja) * | 2000-09-26 | 2010-10-13 | 新日本無線株式会社 | 電荷結合素子の製造方法 |
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