JP2626558B2 - Ｔ型ゲート電極の作製方法 - Google Patents
Ｔ型ゲート電極の作製方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、高周波電界効果トラン
ジスタ（ＦＥＴ）に適用される、Ｔ型ゲート電極の作製
方法に関する。
ジスタ（ＦＥＴ）に適用される、Ｔ型ゲート電極の作製
方法に関する。
【０００２】
【従来の技術】ＦＥＴの製造方法は、半導体技術の分野
において周知である。これらのＦＥＴの使用は、高周波
ＲＦへの応用において望ましい。
において周知である。これらのＦＥＴの使用は、高周波
ＲＦへの応用において望ましい。
【０００３】最大動作周波数はゲート下の電子移送時間
と直接に関係するので、短いゲート長が高周波ＲＦ応用
の点で特に望ましい。しかしながら、ゲート長が短くな
り、ゲート抵抗が大きくなると、電力増幅率を減少させ
る。ゲート抵抗を小さくする方法として、Ｔ型形状のゲ
ート電極が広く使用されている。というのは、Ｔ型ゲー
ト電極では、広い上部は断面積が大きいので抵抗が小さ
く、ゲート長は狭い下部により定まるからである。
と直接に関係するので、短いゲート長が高周波ＲＦ応用
の点で特に望ましい。しかしながら、ゲート長が短くな
り、ゲート抵抗が大きくなると、電力増幅率を減少させ
る。ゲート抵抗を小さくする方法として、Ｔ型形状のゲ
ート電極が広く使用されている。というのは、Ｔ型ゲー
ト電極では、広い上部は断面積が大きいので抵抗が小さ
く、ゲート長は狭い下部により定まるからである。
【０００４】Ｔ型ゲート電極の作製方法の例は、特開平
３−６０１１３号公報「リフトオフ用レジストパターン
形成方法」に開示されている。
３−６０１１３号公報「リフトオフ用レジストパターン
形成方法」に開示されている。
【０００５】Ｔ型ゲート電極の従来の作製方法を、図２
により説明する。図２は、Ｔ型ゲート電極の従来の作製
方法を示す図であり、各工程でのＦＥＴの部分断面図で
ある。
により説明する。図２は、Ｔ型ゲート電極の従来の作製
方法を示す図であり、各工程でのＦＥＴの部分断面図で
ある。
【０００６】まず最初に、図２（ａ）に示すように、半
導体基板２２を、電子ビームレジスト２１で被覆する。
導体基板２２を、電子ビームレジスト２１で被覆する。
【０００７】次に、図２（ｂ）に示すように、高エネル
ギー電子ビーム２４でレジスト２１のフットプリント
（ｆｏｏｔｐｒｉｎｔ）部２３を露光し、Ｔ型ゲート電
極の狭いフットプリントを作製する。
ギー電子ビーム２４でレジスト２１のフットプリント
（ｆｏｏｔｐｒｉｎｔ）部２３を露光し、Ｔ型ゲート電
極の狭いフットプリントを作製する。
【０００８】次に、図２（ｃ）に示すように、低エネル
ギー電子ビーム２５でレジスト２１の上部２６を露光
し、Ｔ型ゲート電極の広い上部を作製する。
ギー電子ビーム２５でレジスト２１の上部２６を露光
し、Ｔ型ゲート電極の広い上部を作製する。
【０００９】最後に、図２（ｄ）に示すように、レジス
ト２１を現像し、開口を形成する。形成された開口の上
部は、真空堆積およびゲート金属のリフトオフに適した
アンダーカット形状を有している。
ト２１を現像し、開口を形成する。形成された開口の上
部は、真空堆積およびゲート金属のリフトオフに適した
アンダーカット形状を有している。
【００１０】
【発明が解決しようとする課題】Ｔ型ゲート電極の従来
の作製方法は、多くの応用に適するが、達成可能な最小
のゲート幅を増大させる２つの欠点を有している。
の作製方法は、多くの応用に適するが、達成可能な最小
のゲート幅を増大させる２つの欠点を有している。
【００１１】第１の欠点は、上部からフットプリントへ
Ｔ型ゲートを作製できるように電子ビームレジストは十
分厚くなければならない（約１ミクロン）ことである。
従来技術では、電子ビームの広がりのために、微細な形
状を作製するには薄いレジストが好適であることが周知
である。
Ｔ型ゲートを作製できるように電子ビームレジストは十
分厚くなければならない（約１ミクロン）ことである。
従来技術では、電子ビームの広がりのために、微細な形
状を作製するには薄いレジストが好適であることが周知
である。
【００１２】第２の欠点は、レジストを２回露光する、
すなわち１回目はフットプリント用に狭い領域を露光
し、２回目はゲート電極の上部の広い領域を露光するこ
とである。従来技術では、このような２重の露光は、コ
ントラストが小さくなる故に、達成可能な最小ゲート長
の寸法を増大させることは周知である。
すなわち１回目はフットプリント用に狭い領域を露光
し、２回目はゲート電極の上部の広い領域を露光するこ
とである。従来技術では、このような２重の露光は、コ
ントラストが小さくなる故に、達成可能な最小ゲート長
の寸法を増大させることは周知である。
【００１３】従って、より薄いレジストを可能にし、レ
ジストの２重露光を避けることのできる、Ｔ型ゲート電
極の作製方法を実現することが望まれている。
ジストの２重露光を避けることのできる、Ｔ型ゲート電
極の作製方法を実現することが望まれている。
【００１４】本発明の目的は、このような要求に答える
Ｔ型ゲート電極の作製方法を提供することにある。
Ｔ型ゲート電極の作製方法を提供することにある。
【００１５】
【課題を解決するための手段】本発明のＴ型ゲート電極
の作製方法は、 ａ）基板を設け、 ｂ）前記基板上に第１の膜と第２の膜とからなるマスク
膜を堆積し、 ｃ）前記第１の膜のエッチング速度が前記第２の膜のエ
ッチング速度より大きいエッチング液により前記マスク
膜をエッチングすることにより、前記マスク膜内にアン
ダーカットされた形状の第１の開口を形成して、前記基
板を露出し、 ｄ）前記マスク膜の上部および前記基板の露出部上にレ
ジスト層を形成し、 ｅ）前記第１の開口内にある第２の開口を、前記レジス
ト層内に形成し、 ｆ）金属膜を真空堆積し、 ｇ）前記第１の開口の外側の前記金属膜部分をリフトオ
フする、ことを特徴とする。
の作製方法は、 ａ）基板を設け、 ｂ）前記基板上に第１の膜と第２の膜とからなるマスク
膜を堆積し、 ｃ）前記第１の膜のエッチング速度が前記第２の膜のエ
ッチング速度より大きいエッチング液により前記マスク
膜をエッチングすることにより、前記マスク膜内にアン
ダーカットされた形状の第１の開口を形成して、前記基
板を露出し、 ｄ）前記マスク膜の上部および前記基板の露出部上にレ
ジスト層を形成し、 ｅ）前記第１の開口内にある第２の開口を、前記レジス
ト層内に形成し、 ｆ）金属膜を真空堆積し、 ｇ）前記第１の開口の外側の前記金属膜部分をリフトオ
フする、ことを特徴とする。
【００１６】
【作用】レジスト膜がマスク膜内のアンダーカットされ
た第１の開口に沿って保持されるので、レジストの形状
は、真空堆積により設けられたゲート金属のリフトオフ
に適している。このように、ゲート金属の適切なリフト
オフのためには、第１の開口の縁部において、レジスト
がアンダーカット形状を保つことが重要である。レジス
ト層にアンダーカット形状を与えるために、アンダーカ
ットされたマスク膜を使用することは、本発明の特徴で
ある。本発明によれば、従来技術におけるよりも薄いレ
ジスト層の使用を可能にし、レジストを２回露光する必
要性を排除できる。
た第１の開口に沿って保持されるので、レジストの形状
は、真空堆積により設けられたゲート金属のリフトオフ
に適している。このように、ゲート金属の適切なリフト
オフのためには、第１の開口の縁部において、レジスト
がアンダーカット形状を保つことが重要である。レジス
ト層にアンダーカット形状を与えるために、アンダーカ
ットされたマスク膜を使用することは、本発明の特徴で
ある。本発明によれば、従来技術におけるよりも薄いレ
ジスト層の使用を可能にし、レジストを２回露光する必
要性を排除できる。
【００１７】
【実施例】本発明の好適な実施例を、図１に基づいて説
明する。図１は本発明のＴ型ゲート電極の作製方法を示
す図であり、各工程でのＦＥＴの部分断面図である。
明する。図１は本発明のＴ型ゲート電極の作製方法を示
す図であり、各工程でのＦＥＴの部分断面図である。
【００１８】まず最初に、図１（ａ）に示すように、５
００ｎｍ厚さの二酸化シリコンの下部マスク膜２を、２
９０〜４５０℃の温度範囲で減圧化学気相成長（ＬＰＣ
ＶＤ）により基板３上に堆積する。次に、１００ｎｍ厚
さの窒化シリコンの上部マスク膜１を、２６０〜３５０
℃の温度範囲で減圧化学気相成長により基板３上に堆積
する。
００ｎｍ厚さの二酸化シリコンの下部マスク膜２を、２
９０〜４５０℃の温度範囲で減圧化学気相成長（ＬＰＣ
ＶＤ）により基板３上に堆積する。次に、１００ｎｍ厚
さの窒化シリコンの上部マスク膜１を、２６０〜３５０
℃の温度範囲で減圧化学気相成長により基板３上に堆積
する。
【００１９】次に、フォトレジスト・エッチングマスク
を、一般のフォトリソグラフィ技術を使用してＳｉＮ膜
の上部に形成し、緩衝沸酸でマスク膜１，２をエッチン
グして、図１（ｂ）に示すように、アンダーカットされ
た第１の開口４を形成して、基板３を露出させる。次
に、フォトレジスト・エッチングマスクを除去する。二
酸化シリコンのエッチング速度が窒化シリコンのエッチ
ング速度より大きい、本実施例の場合約１０倍大きいの
で、アンダーカットが形成される。アンダーカットは、
以下に説明するように、ゲート金属の適切なリフトオフ
に重要である。第１の開口４は、Ｔ型ゲート電極の広い
上部を作製する。
を、一般のフォトリソグラフィ技術を使用してＳｉＮ膜
の上部に形成し、緩衝沸酸でマスク膜１，２をエッチン
グして、図１（ｂ）に示すように、アンダーカットされ
た第１の開口４を形成して、基板３を露出させる。次
に、フォトレジスト・エッチングマスクを除去する。二
酸化シリコンのエッチング速度が窒化シリコンのエッチ
ング速度より大きい、本実施例の場合約１０倍大きいの
で、アンダーカットが形成される。アンダーカットは、
以下に説明するように、ゲート金属の適切なリフトオフ
に重要である。第１の開口４は、Ｔ型ゲート電極の広い
上部を作製する。
【００２０】次に、図１（ｃ）に示すように、１００〜
１５０ｎｍ厚さの東京応化製ＯＥＢＲ１０００電子ビー
ムレジストの層５を基板上に被覆し、電子ビーム６で露
光して、Ｔ型ゲート電極の狭いフットプリントを作製す
る。このレジストの厚さは、Ｔ型ゲート電極の一部を形
成する狭いフットプリントの高さと等しい。ゲート金属
の適切なリフトオフのためには、第１の開口４の縁部に
おいて、レジストがアンダーカット形状を保つことが重
要である。レジストにアンダーカット形状を与えるため
に、アンダーカットされたマスク膜を使用することは、
本発明の特徴である。この技術は、従来技術におけるよ
りも薄いレジスト層の使用を可能にし、レジストを２回
露光する必要性を排除する。
１５０ｎｍ厚さの東京応化製ＯＥＢＲ１０００電子ビー
ムレジストの層５を基板上に被覆し、電子ビーム６で露
光して、Ｔ型ゲート電極の狭いフットプリントを作製す
る。このレジストの厚さは、Ｔ型ゲート電極の一部を形
成する狭いフットプリントの高さと等しい。ゲート金属
の適切なリフトオフのためには、第１の開口４の縁部に
おいて、レジストがアンダーカット形状を保つことが重
要である。レジストにアンダーカット形状を与えるため
に、アンダーカットされたマスク膜を使用することは、
本発明の特徴である。この技術は、従来技術におけるよ
りも薄いレジスト層の使用を可能にし、レジストを２回
露光する必要性を排除する。
【００２１】次に、図１（ｄ）に示すように、レジスト
５を現像し、狭いゲートのフットプリントを作製する第
２の開口７を形成する。次に５〜１５ｎｍのチタンおよ
び１００〜３００ｎｍの金のゲート金属８を、真空蒸着
により堆積する。アンダーカットされたマスク層の開口
の外側にある真空蒸着された金属は、電子ビームレジス
ト層５を溶解することによりリフトオフされ、アンダー
カットされた開口内の真空蒸着された金属のみを残すこ
とができる。残された金属によりＴ型ゲート電極が形成
される。
５を現像し、狭いゲートのフットプリントを作製する第
２の開口７を形成する。次に５〜１５ｎｍのチタンおよ
び１００〜３００ｎｍの金のゲート金属８を、真空蒸着
により堆積する。アンダーカットされたマスク層の開口
の外側にある真空蒸着された金属は、電子ビームレジス
ト層５を溶解することによりリフトオフされ、アンダー
カットされた開口内の真空蒸着された金属のみを残すこ
とができる。残された金属によりＴ型ゲート電極が形成
される。
【００２２】本実施例では、ＬＰＣＶＤにより堆積され
た窒化シリコンおよび二酸化シリコンを有するマスク膜
を用いたが、他の膜（例えば、窒化チタン，酸化チタ
ン，窒化タングステン，および酸化アルミニウム）、お
よび他の堆積方法（例えば、蒸着，スパッタリング，化
学気相成長，光化学気相成長）を使用できる。エッチン
グは、本実施例では緩衝沸酸により行ったが、プラズマ
アシストエッチングのような他のエッチング方法も使用
できる。本実施例では、東京応化製ＯＥＢＲ１０００電
子ビームレジスト５を使用したが、ＰＭＭＡのような種
々のレジストを使用できる。また本実施例では、電子ビ
ームによりレジストを露光したが、フォーカス・イオン
ビーム露光を用いることもできる。また本実施例では、
ゲート電極はＴｉ／Ａｕにより形成したが、Ｔｉ／Ｐｔ
／ＡｕまたはＭｏ／Ｔｉ／Ｐｔ／Ａｕのような他の金属
系により形成できる。
た窒化シリコンおよび二酸化シリコンを有するマスク膜
を用いたが、他の膜（例えば、窒化チタン，酸化チタ
ン，窒化タングステン，および酸化アルミニウム）、お
よび他の堆積方法（例えば、蒸着，スパッタリング，化
学気相成長，光化学気相成長）を使用できる。エッチン
グは、本実施例では緩衝沸酸により行ったが、プラズマ
アシストエッチングのような他のエッチング方法も使用
できる。本実施例では、東京応化製ＯＥＢＲ１０００電
子ビームレジスト５を使用したが、ＰＭＭＡのような種
々のレジストを使用できる。また本実施例では、電子ビ
ームによりレジストを露光したが、フォーカス・イオン
ビーム露光を用いることもできる。また本実施例では、
ゲート電極はＴｉ／Ａｕにより形成したが、Ｔｉ／Ｐｔ
／ＡｕまたはＭｏ／Ｔｉ／Ｐｔ／Ａｕのような他の金属
系により形成できる。
【００２３】
【発明の効果】本発明は、従来技術における２回の露光
および厚いレジスト層での電子ビームの広がりの問題を
回避している。従って、本発明によれば、０．１５０ミ
クロンよりも小さいゲート長のＴ型ゲート電極の作製が
容易になる。
および厚いレジスト層での電子ビームの広がりの問題を
回避している。従って、本発明によれば、０．１５０ミ
クロンよりも小さいゲート長のＴ型ゲート電極の作製が
容易になる。
【図１】本発明のＴ型ゲート電極の作製方法を説明する
ＦＥＴの部分断面図である。
ＦＥＴの部分断面図である。
【図２】従来技術によるＴ型ゲート電極の作製方法を説
明するＦＥＴの部分断面図である。
明するＦＥＴの部分断面図である。
１ 上部マスク膜 ２ 下部マスク膜 ３，２２ 基板 ４ 第１の開口 ５，２１ レジスト ６，２４，２５ 電子ビーム ７ 第２の開口 ８ ゲート電極 ２３ フットプリント部 ２６ 上部
Claims (2)
- 【請求項１】ａ）基板を設け、 ｂ）前記基板上に第１の膜と第２の膜とからなるマスク
膜を堆積し、 ｃ）前記第１の膜のエッチング速度が前記第２の膜のエ
ッチング速度より大きいエッチング液により前記マスク
膜をエッチングすることにより、前記マスク膜内にアン
ダーカットされた形状の第１の開口を形成して、前記基
板を露出し、 ｄ）前記マスク膜の上部および前記基板の露出部上にレ
ジスト層を形成し、 ｅ）前記第１の開口内にある第２の開口を、前記レジス
ト層内に形成し、 ｆ）金属膜を真空堆積し、 ｇ）前記第１の開口の外側の前記金属膜部分をリフトオ
フする、 ことを特徴とするＴ型ゲート電極の作製方法。 - 【請求項２】前記第１の膜は、組成が主にシリコンと酸
素である膜よりなり、前記第２の膜は、組成が主にシリ
コンと窒素である膜よりなることを特徴とする請求項１
記載のＴ型ゲート電極の作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6129981A JP2626558B2 (ja) | 1994-06-13 | 1994-06-13 | Ｔ型ゲート電極の作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6129981A JP2626558B2 (ja) | 1994-06-13 | 1994-06-13 | Ｔ型ゲート電極の作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07335671A JPH07335671A (ja) | 1995-12-22 |
| JP2626558B2 true JP2626558B2 (ja) | 1997-07-02 |
Family
ID=15023215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6129981A Expired - Fee Related JP2626558B2 (ja) | 1994-06-13 | 1994-06-13 | Ｔ型ゲート電極の作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2626558B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100240880B1 (ko) * | 1997-08-16 | 2000-01-15 | 윤종용 | 반도체 장치의 게이트 전극 형성 방법 |
| CN113237932B (zh) * | 2021-05-07 | 2023-09-19 | 中国工程物理研究院电子工程研究所 | 一种对电极型纳米电学传感器的制备方法 |
| CN114496764B (zh) * | 2022-04-01 | 2022-07-26 | 深圳市时代速信科技有限公司 | 一种半导体器件及其制备方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55105326A (en) * | 1979-02-07 | 1980-08-12 | Matsushita Electronics Corp | Manufacturing method of electrode of semiconductor device |
| JPH0630361B2 (ja) * | 1984-09-21 | 1994-04-20 | 富士通株式会社 | パターン形成方法 |
| JPH04368135A (ja) * | 1991-06-14 | 1992-12-21 | Mitsubishi Electric Corp | Ｔ型パターン形成方法 |
| JPH06120128A (ja) * | 1992-10-07 | 1994-04-28 | Sony Corp | パターン形成方法 |
-
1994
- 1994-06-13 JP JP6129981A patent/JP2626558B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07335671A (ja) | 1995-12-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970218 |
|
| LAPS | Cancellation because of no payment of annual fees |