JP3379478B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP3379478B2
JP3379478B2 JP15827299A JP15827299A JP3379478B2 JP 3379478 B2 JP3379478 B2 JP 3379478B2 JP 15827299 A JP15827299 A JP 15827299A JP 15827299 A JP15827299 A JP 15827299A JP 3379478 B2 JP3379478 B2 JP 3379478B2
Authority
JP
Japan
Prior art keywords
layer
film pattern
photoresist film
alignment mark
recess
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP15827299A
Other languages
English (en)
Other versions
JP2000349013A (ja
Inventor
純子 河野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP15827299A priority Critical patent/JP3379478B2/ja
Publication of JP2000349013A publication Critical patent/JP2000349013A/ja
Application granted granted Critical
Publication of JP3379478B2 publication Critical patent/JP3379478B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
    • G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
    • G03F9/7073—Alignment marks and their environment
    • G03F9/7076—Mark details, e.g. phase grating mark, temporary mark
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G03F7/7045—Hybrid exposures, i.e. multiple exposures of the same area using different types of exposure apparatus, e.g. combining projection, proximity, direct write, interferometric, UV, x-ray or particle beam

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に、フォトリソグラフィとＥＢリソグラフ
ィとを用いて形成されるリセスを有した化合物半導体装
置の製造方法に関する。
【０００２】
【従来の技術】リセスおよびゲート電極を有した化合物
半導体装置の形成は、当初、例えば１回のＥＢリソグラ
フィにより、リセスを形成し，さらに，これに用いたＥ
Ｂレジスタ膜パターンを用いたリフトオフによりゲート
電極を形成していた。しかしなから最近では、ゲート電
極の好ましい設定位置の要請とフォトリソグラフィの技
術の進歩とにより、フォトリソグラフィでリセスを形成
し，ＥＢリソグラィによりゲート電極を形成するように
なっている。
【０００３】化合物半導体装置の製造工程の断面模式図
である図１２を参照すると、フォトリソグラフィとＥＢ
リソグラフィとを用いた最近の化合物半導体装置の製造
方法の一例は、以下のとおりになっている。
【０００４】まず、半絶縁性ＧａＡｓ基板４０１の表面
上には、エピタキシャル成長により例えば２００ｎｍ程
度の膜厚のＧａＡｓ層４０２，例えば５ｎｍ程度の膜厚
のｎ型のＡｌＧａＡｓ層４０３および例えば１５０ｎｍ
程度の膜厚のｎ型のＧａＡｓ層４０４が形成される。Ｇ
ａＡｓ層４０４の表面上にフォトリソグラフィ用の第１
のフォトレジスト膜パターン４２１が形成される。この
フォトレジスト膜パターン４２１をマスクにして、上記
ＧａＡｓ層４０４が異方性エッチングされて、例えば１
００ｎｍ程度の深さを有したフォトリソグラフィ用のア
ライメントマーク４０７が形成される〔図１２
（ａ）〕。
【０００５】次に、上記フォトレジスト膜パターン４２
１が除去される。続いて、上記アライメントマーク４０
７を利用して、ＧａＡｓ層４０４の表面上に第２のフォ
トレジスト膜パターン４２２が形成される。このフォト
レジスト膜パターン４２２をマスクにして、少なくとも
弗素（Ｆ）を含んだエッチングガスによりＧａＡｓ層４
０４が選択的にエッチングされて、リセス４１０が形成
される。リセス４１０の開口幅は例えば０．７μｍ程度
であり、開口長（ゲート幅）は例えば１００μｍ程度で
ある〔図１２（ｂ）〕。
【０００６】フォトレジスト膜パターン４２２が除去さ
れて、ＧａＡｓ層４０４の表面上に上記アライメントマ
ーク４０７を利用した第３のフォトレジスト膜パターン
４２４が形成される。その後、全面に導電体膜４３３が
形成される〔図１２（ｃ）〕。
【０００７】上記フォトレジスト膜パターン４２４がリ
フトオフされて、ＧａＡｓ層４０４の表面上には（導電
体膜４３３からなる）ＥＢリソグラフィ用の第２のアラ
イメントマーク（ＥＢマーク）４０９が形成される。続
いて、上記アライメントマーク４０７を利用してＧａＡ
ｓ層４０４の表面上に第４のフォトレジスト膜パターン
４２３が形成され、さらに、全面にオーミックメタル４
１１が形成される〔図１２（ｄ）〕。
【０００８】上記フォトレジスト膜パターン４２３がリ
フトオフされて、ＧａＡｓ層４０４の表面上には（導電
体膜４１１からなる）ソース電極４１２およびドレイン
電極４１３が形成される〔図１２（ｅ）〕。
【０００９】なお、（第３のフォトレジスト膜パターン
４２４を用いた）ＥＢマーク４０９の形成と、（第４の
フォトレジスト膜パターン４２３を用いた）ソース電極
４１２およびドレイン電極４１３の形成との順序は、逆
でもよい。さらには、１回のフォトリソグラフィによ
り、ＥＢマーク４０９の形成とソース電極４１２および
ドレイン電極４１３の形成とを同時に行なってもよい。
【００１０】その後、ＥＢマーク４０９を利用してＧａ
Ａｓ層４０４の表面上にＥＢレジスト膜パターン４２５
が形成されて、全面にゲートメタル４１４が形成される
〔図１２（ｆ）〕。ＥＢレジスト膜パターン４２５がリ
フトオフされて、リセスには（ゲートメタル４１４から
なる）ゲート電極４１５が形成され、化合物半導体装置
の形成が修了する。（ゲート電極４１５の線幅に対応し
た）ゲート長は例えば０．１８μｍである。この化合物
半導体装置において高速動作特性を得るためには、この
ゲート電極４１２が（リセス４１０の中心に設定されて
いるのではなく）リセス４１０の中心からソース側に例
えば０．１μｍ程度近ずけた位置に設定されていること
が好ましい〔図１２（ｇ）〕。
【００１１】
【発明が解決しようとする課題】図１２を参照して説明
した上記従来の化合物半導体装置の製造方法において、
例えばフォトリソグラフィの露光に（波長が３６５ｎｍ
の）ｉ線を用いた場合、１回のフォトリソグラフィにお
けるアライメント精度は例えば０．１μｍ程度である。
また、ＥＢリソグラフィのアライメント精度は例えば
０．０５μｍ程度である。
【００１２】上記製造方法では、リセスとゲート電極と
のアライメント精度は、２回のフォトリソグラフィと１
回のＥＢリソグラフィとを要することから、（（０．１
μｍ）2 ＋（０．１μｍ）2 ＋（０．０５μｍ）2 ）
1/2＝０．１５μｍ程度となる。
【００１３】上記製造方法とは異なり、フォトレジスト
用のアライメントマークがＥＢマークに兼用される場合
もあるが、この場合でもリセスとゲート電極とのアライ
メント精度は、２回のフォトリソグラフィと１回のＥＢ
リソグラフィとを要することから、（（０．１μｍ）2
＋（０．０５μｍ）2 ）1/2≒０．１１μｍ程度とな
る。
【００１４】これらのことから明らかなように、フォト
リソグラフィとＥＢリソグラフィとを用いた従来の半導
体装置の製造方法では、ゲート電極の設定位置よりアラ
イメント精度が大きな値になることから、高速動作特性
を有した化合物半導体装置の製造が困難になる。
【００１５】したがって本発明の目的は、高速動作特性
を有した化合物半導体装置の製造方法を提供するこのに
ある。さらに本発明の目的は、フォトリソグラフィとＥ
Ｂリソグラフィとを用いた半導体装置の製造方法におい
て、リセスとゲート電極との間のアライメント精度が高
精度になる手段を提供することにある。
【００１６】
【課題を解決するための手段】本発明の半導体装置の製
造方法の第１の態様は、半導体基板の表面上に第ＩＩＩ
族および第Ｖ族のうちの少なくとも一方を含んでなる第
１の層，少なくとも第ＩＩＩ族を含んでなる第２の層お
よび第１の化合物半導体からなる第３の層から構成され
た第１の積層膜を形成し、この第３の層の表面上にスト
ッパ層からなる第４の層と，この第１の化合物半導体と
同一構成成分からなる所要膜厚を有した第２の化合物半
導体からなる第５の層とから構成された第２の積層膜を
形成する工程と、第１のフォトレジスト膜パターンをマ
スクにして上記第５の層および第４の層を順次異方性エ
ッチングして、上記第１の積層膜の表面上に上記第２の
積層膜からなる第１のリソグラフィ用の第１のアライメ
ントマークと第２のリソグラフィ用の第２のアライメン
トマークを形成するアライメントマーク形成予定領域と
を形成する工程と、少なくとも上記第１のアライメント
マークを覆う別のフォトレジスト膜パターンをマスクに
して上記第３，第５の層を選択的に異方性エッチングし
て、上記アライメントマーク形成予定領域に第２のアラ
イメントマークを形成し、上記第１の積層膜の表面にリ
セスを形成する工程とを含んでいる。
【００１７】本発明の半導体装置の製造方法の第２の態
様は、半導体基板の表面もしくは表面上に、少なくとも
上面が化合物半導体から構成された層を形成し、全面に
導電体膜を形成する工程と、第１のフォトレジスト膜パ
ターンをマスクにして上記導電体膜を異方性エッチング
して、上記半導体基板の表面上にこの導電体膜からなる
第１のリソグラフィ用の第１のアライメントマークおよ
び第２のリソグラフィ用の第２のアライメントマークを
形成し、同時に、上記層の表面上のこの導電体膜にリセ
ス用の開口部を形成する工程と、少なくとも上記第１，
第２のアライメントマークを覆う第２のフォトレジスト
膜パターンと上記開口部とをマスクにして上記層を所要
の深さだけエッチングして、この層の表面にリセスを形
成する工程とを含んでいる。
【００１８】本発明の半導体装置の製造方法の第３の態
様は、半導体基板の表面もしくは表面上に、少なくとも
上面が化合物半導体から構成された層を形成し、全面に
絶縁膜を形成する工程と、第１のフォトレジスト膜パタ
ーンをマスクにして上記絶縁膜を選択的に異方性エッチ
ングし，さらに，上記半導体基板の表面もしくは表面上
と上記層が第１の所定の深さになるまでこの層とをそれ
ぞれ異方性エッチングして、この絶縁膜を貫通する第１
のリソグラフィ用の第１のアライメントマーク形成用の
第１の開口部並びに第２のリソグラフィ用の第２のアラ
イメントマーク形成用の第２の開口部をこの半導体基板
の表面もしくは表面上に形成し，同時に，この層の表面
にリセスを形成する工程と、少なくとも上記リセスを覆
う第２のフォトレジスト膜パターンと上記第１，第２の
開口部とをマスクにして第２の所要の深さになるまで上
記半導体基板の表面もしくは表面上をさらに選択的に異
方性エッチングして、この半導体基板の表面もしくは表
面上に第１のアライメントマークおよび第２のアライメ
ントマークを形成する工程とを含んでいる。
【００１９】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
【００２０】本発明の第１の実施の形態の製造方法が適
用される半導体装置は、半導体基板の表面上に設けられ
らた（第ＩＩＩ族および第Ｖ族のうちの少なくとも一方
を含んでなる）第１の層，（少なくとも第ＩＩＩ族を含
んでなる）第２の層および（化合物半導体層からなる）
第３の層からなる第１の積層膜の表面に（第３の層が除
去されてなる）リセスが形成され、このリセスにゲート
電極が形成され、この第１の積層膜の表面上にソース，
ドレイン電極となるオーミック電極が形成された化合物
半導体装置である。本第１の実施の形態の特徴は、リセ
スが形成されるフォトリソグラフィでＥＢリソグラフィ
用の第２のアライメントマーク（ＥＢマーク）が形成さ
れる点にある。
【００２１】本第１の実施の形態におけるこのＥＢマー
クとフォトリソグラフィ用の第１のアライメントマーク
とは、第１の積層膜の表面上に設けられた第２の積層膜
がそれぞれ加工形成されてなる。第２の積層膜は第４の
層であるストッパ層に第５の層が積層された第２の積層
膜からなる。この第５の層は、上記第３の層を構成する
化合物半導体層と同一構成成分からなる所要膜厚の化合
物半導体層からなる。第１のアライメントマークは、第
２の積層膜が異方性エッチングされて残置形成された凸
型形状の部分からなる。この第１のアライメントマーク
が形成されるフォトリソグラフィにより、第２の積層膜
からなる（ＥＢマーク用の）アライメントマーク形成予
定領域が同時に形成される。ＥＢマークはこのアライメ
ントマーク形成予定領域における第５の層が選択的に異
方性エッチングされた凹型形状の部分からなる。
【００２２】本第１の実施の形態において、好ましくは
以下のとおりになっている。半導体基板は、例えば半絶
縁性ＧａＡｓ基板に代表される半絶縁性化合物半導体基
板，Ｓｉ基板の表面上に高抵抗のＧｅ層が設けられた半
導体基板等からなる。第１の層は、化合物半導体層，Ｉ
ｎ層あるいはＡｓ層からなる。第２の層は、例えば化合
物半導体層あるいはＡｌ層等からなり、ゲート電極を構
成するゲートメタルとの間にショット接合を形成し，第
３（および第５）の層の異方性エッチングに対して（そ
れぞれ）ストッパとして機能することが必要である。第
３の層は例えばｎ型のオーミック層であり、この第３の
層の膜厚は例えば５０ｎｍ〜１５０ｎｍ程度である。上
記第２の層が化合物半導体層からなるとき、上記第４の
層（ストッパ層）としては第２の層と同一構成成分の化
合物半導体層からなってもよいが、これに限定されるも
のではなく、例えば酸化シリコン膜や窒化シリコン膜等
の絶縁膜でもよい。第５の層の上記所要膜厚は、好まし
くは４００ｎｍ以上である。例えば第３および第５の層
がＧａＡｓ層からなり、第４の層（ストッパ層）が化合
物半導体層からなるときには、この第４の層の構成成分
として、ＡｌもしくはＩｎが含まれていることが好まし
い。さらにこの場合、この第４の層の膜厚は、例えば高
々５ｎｍ程度であることが好ましい。
【００２３】半導体装置の製造工程の断面模式図である
図１を参照すると、本第１の実施の形態の第１の実施例
による半導体装置は、以下のとおりに形成される。
【００２４】まず、半絶縁性ＧａＡｓ基板１０１の表面
上に、第１の層である（例えばアンドープで，例えば２
００ｎｍ程度の膜厚の）ＧａＡｓ層１０２，第２の層で
ある（例えば５ｎｍ〜１０ｎｍ程度の膜厚でｎ型の）Ａ
ｌＧａＡｓ層１０３および第３の層である（例えば５０
ｎｍ〜１５０ｎｍ程度の膜厚でｎ型の）ＧａＡｓ層１０
４からなる第１の積層膜がエピタキシャル成長により形
成される。さらに、第４の層である（例えば５ｎｍの膜
厚でｎ型の）ＡｌＧａＡｓ層１０５および第５の層であ
る（少なくとも４００ｎｍ程度の膜厚を有した）ＧａＡ
ｓ層１０６からなる第２の積層膜がエピタキシャル成長
により形成される。第２の積層膜の表面上に、（第１
の）フォトレジスト膜パターン１２１が形成される〔図
１（ａ）〕。
【００２５】次に、フォトレジスト膜パターン１２１を
マスクにした異方性エッチングにより、ＧａＡｓ層１０
６が選択的に異方性エッチングされて、ＧａＡｓ層１０
６ＡおよびＧａＡｓ層１０６Ｂが残置形成される。この
ときのエッチングが例えばＢＣｌ3 ＋ＳＦ6 のようにＦ
を含んだガスで行なわれるならば、ＡｌＦ3 の沸点が高
いことから、ＡｌＧａＡｓ層１０５がストッパ層として
機能する。さらにフォトレジスト膜パターン１２１をマ
スクにして例えばＢＣｌ3 ＋Ａｒをエッチングガスにし
た異方性エッチング，もしくは水洗処理により、露出し
たＡｌＧａＡｓ層１０４がエッチング除去されて、Ａｌ
ＧａＡｓ層１０５ＡおよびＡｌＧａＡｓ層１０５Ｂが残
置形成される。このとき、ＧａＡｓ層１０３の表面も多
少エッチングされることから、ＡｌＧａＡｓ層１０５の
膜厚は（例えば５ｎｍ程度のように）充分に薄いことが
好ましい。これにより、第１の積層膜の表面上には、Ａ
ｌＧａＡｓ層１０５ＡおよびＧａＡｓ層１０６Ａ（の第
２の積層膜）からなる凸型形状の（フォトリソグラフィ
用の第１の）アライメントマーク１０７と、ＡｌＧａＡ
ｓ層１０５ＢおよびＧａＡｓ層１０６Ｂ（の第２の積層
膜）からなる（ＥＢマーク用の）アライメントマーク形
成予定領域１０８とが形成される〔図１（ｂ）〕。
【００２６】本第１の実施例のように第５，第３の層が
ＧａＡｓ層１０６，ＧａＡｓ層１０３からなるとき、Ａ
ｌＧａＡｓ層１０５に代る他の化合物半導体層として
は、ＡｌＡｓ層，ＩｎＧａＰ層あるいはＩｎＧａＡｓ層
のようにＡｌもしくはＩｎ（ＩｎＦ3 の沸点も高い）を
含んだ化合物半導体層がある。さらにこの場合、ＡｌＧ
ａＡｓ層１０５の代りに、ＳｉＯ2 やＳｉ3 Ｎ4 のよう
な絶縁膜，さらにはシリサイドやＡｌのような導電体膜
を用いることも可能である。絶縁膜を第４の層に用いる
ときは、膜厚の制約がＡｌＧａＡｓ層１０５より緩くな
る。なお、第２の層が化合物半導体層ではい場合には、
第３〜第５の層はエピタキシャル成長により形成される
とは限らない。また、第２の層が化合物半導体層であ
り，第４の層が化合物半導体層でない場合、第３の層は
エピタキシャル成長により形成されるが、第５の層はエ
ピタキシャル成長により形成されるとは限らない。
【００２７】次に、フォトレジスト膜パターン１２１が
除去された後、アライメントマーク１０７を利用して、
（第２の）フォトレジスト膜パターン１２２ａが形成さ
れる。フォトレジスト膜パターン１２２ａをマスクにし
た異方性エッチングによりアライメントマーク形成領域
１０８のＧａＡｓ層１０６ＢとＧａＡｓ層１０４とが
（それぞれＡｌＧａＡｓ層１０５ＢとＡｌＧａＡｓ層１
０３とに対して）選択的にエッチングされて、凹型形状
の（ＥＢリソグラフィ用の第２の）アライメントマーク
（ＥＢマーク）１０９ａが第１の積層膜の表面上に形成
され、同時に、リセス１１０ａが第１の積層膜の表面に
形成される。リセス１１０ａの底面はＡｌＧａＡｓ層１
０３の上面からなる。リセス１１０ａの開口幅は例えば
０．７μｍ程度であり、これの開口長（ゲート幅）は例
えば１００μｍ程度である〔図１（ｃ）〕。この異方性
エッチングに用いられるエッチングガスは、ＡｌＧａＡ
ｓ層に対して高い選択性を有してＧａＡｓ層をエッチン
グすることと、リセス１１０ａの形成に際して高平滑エ
ッチングであることが要求されることとから、例えばＳ
Ｆ6 ＋ＳｉＣｌ4 からなる。
【００２８】（段差を利用したフォトリソグラフィ用
の）アライメントマーク１０７としては、段差が１００
ｎｍ程度あれば充分である。しかしながら、ＧａＡｓ層
１０６の膜厚としては、これを満たすだけでは不十分で
あり、ＥＢリソグラフィのアライメントが段差の検出に
よってなされるのに必要な膜厚を有することが要求され
る。ＧａＡｓ層１０４の膜厚は、リセス１１０ａの深さ
として好ましい値であればよい。第２の層であるＡｌＧ
ａＡｓ層１０３に要求される機能は、上記異方性エッチ
ングに要求される選択性を有することと、ゲート電極と
の間にショットキ接合を形成することとにある。これら
の機能を満たすならば、例えば第２の層として、ＡｌＧ
ａＡｓとは異なる化合物半導体層，さらにはＡｌ層を採
用することもある。また、第１の層がアンドープのＧａ
Ａｓ層に限定されるものではなく、目的に応じて、例え
ば１００ｎｍ〜３００ｎｍ程度の膜厚のｎ型のＧａＡｓ
層，例えば１０ｎｍ程度の膜厚のアンドープのＩｎＧａ
Ａｓ層のような他の化合物半導体層，さらには，Ｉｎ層
あるいはＡｓ層などを用いることもある。
【００２９】次に、フォトレジスト膜パターン１２２ａ
が除去された後、再びアライメントマーク１０７を利用
して、（第３の）フォトレジスト膜パターン１２３ａが
形成される。例えばスパッタリングにより、オーミック
メタル１１１が全面に形成される。オーミックメタル１
１１は、例えばＮｉ層，ＡｕＧｅ層およびＡｕ層が順次
積層された膜からなるが、これに限定されるものではな
い〔図１（ｄ）〕。
【００３０】続いて、フォトレジスト膜パターン１２３
ａがリフトオフされて、第１の積層膜の表面上には（オ
ーミックメタル１１１からなる）ソース電極１１２ａ並
びにドレイン電極１１３ａが形成される〔図１
（ｅ）〕。
【００３１】次に、ＥＢマーク１０９ａを利用して、Ｅ
Ｂレジスト膜パターン１２５ａが形成される。例えばス
パッタリングにより、ゲートメタル１１４が全面に形成
される。ゲートメタル１１４は、例えばＴｉ層にＡｌ層
が積層された構造を有しているが、これに限定されるも
のではない〔図１（ｆ）〕。
【００３２】その後、ＥＢレジスト膜パターン１２５ａ
がリフトオフされて、リセス１１０ａにはゲート電極１
１５ａが形成される。これにより、本第１の実施の形態
の本第１の実施例による半導体装置が完成する。ゲート
電極１１５ａの線幅（ゲート長）は０．１μｍ〜０．２
μｍの範囲であることが好ましく、例えば、０．１８μ
ｍ程度である。このゲート電極１１５ａはリセス１１０
ａの中心からソース側に０．１μｍ程度近ずけた位置に
設けられている〔図１（ｇ）〕。
【００３３】本第１の実施の形態の本第１の実施例で
は、第２のフォトレジスト膜パターン１２２ａを用いた
１回のフォトリソグラフィにより、ＥＢマーク１０９ａ
とリセス１１０ａとが同時に形成されている。このた
め、リセス１１０ａに対するゲート電極１１５ａのアラ
イメント精度は、１回のＥＢリソグラフィのアライメン
ト精度（０．０５μｍ程度）のみにより規定されること
になる。その結果、本第１の実施の形態の本第１の実施
例による半導体装置の製造方法によれば、従来の製造方
法に比べてリセスに対するゲート電極のアライメント精
度が著しく向上し、高速動作特性のより優れた半導体装
置を得ることが容易になる。例えば、上述したディメン
ジョンパラメータを有した従来の半導体装置での最大発
振周波数の平均値は１５０ＧＨｚ程度であった。これと
同一ディメンジョンパラメータを採用した本第１の実施
の形態の本第１の実施例による半導体装置では、平均値
で２１０ＧＨｚ程度の最大発振周波数が得られた。
【００３４】半導体装置の製造工程の断面模式図である
図２を参照すると、本第１の実施の形態の第２の実施例
による半導体装置は、以下のとおりに形成される。
【００３５】まず、上記第１の実施例と同様に、半絶縁
性ＧａＡｓ基板１０１の表面上に、（第１の層として）
ＧａＡｓ層１０２，（第２の層として）ＡｌＧａＡｓ層
１０３および（第３の層として）ＧａＡｓ層１０４から
なる第１の積層膜がエピタキシャル成長により形成さ
れ、さらに、（第４の層として）ＡｌＧａＡｓ層１０５
および（第５の層として）ＧａＡｓ層１０６からなる第
２の積層膜がエピタキシャル成長により形成される。第
２の積層膜の表面上に、（第１の）フォトレジスト膜パ
ターン１２１が形成される。フォトレジスト膜パターン
１２１をマスクにした異方性エッチングによりＧａＡｓ
層１０６が選択的にエッチングされて、ＧａＡｓ層１０
６ＡおよびＧａＡｓ層１０６Ｂが残置形成される。さら
にフォトレジスト膜パターン１２１をマスクにした異方
性エッチングにより露出したＡｌＧａＡｓ層１０４がエ
ッチング除去されて、ＡｌＧａＡｓ層１０５ＡおよびＡ
ｌＧａＡｓ層１０５Ｂが残置形成される。これにより、
第１の積層膜の表面上には、アライメントマーク１０７
と、アライメントマーク形成予定領域１０８とが形成さ
れる〔図２（ａ）〕。
【００３６】次に、上記第１の実施例と同様に、フォト
レジスト膜パターン１２１が除去された後、アライメン
トマーク１０７を利用して、（第２の）フォトレジスト
膜パターン１２２ｂが形成される。フォトレジスト膜パ
ターン１２２ｂをマスクにして，例えばＳＦ6 ＋ＳｉＣ
ｌ4 からなるエッチングガスを用いた異方性エッチング
が行なわれて、ＥＢマーク１０９ｂが第１の積層膜の表
面上に形成され、同時に、リセス１１０ｂが第１の積層
膜の表面に形成される。リセス１１０ｂのディメンジョ
ンは、例えばリセス１１０ａのディメンジョンと同じで
ある〔図２（ｂ）〕。
【００３７】次に、フォトレジスト膜パターン１２２ｂ
が除去される。その後、上記第１の実施例と相違して、
ＥＢマーク１０９ｂを利用して、ＥＢレジスト膜パター
ン１２５ｂが形成される。例えばスパッタリングによ
り、ゲートメタル１１４が全面に形成される〔図２
（ｃ）〕。
【００３８】続いて、ＥＢレジスト膜パターン１２５ｂ
がリフトオフされて、リセス１１０ｂにはゲート電極１
１５ｂが形成される〔図２（ｄ）〕。
【００３９】次に、再びアライメントマーク１０７を利
用して、（第３の）フォトレジスト膜パターン１２３ｂ
が形成される。例えばスパッタリングにより、オーミッ
クメタル１１１が全面に形成される〔図２（ｅ）〕。
【００４０】続いて、フォトレジスト膜パターン１２３
ｂがリフトオフされて、第１の積層膜の表面上には（オ
ーミックメタル１１１からなる）ソース電極１１２ｂ並
びにドレイン電極１１３ｂが形成される。これにより、
本第１の実施の形態の本第２の実施例による半導体装置
が完成する。ゲート電極１１５ｂの線幅（ゲート長）も
０．１μｍ〜０．２μｍの範囲であることが好ましく、
例えば、０．１８μｍ程度である。このゲート電極１１
５ｂもリセス１１０ｂの中心からソース側に０．１μｍ
程度近ずけた位置に設けられている〔図２（ｆ）〕。
【００４１】本第１の実施の形態の本第２の実施例は、
本第１の実施の形態の上記第１の実施例の有した効果を
有している。
【００４２】半導体装置の製造工程の断面模式図である
図３を参照すると、本第１の実施の形態の第３の実施例
による半導体装置は、以下のとおりに形成される。
【００４３】まず、上記第１，第２の実施例と同様に、
半絶縁性ＧａＡｓ基板１０１の表面上に、（第１の層と
して）ＧａＡｓ層１０２，（第２の層として）ＡｌＧａ
Ａｓ層１０３および（第３の層として）ＧａＡｓ層１０
４からなる第１の積層膜がエピタキシャル成長により形
成され、さらに、（第４の層として）ＡｌＧａＡｓ層１
０５および（第５の層として）ＧａＡｓ層１０６からな
る第２の積層膜がエピタキシャル成長により形成され
る。第２の積層膜の表面上に、（第１の）フォトレジス
ト膜パターン１２１が形成される。フォトレジスト膜パ
ターン１２１をマスクにした異方性エッチングによりＧ
ａＡｓ層１０６が選択的にエッチングされて、ＧａＡｓ
層１０６ＡおよびＧａＡｓ層１０６Ｂが残置形成され
る。さらにフォトレジスト膜パターン１２１をマスクに
した異方性エッチングにより露出したＡｌＧａＡｓ層１
０４がエッチング除去されて、ＡｌＧａＡｓ層１０５Ａ
およびＡｌＧａＡｓ層１０５Ｂが残置形成される。これ
により、第１の積層膜の表面上には、アライメントマー
ク１０７と、アライメントマーク形成予定領域１０８と
が形成される〔図３（ａ）〕。
【００４４】次に、フォトレジスト膜パターン１２１が
除去される。その後、上記第１，第２の実施例と相違し
て、アライメントマーク１０７を利用して、（第２の）
フォトレジスト膜パターン１２３ｃが形成される。例え
ばスパッタリングにより、オーミックメタル１１１が全
面に形成される〔図３（ｂ）〕。
【００４５】続いて、フォトレジスト膜パターン１２３
ｃがリフトオフされて、第１の積層膜の表面上には（オ
ーミックメタル１１１からなる）ソース電極１１２ｃ並
びにドレイン電極１１３ｃが形成される〔図３
（ｃ）〕。
【００４６】次に、アライメントマーク１０７を再度利
用して、（第３の）フォトレジスト膜パターン１２２ｃ
が形成される。フォトレジスト膜パターン１２２ｃをマ
スクにして，例えばＳＦ6 ＋ＳｉＣｌ4 からなるエッチ
ングガスを用いた異方性エッチングが行なわれて、ＥＢ
マーク１０９ｃが第１の積層膜の表面上に形成され、同
時に、リセス１１０ｃが第１の積層膜の表面に形成され
る。リセス１１０ｃのディメンジョンも、例えばリセス
１１０ａのディメンジョンと同じである〔図３
（ｄ）〕。
【００４７】次に、フォトレジスト膜パターン１２２ｃ
が除去される。その後、ＥＢマーク１０９ｃを利用し
て、ＥＢレジスト膜パターン１２５ｃが形成される。例
えばスパッタリングにより、ゲートメタル１１４が全面
に形成される〔図３（ｅ）〕。
【００４８】続いて、ＥＢレジスト膜パターン１２５ｃ
がリフトオフされて、リセス１１０ｃにはゲート電極１
１５ｃが形成される。これにより、本第１の実施の形態
の本第３の実施例による半導体装置が完成する。ゲート
電極１１５ｃの線幅（ゲート長）も０．１μｍ〜０．２
μｍの範囲であることが好ましく、例えば、０．１８μ
ｍ程度である。このゲート電極１１５ｃもリセス１１０
ｂの中心からソース側に０．１μｍ程度近ずけた位置に
設けられている〔図３（ｆ）〕。
【００４９】本第１の実施の形態の本第３の実施例も、
本第１の実施の形態の上記第１，第２の実施例の有した
効果を有している。
【００５０】本発明の第２の実施の形態の製造方法が適
用される半導体装置は、半導体基板の表面もしくは表面
上に設けられた（少なくとも上面が化合物半導体からな
る）層の表面にリセスが形成され、このリセスにゲート
電極が形成され、この層の表面上にソース，ドレイン電
極が形成された化合物半導体装置である。この層は単層
の化合物半導体層あるいは上記第１の実施の形態の第１
の積層膜と同じ構造からなる。この層が上記第１の積層
膜と同じ構造のときは、この層は半導体基板の表面上に
設けられている。この層が単層の化合物半導体層からな
る場合には、半導体基板の表面上に設けられた場合と、
イオン注入等の不純物の導入により，半導体基板の表面
に設けられた場合とがある。
【００５１】本第２の実施の形態の特徴は、（第２のア
ライメントマークである）ＥＢマーク（並びに第１のア
ライメントマーク）とリセス形成用の開口部とが、１回
のフォトリソグラフィにより同時に形成される点にあ
る。ＥＢマーク（および第１のアライメントマーク）と
リセス形成用の開口部とは、上記層を覆う姿態を有して
半導体基板上に設けられた導電体膜に形成される。本第
２の実施の形態では、フォトリソグラフィもＥＢリソグ
ラフィも、導電体膜からなる第１のアライメントマー
ク，ＥＢマークと、（少なくとも上面が化合物半導体か
らなる）上記層との光，電子ビームの反射率の差異をそ
れぞれ利用している。
【００５２】半導体装置の製造工程の断面模式図である
図４を参照すると、本発明の第２の実施の形態の第１の
実施例による半導体装置は、以下のとおりに形成され
る。
【００５３】まず、上記第１の実施の形態の上記第１の
実施例と同様に、半絶縁性ＧａＡｓ基板２０１の表面上
に、第１の層である（例えばアンドープで，例えば２０
０ｎｍ程度の膜厚の）ＧａＡｓ層２０２Ａ，第２の層で
ある（例えば５ｎｍ〜１０ｎｍ程度の膜厚でｎ型の）Ａ
ｌＧａＡｓ層２０３および第３の層である（例えば５０
ｎｍ〜１５０ｎｍ程度の膜厚でｎ型の）ＧａＡｓ層２０
４からなる積層膜がエピタキシャル成長により形成され
る。次に、上記第１の実施の形態と相違して、導電体膜
として、例えばスパッタリングにより全面にＷＳｉ膜２
３１Ａが形成される。ＷＳｉ膜２３１Ａの膜厚として
は、少なくとも数ｎｍ程度であることが好ましい。導電
体膜としては、ＷＳｉ膜２３１Ａの代りに他のシリサイ
ドを採用することも可能である。ＷＳｉ膜２３１Ａの表
面上に、（第１の）フォトレジスト膜パターン２２６が
形成される〔図４（ａ）〕。
【００５４】次に、例えばＣＦ4 ＋ＳＦ6 （のようにＣ
ｌが含まれないガス）をエッチングガスとし，フォトレ
ジスト膜パターン２２６をマスクに用いたドライエッチ
ングにより、ＷＳｉ膜２３１Ａが選択的にエッチング除
去される。これにより、ＷＳｉ膜２３１Ａにはリセス形
成用の開口部２４０Ａが形成され、同時に、ＷＳｉ膜２
３１Ａからなる（フォトリソグラフィ用の第１の）アラ
イメントマーク２０７Ａおよび（ＥＢリソグラフィ用の
第２のアライメントマークである）ＥＢマーク２０９Ａ
が積層膜の表面上に残置形成される〔図４（ｂ）〕。
【００５５】次に、フォトレジスト膜パターン２２６が
除去された後、アライメントマーク２０７Ａを利用し
て、（第２の）フォトレジスト膜パターン２２７が形成
される。少なくともアライメントマーク２０７Ａおよび
ＥＢマーク２０９Ａはこのフォトレジスト膜パターン２
２７により覆われているが、少なくとも開口部２４０Ａ
は（このフォトレジスト膜パターン２２７により覆わず
に）露出している。このフォトレジスト膜パターン２２
７と開口部２４０Ａとをマスクとし，例えばＣｌ 2 ＋Ｓ
ｉＣｌ4 をエッチングガスとしてＧａＡｓ層２０４に対
するドライエッチングが選択的に行なわれて、リセス２
１０Ａが開口部２４０Ａに自己整合的に形成される。リ
セス２１０Ａの開口幅は例えば０．７μｍ程度であり、
これの開口長（ゲート幅）は例えば１００μｍ程度であ
る〔図４（ｃ）〕。このエッチングではＡｌＧａＡｓ層
２０３もストッパ層として機能する。また、このエッチ
ングガスを用いるならば、高平滑エッチングが可能にな
る。
【００５６】続いて、フォトレジスト膜パターン２２７
をマスクとし，例えばＳＦ6 等をエッチングガスに用い
たドライエッチングにより、露出したＷＳｉ膜２３１Ａ
が選択的にエッチング除去される〔図４（ｄ）〕。
【００５７】本実施例における半導体基板および上記積
層膜の構成に関する制約は、上記第１の実施の形態の上
記第１の実施例における半導体基板および第１の積層膜
の構成に関する制約と同じである。本実施例における上
記導電体膜は、（上記積層膜を構成する）第２および第
３の層の構成材料の他に、導電体膜に対して選択的に第
３の層をエッチングする手段と、第２および第３の層に
対して選択的に導電体膜をエッチング手段とにより選択
される。第１の実施の形態においては、リセスの形成前
に第４の層を除去することから、第４の層としてＡｌ等
を採用することが可能であった。しかしながら、本実施
例ではリセスの形成後に（リセス底面に損傷を与えるこ
となく）導電体膜の除去を行なうことが必要なため、上
記導電体膜としてＡｌを採用することは好ましくない。
【００５８】次に、フォトレジスト膜パターン２２７が
除去された後、再びアライメントマーク２０７Ａを利用
して、（第３の）フォトレジスト膜パターン２２３ａが
形成される。例えばスパッタリングにより、オーミック
メタル２１１Ａが全面に形成される。オーミックメタル
２１１Ａは、例えばＮｉ層，ＡｕＧｅ層およびＡｕ層が
順次積層された膜からなるが、これに限定されるもので
はない〔図４（ｅ）〕。
【００５９】続いて、フォトレジスト膜パターン２２３
ａがリフトオフされて、ＧａＡｓ層２０４の表面上には
（オーミックメタル２１１Ａからなる）ソース電極２１
２Ａａ並びにドレイン電極２１３Ａａが形成される〔図
４（ｆ）〕。
【００６０】次に、ＥＢマーク２０９Ａを利用して、Ｅ
Ｂレジスト膜パターン２２５ａが形成される。例えばス
パッタリングにより、ゲートメタル２１４Ａが全面に形
成される。ゲートメタル２１４Ａは、例えばＴｉ層にＡ
ｌ層が積層された構造を有しているが、これに限定され
るものではない〔図４（ｇ）〕。
【００６１】その後、ＥＢレジスト膜パターン２２５ａ
がリフトオフされて、リセス２１０Ａにはゲート電極２
１５Ａａが形成される。これにより、本第２の実施の形
態の本第１の実施例による半導体装置が完成する。ゲー
ト電極２１５Ａａの線幅（ゲート長）は０．１μｍ〜
０．２μｍの範囲であることが好ましく、例えば、０．
１８μｍ程度である。このゲート電極２１５Ａａはリセ
ス２１０Ａの中心からソース側に０．１μｍ程度近ずけ
た位置に設けられている〔図４（ｈ）〕。
【００６２】本第２の実施の形態の本第１の実施例で
は、第１のフォトレジスト膜パターン２２６を用いた１
回のフォトリソグラフィにより、ＥＢマーク２０９Ａと
リセス２１０Ａ形成用の開口部２４０Ａとが同時に形成
されている。さらに、リセス２１０Ａが開口部２４０Ａ
に自己整合的に形成することが可能なことから、リセス
２１０Ａに対するゲート電極２１５Ａａのアライメント
精度は、１回のＥＢリソグラフィのアライメント精度
（０．０５μｍ程度）のみにより規定されることにな
る。すなわち、本第２の実施の形態の本第１の実施例に
よる半導体装置の製造方法においても、上記第１の実施
の形態の有した効果を有することになる。
【００６３】本第２の実施の形態の本第１の実施例の技
術的思想は、上記（第１，第２および第３の層からな
る）積層膜の代りに、半導体基板の表面上に単層の化合
物半導体層が形成された場合と、半絶縁性化合物半導体
基板の表面（あるいは表面の所定領域）に例えばイオン
注入よる不純物導入によりｎ型の化合物半導体層が形成
された場合のにも適用できる。
【００６４】半導体装置の製造工程の断面模式図である
図５を参照すると、本第２の実施の形態の上記第１の実
施例の応用例による半導体装置は、以下のとおりに形成
される。
【００６５】まず、半絶縁性ＧａＡｓ基板２０１の表面
上に、例えば３００ｎｍ程度の膜厚のｎ型のＧａＡｓ層
２０２Ｂが形成される。次に、例えばスパッタリングに
より全面にＷＳｉ膜２３１Ｂが形成される。ＷＳｉ膜２
３１Ｂの表面上に、（第１の）フォトレジスト膜パター
ン２２６が形成される〔図５（ａ）〕。
【００６６】次に、例えばＣＦ4 ＋ＳＦ6 （のようにＣ
ｌが含まれないガス）をエッチングガスとし，フォトレ
ジスト膜パターン２３１Ｂをマスクに用いたドライエッ
チングにより、ＷＳｉ膜２３１Ｂが選択的にエッチング
除去される。これにより、ＷＳｉ膜２３１Ｂにはリセス
形成用の開口部２４０Ｂが形成され、同時に、ＷＳｉ膜
２３１Ｂからなるアライメントマーク２０７ＢおよびＥ
Ｂマーク２０９ＢがＧａＡｓ膜２０２Ｂの表面上に残置
形成される〔図５（ｂ）〕。
【００６７】次に、フォトレジスト膜パターン２２６が
除去された後、アライメントマーク２０７Ｂを利用し
て、（第２の）フォトレジスト膜パターン２２７が形成
される。少なくともアライメントマーク２０７Ｂおよび
ＥＢマーク２０９Ｂはこのフォトレジスト膜パターン２
２７により覆われているが、少なくとも開口部２４０Ｂ
は（このフォトレジスト膜パターン２２７により覆わず
に）露出している。このフォトレジスト膜パターン２２
７と開口部２４０Ｂとをマスクとし，例えばＣｌ 2 ＋Ｓ
ｉＣｌ4 をエッチングガスとした（ＧａＡｓ層２０２Ｂ
に対する選択的な）ドライエッチングにより、ＧａＡｓ
層２０２Ｂが所要の深さ（５０ｎｍ〜１５０ｎｍの範
囲）だけエッチングされて、リセス２１０Ｂが開口部２
４０Ｂに自己整合的に形成される。リセス２１０Ｂの開
口幅は例えば０．７μｍ程度であり、これの開口長（ゲ
ート幅）は例えば１００μｍ程度である〔図５
（ｃ）〕。
【００６８】続いて、フォトレジスト膜パターン２２７
をマスクとし，例えばＳＦ6 等をエッチングガスに用い
たドライエッチングにより、露出したＷＳｉ膜２３１Ｂ
が選択的にエッチング除去される〔図５（ｄ）〕。
【００６９】なお、本応用例において、ｎ型の化合物半
導体層が半絶縁性化合物半導体基板の表面の所定領域に
形成されている場合、以下のようになる。導電体膜は
（ｎ型の化合物半導体層の表面上のみに形成されるので
はなく）、ｎ型の化合物半導体層の上面を含めて，半絶
縁性化合物半導体基板の表面を覆う姿態を有して形成さ
れる。この場合、第１のアライメントマークおよびＥＢ
マークは、（ｎ型の化合物半導体層の表面上ではなく）
ｎ型の化合物半導体層が形成されていない部分の半絶縁
性化合物半導体基板の表面上に形成されるのが好まし
い。
【００７０】次に、フォトレジスト膜パターン２２７が
除去された後、再びアライメントマーク２０７Ｂを利用
して、（第３の）フォトレジスト膜パターン２２３ａが
形成される。例えばスパッタリングにより、オーミック
メタル２１１Ｂが全面に形成される。オーミックメタル
２１１Ｂは、例えばＮｉ層，ＡｕＧｅ層およびＡｕ層が
順次積層された膜からなるが、これに限定されるもので
はない〔図５（ｅ）〕。
【００７１】続いて、フォトレジスト膜パターン２２３
ａがリフトオフされて、ＧａＡｓ層２０２Ｂの表面上に
は（オーミックメタル２１１Ｂからなる）ソース電極２
１２Ｂａ並びにドレイン電極２１３Ｂａが形成される
〔図５（ｆ）〕。
【００７２】次に、ＥＢマーク２０９Ｂを利用して、Ｅ
Ｂレジスト膜パターン２２５ａが形成される。例えばス
パッタリングにより、ゲートメタル２１４Ｂが全面に形
成される。ゲートメタル２１４Ｂは、例えばＴｉ層にＡ
ｌ層が積層された構造を有しているが、これに限定され
るものではない〔図５（ｇ）〕。
【００７３】その後、ＥＢレジスト膜パターン２２５ａ
がリフトオフされて、リセス２１０Ｂにはゲート電極２
１５Ｂａが形成される。これにより、本第２の実施の形
態の上記第１の実施例の応用例による半導体装置が完成
する。ゲート電極２１５Ｂａの線幅（ゲート長）は０．
１μｍ〜０．２μｍの範囲であることが好ましく、例え
ば、０．１８μｍ程度である。このゲート電極２１５Ｂ
ａはリセス２１０Ｂの中心からソース側に０．１μｍ程
度近ずけた位置に設けられている〔図５（ｈ）〕。
【００７４】本第２の実施の形態の上記第１の実施例の
応用例も、本第２の実施の形態の上記第１の実施例の有
した効果を有している。
【００７５】半導体装置の製造工程の断面模式図である
図６を参照すると、本発明の第２の実施の形態の第２の
実施例による半導体装置は、以下のとおりに形成され
る。
【００７６】まず、本第２の実施の形態の上記第１の実
施例と同様に、半絶縁性ＧａＡｓ基板２０１の表面上
に、第１の層であるＧａＡｓ層２０２Ａ，第２の層であ
るＡｌＧａＡｓ層２０３および第３の層であるＧａＡｓ
層２０４からなる積層膜がエピタキシャル成長により形
成される。次に、導電膜として例えばスパッタリングに
より全面にＷＳｉ膜（図に明示せず）が形成される。Ｗ
Ｓｉ膜の表面上に、第１のフォトレジスト膜パターン
（図示せず）が形成される。次に、例えばＣＦ4 ＋ＳＦ
6 （のようにＣｌが含まれないガス）をエッチングガス
とし，上記第１のフォトレジスト膜パターンをマスクに
用いたドライエッチングにより、上記ＷＳｉ膜が選択的
にエッチング除去される。これにより、ＷＳｉ膜にはリ
セス形成用の開口部（図示せず）が形成され、同時に、
ＷＳｉ膜からなるアライメントマーク２０７ＡおよびＥ
Ｂマーク２０９Ａが積層膜の表面上に残置形成される。
【００７７】次に、上記第１のフォトレジスト膜パター
ンが除去された後、アライメントマーク２０７Ａを利用
して、（第２の）フォトレジスト膜パターン２２７が形
成される。このフォトレジスト膜パターン２２７と上記
開口部とをマスクとし，例えばＣｌ2 ＋ＳｉＣｌ4 をエ
ッチングガスとしてＧａＡｓ層２０４に対するドライエ
ッチングが選択的に行なわれて、リセス２１０Ａが上記
開口部に自己整合的に形成される。リセス２１０Ａの開
口幅は例えば０．７μｍ程度であり、これの開口長（ゲ
ート幅）は例えば１００μｍ程度である。続いて、フォ
トレジスト膜パターン２２７をマスクとし，例えばＳＦ
6 等をエッチングガスに用いたドライエッチングによ
り、露出した部分の上記ＷＳｉ膜が選択的にエッチング
除去される〔図６（ａ）〕。
【００７８】本実施例における半導体基板および上記積
層膜の構成に関する制約は、本第２の実施の形態の上記
第１の実施例における半導体基板および第１の積層膜の
構成に関する制約と同じである。
【００７９】次に、フォトレジスト膜パターン２２７が
除去された後、ＥＢマーク２０９Ａを利用して、ＥＢレ
ジスト膜パターン２２５ｂが形成される。例えばスパッ
タリングにより、ゲートメタル２１４Ａが全面に形成さ
れる。ゲートメタル２１４Ａは、例えばＴｉ層にＡｌ層
が積層された構造を有しているが、これに限定されるも
のではない〔図６（ｂ）〕。
【００８０】その後、ＥＢレジスト膜パターン２２５ｂ
がリフトオフされて、リセス２１０Ａにはゲート電極２
１５Ａｂが形成される。ゲート電極２１５Ａｂの線幅
（ゲート長）は０．１μｍ〜０．２μｍの範囲であるこ
とが好ましく、例えば、０．１８μｍ程度である。この
ゲート電極２１５Ａｂはリセス２１０Ａの中心からソー
ス側に０．１μｍ程度近ずけた位置に設けられている
〔図６（ｃ）〕。
【００８１】次に、再びアライメントマーク２０７Ａを
利用して、（第３の）フォトレジスト膜パターン２２３
ｂが形成される。例えばスパッタリングにより、オーミ
ックメタル２１１Ａが全面に形成される。オーミックメ
タル２１１Ａは、例えばＮｉ層，ＡｕＧｅ層およびＡｕ
層が順次積層された膜からなるが、これに限定されるも
のではない〔図６（ｄ）〕。
【００８２】続いて、フォトレジスト膜パターン２２３
ａがリフトオフされて、ＧａＡｓ層２０４の表面上には
（オーミックメタル２１１Ａからなる）ソース電極２１
２Ａｂ並びにドレイン電極２１３Ａｂが形成される。こ
れにより、本第２の実施の形態の本第２の実施例による
半導体装置が完成する〔図６（ｅ）〕。
【００８３】本第２の実施の形態の本第２の実施例によ
る半導体装置の製造方法においても、上記第１の実施の
形態の有した効果を有することになる。
【００８４】本第２の実施の形態の本第２の実施例の技
術的思想も、上記（第１，第２および第３の層からな
る）積層膜の代りに、半導体基板の表面上に単層の化合
物半導体層が形成された場合と、半絶縁性化合物半導体
基板の表面（あるいは表面の所定領域）に例えばイオン
注入よる不純物導入によりｎ型の化合物半導体層が形成
された場合のにも適用できる。
【００８５】半導体装置の製造工程の断面模式図である
図７を参照すると、本第２の実施の形態の上記第１の実
施例の応用例による半導体装置は、以下のとおりに形成
される。
【００８６】まず、半絶縁性ＧａＡｓ基板２０１の表面
上に、例えば３００ｎｍ程度の膜厚のｎ型のＧａＡｓ層
２０２Ｂが形成される。次に、例えばスパッタリングに
より全面に導電体膜としてＷＳｉ膜（図に明示せず）が
形成される。ＷＳｉ膜の表面上に、第１のフォトレジス
ト膜パターン（図示せず）が形成される。次に、例えば
ＣＦ4 ＋ＳＦ6 （のようにＣｌが含まれないガス）をエ
ッチングとし，上記第１のフォトレジスト膜パターンを
マスクに用いたドライエッチングにより、上記ＷＳｉ膜
が選択的にエッチング除去される。これにより、上記Ｗ
Ｓｉ膜にはリセス形成用の開口部（図示せず）が形成さ
れ、同時に、上記ＷＳｉ膜からなるアライメントマーク
２０７ＢおよびＥＢマーク２０９ＢがＧａＡｓ膜２０２
Ｂの表面上に残置形成される。
【００８７】次に、上記第１のフォトレジスト膜パター
ンが除去された後、アライメントマーク２０７Ｂを利用
して、（第２の）フォトレジスト膜パターン２２７が形
成される。このフォトレジスト膜パターン２２７と上記
開口部とをマスクとし，例えばＣｌ2 ＋ＳｉＣｌ4 をエ
ッチングガスとしたＧａＡｓ層２０２Ｂが所要の深さ
（５０ｎｍ〜１５０ｎｍの範囲）だけエッチングされ
て、リセス２１０Ｂが上記開口部に自己整合的に形成さ
れる。リセス２１０Ｂの開口幅は例えば０．７μｍ程度
であり、これの開口長（ゲート幅）は例えば１００μｍ
程度である。続いて、フォトレジスト膜パターン２２７
をマスクとし，例えばＳＦ6 等をエッチングガスに用い
たドライエッチングにより、露出したＷＳｉ膜２３１Ｂ
が選択的にエッチング除去される〔図７（ａ）〕。
【００８８】なお、本応用例において、ｎ型の化合物半
導体層が半絶縁性化合物半導体基板の表面の所定領域に
形成されている場合、以下のようになる。導電体膜は
（ｎ型の化合物半導体層の表面上のみに形成されるので
はなく）、ｎ型の化合物半導体層の上面を含めて，半絶
縁性化合物半導体基板の表面を覆う姿態を有して形成さ
れる。この場合、第１のアライメントマークおよびＥＢ
マークは、（ｎ型の化合物半導体層の表面上ではなく）
ｎ型の化合物半導体層が形成されていない部分の半絶縁
性化合物半導体基板の表面上に形成されるのが好まし
い。
【００８９】次に、フォトレジスト膜パターン２２７が
除去された後、ＥＢマーク２０９Ｂを利用して、ＥＢレ
ジスト膜パターン２２５ｂが形成される。例えばスパッ
タリングにより、ゲートメタル２１４Ｂが全面に形成さ
れる。ゲートメタル２１４Ｂは、例えばＴｉ層にＡｌ層
が積層された構造を有しているが、これに限定されるも
のではない〔図７（ｂ）〕。
【００９０】その後、ＥＢレジスト膜パターン２２５ｂ
がリフトオフされて、リセス２１０Ｂにはゲート電極２
１５Ｂｂが形成される。ゲート電極２１５Ｂｂの線幅
（ゲート長）は０．１μｍ〜０．２μｍの範囲であるこ
とが好ましく、例えば、０．１８μｍ程度である。この
ゲート電極２１５Ｂｂはリセス２１０Ｂの中心からソー
ス側に０．１μｍ程度近ずけた位置に設けられている
〔図７（ｃ）〕。
【００９１】次に、再びアライメントマーク２０７Ｂを
利用して、（第３の）フォトレジスト膜パターン２２３
ｂが形成される。例えばスパッタリングにより、オーミ
ックメタル２１１Ｂが全面に形成される。オーミックメ
タル２１１Ｂは、例えばＮｉ層，ＡｕＧｅ層およびＡｕ
層が順次積層された膜からなるが、これに限定されるも
のではない〔図７（ｄ）〕。
【００９２】続いて、フォトレジスト膜パターン２２３
ｂがリフトオフされて、ＧａＡｓ層２０２Ｂの表面上に
は（オーミックメタル２１１Ｂからなる）ソース電極２
１２Ｂｂ並びにドレイン電極２１３Ｂｂが形成される
〔図７（ｅ）〕。これにより、本第２の実施の形態の上
記第２の実施例の応用例による半導体装置が完成する。
【００９３】本第２の実施の形態の上記第２の実施例の
応用例も、本第２の実施の形態の上記第２の実施例の有
した効果を有している。
【００９４】本発明の第３の実施の形態の製造方法が適
用される半導体装置も、上記第２の実施の形態と同様
に、半導体基板の表面もしくは表面上に設けられた（少
なくとも上面が化合物半導体からなる）層の表面にリセ
スが形成され、このリセスにゲート電極が形成され、こ
の層の表面上にソース，ドレイン電極が形成された化合
物半導体装置である。この層は単層の化合物半導体層あ
るいは上記第１の実施の形態の第１の積層膜と同じ構造
の積層膜からなる。この層が上記積層膜からなるとき
は、この層は半導体基板の表面上に設けられている。こ
の層が単層の化合物半導体層からなる場合には、半導体
基板の表面上に設けられた場合と、イオン注入等の不純
物の導入により，半導体基板の表面に設けられた場合と
がある。
【００９５】本第３の実施の形態の特徴は、（第２のア
ライメントマークである）ＥＢマーク形成用の（第２
の）開口部（並びに第１のアライメントマーク形成用の
第１の開口部）とリセスとが、１回のフォトリソグラフ
ィにより同時に形成される点にある。ＥＢマーク形成用
の（第２の）開口部（および第１のアライメントマーク
形成用の第１の開口部）は、上記層を覆う姿態を有して
半導体基板上に設けられた絶縁膜に形成される。本第３
の実施の形態では、（第２の）開口部に自己整合的に半
導体基板の表面もしくは表面上に設けられたＥＢマーク
のなす段差が、ＥＢリソグラフィのアライメントに供せ
られる。
【００９６】半導体装置の製造工程の断面模式図である
図８を参照すると、本発明の第３の実施の形態の第１の
実施例による半導体装置は、以下のとおりに形成され
る。
【００９７】まず、上記第１，第２の実施の形態の上記
第１の実施例と同様に、半絶縁性ＧａＡｓ基板３０１の
表面上に、第１の層である（例えばアンドープで，例え
ば２００ｎｍ程度の膜厚の）ＧａＡｓ層３０２Ａ，第２
の層である（例えば５ｎｍ〜１０ｎｍ程度の膜厚でｎ型
の）ＡｌＧａＡｓ層３０３および第３の層である（例え
ば１００ｎｍ程度の膜厚でｎ型の）ＧａＡｓ層３０４か
らなる積層膜がエピタキシャル成長により形成される。
なお、ＧａＡｓ層３０４の膜厚としては、５０ｎｍ〜１
５０ｎｍの範囲であることが好ましい。次に、上記第
１，第２の実施の形態と相違して、絶縁膜として、例え
ばＣＶＤ法により全面にＳｉＯ2 膜３３２Ａが形成され
る。ＳｉＯ2 膜３３２Ａの膜厚としては、少なくとも１
０ｎｍ程度であることが好ましい。ＳｉＯ2 膜３３２Ａ
の代りに、Ｓｉ3 Ｎ4 膜のようにＣｌを含まないエッチ
ングガスで（化合物半導体に対して）選択的にエッチン
グ除去できる絶縁膜、あるいは、（後工程で形成され
る）リセスに対して損傷を与えることなくウェットエッ
チングが可能な絶縁膜を採用することも可能である。Ｓ
ｉＯ2 膜３３２Ａの表面上に、（第１の）フォトレジス
ト膜パターン３２８が形成される〔図８（ａ）〕。
【００９８】次に、例えばＣＦ4 ＋ＣＨＦ3 （のように
Ｃｌが含まれないガス）をエッチングガスとし，フォト
レジスト膜パターン３２８をマスクに用いたドライエッ
チングにより、ＳｉＯ2 膜３３２Ａが選択的にエッチン
グ除去される。これにより、ＳｉＯ2 膜３３２Ａには、
（第１のアライメントマーク形成用の第１の）開口部３
３７Ａおよび（ＥＢマーク形成用の第２の）開口部３３
９Ａが形成される。さらにフォトレジスト膜パターン３
２８をマスクにして、例えばＢＣｌ3 ＋ＳＦ6をエッチ
ングガスに用いて、ＧａＡｓ層３０４が選択的に異方性
エッチングされる。これにより、リセス３１０Ａが形成
される。リセス３１０Ａの開口幅は例えば０．７μｍ程
度であり、これの開口長（ゲート幅）は例えば１００μ
ｍ程度である。このエッチングではＡｌＧａＡｓ層３０
３もストッパ層として機能する。また、このエッチング
ガスを用いるならば、高平滑エッチングが可能になる
〔図８（ｂ）〕。
【００９９】なお、このエッチングに際して、開口部３
３７Ａ，３３９Ａに自己整合的にＧａＡｓ層３０４がエ
ッチングされる。この段階で、開口部３３９Ａに関連し
た凹型形状ではＥＢマークとして機能しない。一方、開
口部３３７Ａ自体，さらにはこの開口部３３７Ａに関連
した凹型形状は（段差が少なくとも１０ｎｍ程度さらに
はそれ以上あることから）フォトリソグラフィ用のアラ
イメントマークとして機能することになる。しかしなが
ら、この段階では（煩雑さを回避することを含めて）便
宜上これら開口部３３７Ａ自体，開口部３３７Ａに関連
した凹型形状を「アライメントマーク」とは称さないこ
とにする。
【０１００】次に、フォトレジスト膜パターン３２８が
除去された後、開口部３０７Ａに関連した凹型形状を利
用して、（第２の）フォトレジスト膜パターン３２９が
形成される。少なくともリセス３１０Ａはこのフォトレ
ジスト膜パターン３２９により覆われており、開口部３
３７Ａおよび開口部３３９Ａはフォトレジスト膜パター
ン３２９に覆われずに露出している。続いて、このフォ
トレジスト膜パターン３２９と開口部３３７Ａ，３３９
Ａとをマスクとし，例えばＣｌ2 ＋ＳｉＣｌ4をエッチ
ングガスとして、ＡｌＧａＡｓ層３０３，ＧａＡｓ層３
０２Ａ，半絶縁性ＧａＡｓ基板３０１の合計膜厚が少な
くとも３００ｎｍ程度になるまで、これらが順次異方性
エッチングされる。これにより、開口部３３７Ａ，３３
９Ａにそれぞれ自己整合的に、少なくとも４００ｎｍ程
度の深さを有した（フォトリソグラフィ用の第１の）ア
ライメントマーク３０７Ａ，（ＥＢリソグラフィ用の第
２のアライメントマークである）ＥＢマーク３０９Ａが
形成される〔図８（ｃ）〕。
【０１０１】フォトレジスト膜パターン３２９が除去さ
れた後、弗酸（ＨＦ）系のエッチング液を用いたウェッ
トエッチングにより、ＳｉＯ2 膜３３２Ａが選択的に除
去される〔図８（ｄ）〕。
【０１０２】次に、アライメントマーク３０７Ａを利用
して、（第３の）フォトレジスト膜パターン３２３ａが
形成される。例えばスパッタリングにより、オーミック
メタル３１１Ａが全面に形成される。オーミックメタル
３１１Ａは、例えばＮｉ層，ＡｕＧｅ層およびＡｕ層が
順次積層された膜からなるが、これに限定されるもので
はない〔図８（ｅ）〕。
【０１０３】続いて、フォトレジスト膜パターン３２３
ａがリフトオフされて、ＧａＡｓ層３０４の表面上には
（オーミックメタル３１１Ａからなる）ソース電極３１
２Ａａ並びにドレイン電極３１３Ａａが形成される〔図
８（ｆ）〕。
【０１０４】次に、ＥＢマーク３０９Ａを利用して、Ｅ
Ｂレジスト膜パターン３２５ａが形成される。例えばス
パッタリングにより、ゲートメタル３１４Ａが全面に形
成される。ゲートメタル３１４Ａは、例えばＴｉ層にＡ
ｌ層が積層された構造を有しているが、これに限定され
るものではない〔図８（ｇ）〕。
【０１０５】その後、ＥＢレジスト膜パターン３２５ａ
がリフトオフされて、リセス３１０Ａにはゲート電極３
１５Ａａが形成される。これにより、本第３の実施の形
態の本第１の実施例による半導体装置が完成する。ゲー
ト電極３１５Ａａの線幅（ゲート長）は０．１μｍ〜
０．２μｍの範囲であることが好ましく、例えば、０．
１８μｍ程度である。このゲート電極３１５Ａａはリセ
ス３１０Ａの中心からソース側に０．１μｍ程度近ずけ
た位置に設けられている〔図８（ｈ）〕。
【０１０６】本第３の実施の形態の本第１の実施例で
は、第１のフォトレジスト膜パターン３２８を用いた１
回のフォトリソグラフィにより、ＥＢマーク用の開口部
３３９Ａとリセス３１０Ａとが同時に形成されている。
さらに、ＥＢマーク３０９Ａが開口部３３９Ａに自己整
合的に形成することが可能なことから、リセス２１０Ａ
に対するゲート電極３１５Ａａのアライメント精度は、
１回のＥＢリソグラフィのアライメント精度（０．０５
μｍ程度）のみにより規定されることになる。すなわ
ち、本第３の実施の形態の本第１の実施例による半導体
装置の製造方法においても、上記第１，第２の実施の形
態の有した効果を有することになる。
【０１０７】本第３の実施の形態の本第１の実施例の技
術的思想は、上記（第１，第２および第３の層からな
る）積層膜の代りに、半導体基板の表面上に単層の化合
物半導体層が形成された場合と、半絶縁性化合物半導体
基板の表面（あるいは表面の所定領域）に例えばイオン
注入よる不純物導入によりｎ型の化合物半導体層が形成
された場合のにも適用できる。
【０１０８】半導体装置の製造工程の断面模式図である
図９を参照すると、本第３の実施の形態の上記第１の実
施例の応用例による半導体装置は、以下のとおりに形成
される。
【０１０９】まず、半絶縁性ＧａＡｓ基板３０１の表面
上に、例えば３００ｎｍ程度の膜厚のｎ型のＧａＡｓ層
３０２Ｂが形成される。次に、例えばＣＶＤ法により全
面にＳｉＯ2 膜３３２Ｂが形成される。ＳｉＯ2 膜３３
２Ｂの表面上に、（第１の）フォトレジスト膜パターン
３２８が形成される〔図９（ａ）〕。
【０１１０】次に、例えばＣＦ4 ＋ＣＨＦ3 をエッチン
グガスとし，フォトレジスト膜パターン３２８をマスク
に用いたドライエッチングにより、ＳｉＯ2 膜３３２Ｂ
が選択的にエッチング除去される。これにより、ＳｉＯ
2 膜３３２Ａには、開口部３３７Ｂおよび開口部３３９
Ｂが形成される。さらにフォトレジスト膜パターン３２
８をマスクにして、例えばＢＣｌ3 ＋ＳＦ6 をエッチン
グガスに用いて、ＧａＡｓ層３０２Ｂが例えば１００ｎ
ｍ程度の厚さだけ選択的に異方性エッチングされる。こ
れにより、リセス３１０Ｂが形成される。リセス３１０
Ｂの開口幅は例えば０．７μｍ程度であり、これの開口
長（ゲート幅）は例えば１００μｍ程度である〔図９
（ｂ）〕。
【０１１１】次に、フォトレジスト膜パターン３２８が
除去された後、開口部３３７Ｂに関連した凹型形状を利
用して、（第２の）フォトレジスト膜パターン３２９が
形成される。続いて、このフォトレジスト膜パターン３
２９と開口部３３７Ａ，３３９Ａとをマスクとし，例え
ばＣｌ2 ＋ＳｉＣｌ4 をエッチングガスとして、ＧａＡ
ｓ層３０２Ｂおよび半絶縁性ＧａＡｓ基板３０１の合計
膜厚が少なくとも３００ｎｍ程度になるまで、これらが
順次異方性エッチングされる。これにより、開口部３３
７Ｂ，３３９Ｂにそれぞれ自己整合的に、少なくとも４
００ｎｍ程度の深さを有した（フォトリソグラフィ用の
第１の）アライメントマーク３０７Ｂ，（ＥＢリソグラ
フィ用の第２のアライメントマークである）ＥＢマーク
３０９Ｂが形成される〔図９（ｃ）〕。
【０１１２】フォトレジスト膜パターン３２９が除去さ
れた後、弗酸（ＨＦ）系のエッチング液を用いたウェッ
トエッチングにより、ＳｉＯ2 膜３３２Ｂが選択的に除
去される〔図９（ｄ）〕。
【０１１３】なお、本応用例において、ｎ型の化合物半
導体層が半絶縁性化合物半導体基板の表面の所定領域に
形成されている場合、以下のようになる。絶縁膜は（ｎ
型の化合物半導体層の表面上のみに形成されるのではな
く）、ｎ型の化合物半導体層の上面を含めて，半絶縁性
化合物半導体基板の表面を覆う姿態を有して形成され
る。この場合、第１および第２の開口部は（ｎ型の化合
物半導体層の表面上にではなく）ｎ型の化合物半導体層
が形成されていない部分の半絶縁性化合物半導体基板の
表面上に形成されるのが好ましく、第１のアライメント
マークおよびＥＢマークは（ｎ型の化合物半導体層の表
面にではなく）ｎ型の化合物半導体層が形成されていな
い部分の半絶縁性化合物半導体基板の表面に形成される
のが好ましい。
【０１１４】次に、アライメントマーク３０７Ｂを利用
して、（第３の）フォトレジスト膜パターン３２３ａが
形成される。例えばスパッタリングにより、オーミック
メタル３１１Ｂが全面に形成される。オーミックメタル
３１１Ｂは、例えばＮｉ層，ＡｕＧｅ層およびＡｕ層が
順次積層された膜からなるが、これに限定されるもので
はない〔図９（ｅ）〕。
【０１１５】続いて、フォトレジスト膜パターン３２３
ａがリフトオフされて、ＧａＡｓ層３０２Ｂの表面上に
は（オーミックメタル３１１Ｂからなる）ソース電極３
１２Ｂａ並びにドレイン電極３１３Ｂａが形成される
〔図９（ｆ）〕。
【０１１６】次に、ＥＢマーク３０９Ｂを利用して、Ｅ
Ｂレジスト膜パターン３２５ａが形成される。例えばス
パッタリングにより、ゲートメタル３１４Ｂが全面に形
成される。ゲートメタル３１４Ｂは、例えばＴｉ層にＡ
ｌ層が積層された構造を有しているが、これに限定され
るものではない〔図９（ｇ）〕。
【０１１７】その後、ＥＢレジスト膜パターン３２５ａ
がリフトオフされて、リセス３１０Ｂにはゲート電極３
１５Ｂａが形成される。これにより、本第３の実施の形
態の上記第１の実施例の応用例による半導体装置が完成
する。ゲート電極３１５Ｂａの線幅（ゲート長）は０．
１μｍ〜０．２μｍの範囲であることが好ましく、例え
ば、０．１８μｍ程度である。このゲート電極３１５Ｂ
ａはリセス３１０Ｂの中心からソース側に０．１μｍ程
度近ずけた位置に設けられている〔図９（ｈ）〕。
【０１１８】本第３の実施の形態の上記第１の実施例の
応用例も、本第３の実施の形態の上記第１の実施例の有
した効果を有している。
【０１１９】半導体装置の製造工程の断面模式図である
図１０を参照すると、本発明の第３の実施の形態の第２
の実施例による半導体装置は、以下のとおりに形成され
る。
【０１２０】まず、本第３の実施の形態の上記第１の実
施例と同様に、半絶縁性ＧａＡｓ基板３０１の表面上
に、第１の層である（例えばアンドープで，例えば２０
０ｎｍ程度の膜厚の）ＧａＡｓ層３０２Ａ，第２の層で
ある（例えば５ｎｍ〜１０ｎｍ程度の膜厚でｎ型の）Ａ
ｌＧａＡｓ層３０３および第３の層である（例えば１０
０ｎｍ程度の膜厚でｎ型の）ＧａＡｓ層３０４からなる
積層膜がエピタキシャル成長により形成される。なお、
ＧａＡｓ層３０４の膜厚としては、５０ｎｍ〜１５０ｎ
ｍの範囲であることが好ましい。次に、絶縁膜として、
例えばＣＶＤ法により全面にＳｉＯ2 膜（図示せず）が
形成される。ＳｉＯ2 膜の表面上に、第１のフォトレジ
スト膜パターン（図示せず）が形成される。次に、例え
ばＣＦ4 ＋ＣＨＦ3 （のようにＣｌが含まれないガス）
をエッチングガスとし，第１のフォトレジスト膜パター
ンをマスクに用いたドライエッチングにより、上記Ｓｉ
Ｏ2膜が選択的にエッチング除去される。これにより、
ＳｉＯ2 膜には、第１のアライメントマーク形成用の第
１の開口部（図に明示せず）およびＥＢマーク形成用の
第２の開口部（図に明示せず）が形成される。さらに第
１のフォトレジスト膜パターンをマスクにして、例えば
ＢＣｌ3 ＋ＳＦ6 をエッチングガスに用いて、ＧａＡｓ
層３０４が選択的に異方性エッチングされる。これによ
り、リセス３１０Ａが形成される。リセス３１０Ａの開
口幅は例えば０．７μｍ程度であり、これの開口長（ゲ
ート幅）は例えば１００μｍ程度である。
【０１２１】次に、上記第１のフォトレジスト膜パター
ンが除去された後、上記第１の開口部３０７Ａに関連し
た凹型形状を利用して、第２のフォトレジスト膜パター
ン（図示せず）が形成される。続いて、この第２のフォ
トレジスト膜パターンと上記第１，第２の開口部とをマ
スクとし，例えばＣｌ2 ＋ＳｉＣｌ4 をエッチングガス
として、ＡｌＧａＡｓ層３０３，ＧａＡｓ層３０２Ａ，
半絶縁性ＧａＡｓ基板３０１の合計膜厚が少なくとも３
００ｎｍ程度になるまで、これらが順次異方性エッチン
グされる。これにより、第１，第２の開口部にそれぞれ
自己整合的に、少なくとも４００ｎｍ程度の深さを有し
た（フォトリソグラフィ用の第１の）アライメントマー
ク３０７Ａ，（ＥＢリソグラフィ用の第２のアライメン
トマークである）ＥＢマーク３０９Ａが形成される。第
２のフォトレジスト膜パターンが除去された後、弗酸
（ＨＦ）系のエッチング液を用いたウェットエッチング
により、ＳｉＯ2 膜３３２Ａが選択的に除去される〔図
１０（ａ）〕。
【０１２２】本実施例における半導体基板および上記積
層膜の構成に関する制約は、本第３の実施の形態の上記
第１の実施例における半導体基板および積層膜の構成に
関する制約と同じである。また、本実施例における（第
１の）アライメントマークに関する定義も本第３の実施
の形態の上記第１の実施例と同じである。
【０１２３】次に、ＥＢマーク３０９Ａを利用して、Ｅ
Ｂレジスト膜パターン３２５ｂが形成される。例えばス
パッタリングにより、ゲートメタル３１４Ａが全面に形
成される。ゲートメタル３１４Ａは、例えばＴｉ層にＡ
ｌ層が積層された構造を有しているが、これに限定され
るものではない〔図１０（ｂ）〕。
【０１２４】その後、ＥＢレジスト膜パターン３２５ｂ
がリフトオフされて、リセス３１０Ａにはゲート電極３
１５Ａｂが形成される。ゲート電極３１５Ａｂの線幅
（ゲート長）は０．１μｍ〜０．２μｍの範囲であるこ
とが好ましく、例えば、０．１８μｍ程度である。この
ゲート電極３１５Ａｂはリセス３１０Ａの中心からソー
ス側に０．１μｍ程度近ずけた位置に設けられている
〔図１０（ｃ）〕。
【０１２５】次に、アライメントマーク３０７Ａを利用
して、（第３の）フォトレジスト膜パターン３２３ｂが
形成される。例えばスパッタリングにより、オーミック
メタル３１１Ａが全面に形成される。オーミックメタル
３１１Ａは、例えばＮｉ層，ＡｕＧｅ層およびＡｕ層が
順次積層された膜からなるが、これに限定されるもので
はない〔図１０（ｄ）〕。
【０１２６】続いて、フォトレジスト膜パターン３２３
ｂがリフトオフされて、ＧａＡｓ層３０４の表面上には
（オーミックメタル３１１Ａからなる）ソース電極３１
２Ａｂ並びにドレイン電極３１３Ａｂが形成される。こ
れにより、本第３の実施の形態の本第２の実施例による
半導体装置が完成する。〔図１０（ｅ）〕。
【０１２７】本第３の実施の形態の本第２の実施例によ
る半導体装置の製造方法においても、上記第１，第２の
実施の形態の有した効果を有することになる。
【０１２８】本第３の実施の形態の本第２の実施例の技
術的思想も、上記（第１，第２および第３の層からな
る）積層膜の代りに、半導体基板の表面上に単層の化合
物半導体層が形成された場合と、半絶縁性化合物半導体
基板の表面（あるいは表面の所定領域）に例えばイオン
注入よる不純物導入によりｎ型の化合物半導体層が形成
された場合のにも適用できる。
【０１２９】半導体装置の製造工程の断面模式図である
図１１を参照すると、本第３の実施の形態の上記第１の
実施例の応用例による半導体装置は、以下のとおりに形
成される。
【０１３０】まず、半絶縁性ＧａＡｓ基板３０１の表面
上に、例えば３００ｎｍ程度の膜厚のｎ型のＧａＡｓ層
３０２Ｂが形成される。次に、例えばＣＶＤ法により全
面に絶縁膜としてＳｉＯ2 膜（図示せず）が形成され
る。このＳｉＯ2 膜の表面上に、第１のフォトレジスト
膜パターン（図示せず）が形成される。次に、例えばＣ
Ｆ4 ＋ＣＨＦ3 をエッチングガスとし，上記第１のフォ
トレジスト膜パターンをマスクに用いたドライエッチン
グにより、上記ＳｉＯ2 膜が選択的にエッチング除去さ
れる。これにより、ＳｉＯ2 膜には、（フォトリソグラ
フィ用の第２のアライメントマークを形成するための）
第１の開口部（図に明示せず）および（ＥＢリソグラフ
ィ用の第２のアライメントマークを形成するための）第
２の開口部（図に明示せず）が形成される。さらに第１
のフォトレジスト膜パターンをマスクにして、例えばＢ
Ｃｌ3 ＋ＳＦ6 をエッチングガスに用いて、ＧａＡｓ層
３０２Ｂが例えば１００ｎｍ程度の厚さだけ選択的に異
方性エッチングされる。これにより、リセス３１０Ｂが
形成される。リセス３１０Ｂの開口幅は例えば０．７μ
ｍ程度であり、これの開口長（ゲート幅）は例えば１０
０μｍ程度である。
【０１３１】次に、上記第１のフォトレジスト膜パター
ンが除去された後、上記第１の開口部に関連した凹型形
状を利用して、第２のフォトレジスト膜パターン（図示
せず）が形成される。続いて、この第２のフォトレジス
ト膜パターンと上記第１，第２の開口部とをマスクと
し，例えばＣｌ2 ＋ＳｉＣｌ4 をエッチングガスとし
て、ＧａＡｓ層３０２Ｂおよび半絶縁性ＧａＡｓ基板３
０１の合計膜厚が少なくとも３００ｎｍ程度になるま
で、これらが順次異方性エッチングされる。これによ
り、第１，第２の開口部にそれぞれ自己整合的に、少な
くとも４００ｎｍ程度の深さを有した（フォトリソグラ
フィ用の第１の）アライメントマーク３０７Ｂ，（ＥＢ
リソグラフィ用の第２のアライメントマークである）Ｅ
Ｂマーク３０９Ｂが形成される。上記第２のフォトレジ
スト膜パターンが除去された後、弗酸（ＨＦ）系のエッ
チング液を用いたウェットエッチングにより、上記Ｓｉ
Ｏ2 膜が選択的に除去される〔図１１（ａ）〕。
【０１３２】なお、本応用例においても、ｎ型の化合物
半導体層が半絶縁性化合物半導体基板の表面の所定領域
に形成されている場合、以下のようになる。絶縁膜は
（ｎ型の化合物半導体層の表面上のみに形成されるので
はなく）、ｎ型の化合物半導体層の上面を含めて，半絶
縁性化合物半導体基板の表面を覆う姿態を有して形成さ
れる。この場合、第１および第２の開口部は（ｎ型の化
合物半導体層の表面上にではなく）ｎ型の化合物半導体
層が形成されていない部分の半絶縁性化合物半導体基板
の表面上に形成されるのが好ましく、第１のアライメン
トマークおよびＥＢマークは（ｎ型の化合物半導体層の
表面にではなく）ｎ型の化合物半導体層が形成されてい
ない部分の半絶縁性化合物半導体基板の表面に形成され
るのが好ましい。
【０１３３】次に、ＥＢマーク３０９Ｂを利用して、Ｅ
Ｂレジスト膜パターン３２５ｂが形成される。例えばス
パッタリングにより、ゲートメタル３１４Ｂが全面に形
成される。ゲートメタル３１４Ｂは、例えばＴｉ層にＡ
ｌ層が積層された構造を有しているが、これに限定され
るものではない〔図１１（ｂ）〕。
【０１３４】その後、ＥＢレジスト膜パターン３２５ｂ
がリフトオフされて、リセス３１０Ｂにはゲート電極３
１５Ｂｂが形成される。ゲート電極３１５Ｂｂの線幅
（ゲート長）は０．１μｍ〜０．２μｍの範囲であるこ
とが好ましく、例えば、０．１８μｍ程度である。この
ゲート電極３１５Ｂｂはリセス３１０Ｂの中心からソー
ス側に０．１μｍ程度近ずけた位置に設けられている
〔図１１（ｃ）〕。
【０１３５】次に、アライメントマーク３０７Ｂを利用
して、（第３の）フォトレジスト膜パターン３２３ｂが
形成される。例えばスパッタリングにより、オーミック
メタル３１１Ｂが全面に形成される。オーミックメタル
３１１Ｂは、例えばＮｉ層，ＡｕＧｅ層およびＡｕ層が
順次積層された膜からなるが、これに限定されるもので
はない〔図１１（ｄ）〕。
【０１３６】続いて、フォトレジスト膜パターン３２３
ｂがリフトオフされて、ＧａＡｓ層３０２Ｂの表面上に
は（オーミックメタル３１１Ｂからなる）ソース電極３
１２Ｂｂ並びにドレイン電極３１３Ｂｂが形成される。
これにより、本第３の実施の形態の上記第２の実施例の
応用例による半導体装置が完成する〔図１１（ｅ）〕。
【０１３７】本第３の実施の形態の上記第２の実施例の
応用例も、本第３の実施の形態の上記第２の実施例の有
した効果を有している。
【０１３８】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法によれば、１回のフォトリソグラフィによ
り、ＥＢマークおよびリセス、ＥＢマークおよびリセル
形成用の開口部、あるいはＥＢマーク形成用の開口部お
よびリセスが同時に形成されるため、リセスとゲート電
極とのアライメント精度は１回のＥＢリソグラフィのア
ライメント精度に等しくなる。その結果、高速動作特性
に優れた化合物半導体装置が容易に製造されることにな
る。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の第１の実施例の製
造工程の断面模式図である。
【図２】上記第１の実施の形態の第２の実施例の製造工
程の断面模式図である。
【図３】上記第１の実施の形態の第３の実施例の製造工
程の断面模式図である。
【図４】本発明の第２の実施と形態の第１の実施例の製
造工程の断面模式図である。
【図５】上記第２の実施の形態の上記第１の実施例の応
用例の製造工程の断面模式図である。
【図６】上記第２の実施の形態の第２の実施例の製造工
程の断面模式図である。
【図７】上記第２の実施の形態の上記第２の実施例の応
用例の製造工程の断面模式図である。
【図８】本発明の第３の実施と形態の第１の実施例の製
造工程の断面模式図である。
【図９】上記第３の実施の形態の上記第１の実施例の応
用例の製造工程の断面模式図である。
【図１０】上記第３の実施の形態の第２の実施例の製造
工程の断面模式図である。
【図１１】上記第３の実施の形態の上記第２の実施例の
応用例の製造工程の断面模式図である。
【図１２】従来の半導体装置の製造方法の一例を説明す
るための製造工程の断面模式図である。
【符号の説明】
１０１，２０１，３０１，４０１ 半絶縁性ＧａＡｓ
基板 １０２，１０４，１０６，１０６Ａ，１０６Ｂ，２０２
Ａ，２０２Ｂ，２０４，３０２Ａ，３０２Ｂ，３０４，
４０２，４０４ ＧａＡｓ層 １０３，１０５，１０５Ａ，１０５Ｂ，２０３，３０
３，４０３，４０４ＡｌＧａＡｓ層 １０７，２０７Ａ，２０７Ｂ，３０７Ａ，３０７Ｂ，４
０７ アライメントマーク １０８ アライメントマーク形成予定領域 １０９ａ，１０９ｂ，１０９ｃ，２０９Ａ，２０９Ｂ，
３０９Ａ，３０９Ｂ，４０９ ＥＢマーク １１０ａ，１１０ｂ，１１０ｃ，２１０Ａ，２１０Ｂ，
３１０Ａ，３１０Ｂ，４１０ リセス １１１，２１１Ａ，２１１Ｂ，３１１Ａ，３１１Ｂ，４
１１ オーミックメタル １１２ａ，１１２ｂ，１１２ｃ，２１２Ａａ，２１２Ａ
ｂ，２１２Ｂａ，２１２Ｂｂ，３１２Ａａ，３１２Ａ
ｂ，３１２Ｂａ，３１２Ｂｂ，４１２ ソース電極 １１３ａ，１１３ｂ，１１３ｃ，２１３Ａａ，２１３Ａ
ｂ，２１３Ｂａ，２１３Ｂｂ，３１３Ａａ，３１３Ａ
ｂ，３１３Ｂａ，３１３Ｂｂ，４１３ ドレイン電極 １１４，２１４Ａ，２１４Ｂ，３１４Ａ，３１４Ｂ
ゲートメタル １１５ａ，１１５ｂ，１１５ｃ，２１５Ａａ，２１５Ａ
ｂ，２１５Ｂａ，２１５Ｂｂ，３１５Ａａ，３１５Ａ
ｂ，３１５Ｂａ，３１５Ｂｂ，４１５ ゲート電極 １２１，１２２ａ，１２２ｂ，１２２ｃ，１２３ａ，１
２３ｂ，１２３ｃ，２２３ａ，２２３ｂ，２２６，２２
７，３２３ａ，３２３ｂ，３２８，３２９，４２１，４
２２，４２３，４２４ フォトレジスト膜パターン １２５ａ，１２５ｂ，１２５ｃ，２２５ａ，２２５ｂ，
３２５ａ，３２５ｂ，４２５ ＥＢレジスト膜パター
ン ２３１Ａ，２３１Ｂ ＷＳｉ膜 ２４０Ａ，２４０Ｂ，３３７Ａ，３３７Ｂ，３３９Ａ，
３３９Ｂ 開口部 ３３２Ａ，３３２Ｂ ＳｉＯ2 膜 ４３３ 導電体膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/027 G03F 9/00 H01L 21/338 H01L 29/812

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板の表面上に第ＩＩＩ族および
    第Ｖ族のうちの少なくとも一方を含んでなる第１の層、
    少なくとも第ＩＩＩ族を含んでなる第２の層および第１
    の化合物半導体からなる第３の層から構成された第１の
    積層膜を形成し、該第３の層の表面上にストッパ層から
    なる第４の層と，該第１の化合物半導体と同一構成成分
    からなる所要膜厚を有した第２の化合物半導体からなる
    第５の層とから構成された第２の積層膜を形成する工程
    と、 第１のフォトレジスト膜パターンをマスクにして前記第
    ５の層および第４の層を順次異方性エッチングして、前
    記第１の積層膜の表面上に前記第２の積層膜からなる第
    １のリソグラフィ用の第１のアライメントマークと第２
    のリソグラフィ用の第２のアライメントマークを形成す
    るアライメントマーク形成予定領域とを形成する工程
    と、 少なくとも前記第１のアライメントマークを覆う別のフ
    ォトレジスト膜パターンをマスクにして前記第３，第５
    の層を選択的に異方性エッチングして、前記アライメン
    トマーク形成予定領域に第２のアライメントマークを形
    成し、前記第１の積層膜の表面にリセスを形成する工程
    とを含むことを特徴とする半導体装置の製造方法。
  2. 【請求項２】 前記第１のフォトレジスト膜パターンを
    除去した後、少なくとも前記第１のアライメントマーク
    を覆う第２のフォトレジスト膜パターンをマスクにして
    前記第３，第５の層を選択的に異方性エッチングして、
    前記アライメントマーク形成予定領域に前記第２のアラ
    イメントマークを形成すると同時に前記第１の積層膜の
    表に前記リセスを形成する工程と、 前記第２のフォトレジスト膜パターンを除去した後、第
    ３のフオトレジスタ膜パターンをマスクにして、全面に
    オーミックメタルを形成し、該第３のフォトレジスト膜
    パターンをリフトオフして該オーミックメタルからなる
    ソース用およびドレイン用のオーミック電極を前記第１
    の積層膜の表面上に形成する工程と、 ＥＢレジスト膜パターンをマスクにして、全面にゲート
    メタルを形成し、該ＥＢレジスト膜パターンをリフトオ
    フして該ゲートメタルからなるゲート電極を前記リセス
    に形成する工程とを有する請求項１記載の半導体装置の
    製造方法。
  3. 【請求項３】 前記第１のフォトレジスト膜パターンを
    除去した後、少なくとも前記第１のアライメントマーク
    を覆う第２のフオトレジスタ膜パターンをマスクにし
    て、全面にオーミックメタルを形成し、該第３のフォト
    レジスト膜パターンをリフトオフして該オーミックメタ
    ルからなるソース用およびドレイン用のオーミック電極
    を前記第１の積層膜の表面上に形成する工程と、 少なくとも前記第１のアライメントマークを覆う第３の
    フォトレジスト膜パターンをマスクにして前記第３，第
    ５の層を選択的に異方性エッチングして、前記アライメ
    ントマーク形成予定領域に前記第２のアライメントマー
    クを形成すると同時に前記第１の積層膜の表面に前記リ
    セスを形成する工程と、 前記第３のフォトレジスト膜パターンを除去した後、Ｅ
    Ｂレジスト膜パターンをマスクにして、全面にゲートメ
    タルを形成し、該ＥＢレジスト膜パターンをリフトオフ
    して該ゲートメタルからなるゲート電極を前記リセスに
    形成する工程とを有する請求項１記載の半導体装置の製
    造方法。
  4. 【請求項４】 半導体基板の表面もしくは表面上に、少
    なくとも上面が化合物半導体から構成された層を形成
    し、全面に導電体膜を形成する工程と、 第１のフォトレジスト膜パターンをマスクにして前記導
    電体膜を異方性エッチングして、前記半導体基板の表面
    上に該導電体膜からなる第１のリソグラフィ用の第１の
    アライメントマークおよび第２のリソグラフィ用の第２
    のアライメントマークを形成し、同時に、前記層の表面
    上の該導電体膜にリセス用の開口部を形成する工程と、 少なくとも前記第１，第２のアライメントマークを覆う
    第２のフォトレジスト膜パターンと前記開口部とをマス
    クにして前記層を所要の深さだけエッチングして、該層
    の表面にリセスを形成する工程とを含むことを特徴とす
    る半導体装置の製造方法。
  5. 【請求項５】 前記第１のフォトレジスト膜パターンを
    除去した後、前記第２のフォトレジスト膜パターンと前
    記開口部とをマスクにしたエッチングにより前記リセス
    を形成し、さらに、該第２のフォトレジスト膜パターン
    をマスクにして前記導電体膜をエッチング除去する工程
    と、 前記第２のフォトレジスト膜パターンを除去した後、第
    ３のフオトレジスタ膜パターンをマスクにして、全面に
    オーミックメタルを形成し、該第３のフォトレジスト膜
    パターンをリフトオフして該オーミックメタルからなる
    ソース用およびドレイン用のオーミック電極を前記層の
    表面上に形成する工程と、 ＥＢレジスト膜パターンをマスクにして、全面にゲート
    メタルを形成し、該ＥＢレジスト膜パターンをリフトオ
    フして該ゲートメタルからなるゲート電極を前記リセス
    に形成する工程とを有する請求項４記載の半導体装置の
    製造方法。
  6. 【請求項６】 前記半導体基板が半絶縁性ＧａＡｓ基板
    からなり、前記層が第ＩＩＩ族および第Ｖ族のうちの少
    なくとも一方を含んでなる第１の層，少なくとも第ＩＩ
    Ｉ族を含んでなる第２の層および前記化合物半導体から
    構成された第３の層からなる積層膜であることを特徴と
    する請求項４あるいは請求項５記載の半導体装置の製造
    方法。
  7. 【請求項７】 前記積層膜を構成する前記第１の層が第
    １の化合物半導体層からなり、前記第２の層が第２の化
    合物半導体層であるＡｌＧａＡｓ層からなり、前記第３
    の層が前記リセスの所要の深さに対応した膜厚を有した
    ＧａＡｓ層からなる請求項６記載の半導体装置の製造方
    法。
  8. 【請求項８】 半導体基板の表面もしくは表面上に、少
    なくとも上面が化合物半導体から構成された層を形成
    し、全面に絶縁膜を形成する工程と、 第１のフォトレジスト膜パターンをマスクにして前記絶
    縁膜を選択的に異方性エッチングし，さらに，前記半導
    体基板の表面もしくは表面上と前記層が第１の所定の深
    さになるまで該層とをそれぞれ異方性エッチングして、
    該絶縁膜を貫通する第１のリソグラフィ用の第１のアラ
    イメントマーク形成用の第１の開口部並びに第２のリソ
    グラフィ用の第２のアライメントマーク形成用の第２の
    開口部を該半導体基板の表面もしくは表面上に形成し，
    同時に，該層の表面にリセスを形成する工程と、 少なくとも前記リセスを覆う第２のフォトレジスト膜パ
    ターンと前記第１，第２の開口部とをマスクにして第２
    の所要の深さになるまで前記半導体基板の表面もしくは
    表面上をさらに選択的に異方性エッチングして、該半導
    体基板の表面もしくは表面上に第１のアライメントマー
    クおよび第２のアライメントマークを形成する工程とを
    含むことを特徴とする半導体装置の製造方法。
  9. 【請求項９】 前記第１のフォトレジスト膜パターンを
    除去した後、前記第２のフォトレジスト膜パターンと前
    記第１，第２の開口部とをマスクにした異方性エッチン
    グにより前記第１のアライメントマークおよび第２のア
    ライメントマークを形成する工程と、 前記第２のフォトレジスト膜パターンを除去した後、前
    記絶縁膜を選択的にエッチング除去する工程と、 第３のフオトレジスタ膜パターンをマスクにして、全面
    にオーミックメタルを形成し、該第３のフォトレジスト
    膜パターンをリフトオフして該オーミックメタルからな
    るソース用およびドレイン用のオーミック電極を前記層
    の表面上に形成する工程と、 ＥＢレジスト膜パターンをマスクにして、全面にゲート
    メタルを形成し、該ＥＢレジスト膜パターンをリフトオ
    フして該ゲートメタルからなるゲート電極を前記リセス
    に形成する工程とを有する請求項８記載の半導体装置の
    製造方法。
  10. 【請求項１０】 前記半導体基板が半絶縁性ＧａＡｓ基
    板からなり、前記層が第ＩＩＩ族および第Ｖ族のうちの
    少なくとも一方を含んでなる第１の層，少なくとも第Ｉ
    ＩＩ族を含んでなる第２の層および前記化合物半導体か
    ら構成された第３の層からなる積層膜である請求項８あ
    るいは請求項９記載の半導体装置の製造方法。
  11. 【請求項１１】 前記層が前記積層膜からなり、前記第
    １の層が第１の化合物半導体層からなり、前記第２の層
    が第２の化合物半導体層であるＡｌＧａＡｓ層からな
    り、前記第３の層が前記リセスの所要の深さに対応した
    膜厚を有するＧａＡｓ層からなる請求項１０記載の半導
    体装置の製造方法。
JP15827299A 1999-06-04 1999-06-04 半導体装置の製造方法 Expired - Fee Related JP3379478B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP15827299A JP3379478B2 (ja) 1999-06-04 1999-06-04 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP15827299A JP3379478B2 (ja) 1999-06-04 1999-06-04 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2000349013A JP2000349013A (ja) 2000-12-15
JP3379478B2 true JP3379478B2 (ja) 2003-02-24

Family

ID=15667991

Family Applications (1)

Application Number Title Priority Date Filing Date
JP15827299A Expired - Fee Related JP3379478B2 (ja) 1999-06-04 1999-06-04 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP3379478B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101852985B (zh) * 2009-03-30 2013-01-09 鸿富锦精密工业（深圳）有限公司 一种基板对位标记的制作方法
CN108630660A (zh) * 2017-03-22 2018-10-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4533931B2 (ja) * 2005-06-03 2010-09-01 株式会社アドバンテスト パターニング方法
JP2007248943A (ja) * 2006-03-17 2007-09-27 Hoya Corp パターン形成方法及びグレートーンマスクの製造方法
US7696057B2 (en) * 2007-01-02 2010-04-13 International Business Machines Corporation Method for co-alignment of mixed optical and electron beam lithographic fabrication levels

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101852985B (zh) * 2009-03-30 2013-01-09 鸿富锦精密工业（深圳）有限公司 一种基板对位标记的制作方法
CN108630660A (zh) * 2017-03-22 2018-10-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Also Published As

Publication number Publication date
JP2000349013A (ja) 2000-12-15

Similar Documents

Publication Publication Date Title
US5288654A (en) Method of making a mushroom-shaped gate electrode of semiconductor device
US20100003802A1 (en) Method for fabricating fin transistor
JP2002217170A (ja) 微細パターンの形成方法、半導体装置の製造方法および半導体装置
US20080124852A1 (en) Method of forming T- or gamma-shaped electrode
US5500382A (en) Self-aligned contact process
US6121123A (en) Gate pattern formation using a BARC as a hardmask
JPH06268055A (ja) 凹部酸化絶縁を形成する方法
US6153499A (en) Method of manufacturing semiconductor device
JP3379478B2 (ja) 半導体装置の製造方法
KR20050077729A (ko) 반도체 장치의 제조방법
JP4584379B2 (ja) 半導体装置の製造方法
JPH0661266A (ja) 半導体装置とその製造方法
US5869365A (en) Method of forming T electrode in field effect transistor
KR100214534B1 (ko) 반도체소자의 소자격리구조 형성방법
JP3004821B2 (ja) 電極の形成方法
JPH06260509A (ja) 半導体装置の製造方法
JPH05114575A (ja) 半導体装置の製造方法
JP3035994B2 (ja) 半導体装置の製造方法
JP2798041B2 (ja) 半導体装置の製造方法
KR100358046B1 (ko) 플래시 메모리 소자의 제조방법
US5792671A (en) Method of manufacturing semiconductor device
JPH05299440A (ja) 半導体装置の製造方法
JP2904094B2 (ja) 半導体装置の製造方法
KR20230163051A (ko) 반도체 소자의 제조 방법
JP2737256B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20021112

LAPS Cancellation because of no payment of annual fees