JPS6312381B2 - - Google Patents
Info
- Publication number
- JPS6312381B2 JPS6312381B2 JP10065181A JP10065181A JPS6312381B2 JP S6312381 B2 JPS6312381 B2 JP S6312381B2 JP 10065181 A JP10065181 A JP 10065181A JP 10065181 A JP10065181 A JP 10065181A JP S6312381 B2 JPS6312381 B2 JP S6312381B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- etching
- insulating
- oxide film
- resist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000005530 etching Methods 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 15
- 239000004065 semiconductor Substances 0.000 claims description 9
- 239000012535 impurity Substances 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 15
- 229910052814 silicon oxide Inorganic materials 0.000 description 15
- 239000000758 substrate Substances 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 12
- 239000010703 silicon Substances 0.000 description 12
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Local Oxidation Of Silicon (AREA)
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法、特に素子分
離法に関するものである。従来シリコン窒化膜を
マスクとしてシリコン基板を熱酸化し、シリコン
基板内にシリコン酸化膜を埋設形成し、素子分離
を行なう方法が知られている。ところが、半導体
素子、特にLSIにおいては、微細化と高密度化が
進むに従がい、次第に限界点が明らかとなつてき
ている。まず第１にはシリコン基板酸化時にシリ
コン窒化膜下のシリコン基板中にも酸素分子が到
達し酸化膜をシリコン窒化膜下に形成してしまう
ことで、この領域が素子領域、絶縁領域間の不要
領域となり素子の高密度化と微細化の上で大きな
障害となる。また、酸化膜がシリコン基板中に強
制的に形成されることからシリコン基板中に欠陥
を多く誘起しやすく素子の特性に重大な支障をも
たらすことが分つてきた。
離法に関するものである。従来シリコン窒化膜を
マスクとしてシリコン基板を熱酸化し、シリコン
基板内にシリコン酸化膜を埋設形成し、素子分離
を行なう方法が知られている。ところが、半導体
素子、特にLSIにおいては、微細化と高密度化が
進むに従がい、次第に限界点が明らかとなつてき
ている。まず第１にはシリコン基板酸化時にシリ
コン窒化膜下のシリコン基板中にも酸素分子が到
達し酸化膜をシリコン窒化膜下に形成してしまう
ことで、この領域が素子領域、絶縁領域間の不要
領域となり素子の高密度化と微細化の上で大きな
障害となる。また、酸化膜がシリコン基板中に強
制的に形成されることからシリコン基板中に欠陥
を多く誘起しやすく素子の特性に重大な支障をも
たらすことが分つてきた。
本発明は、これらの点に鑑み、なされたもので
素子領域と絶縁領域間に不必要な領域を形成しな
い方法とまた欠陥を誘起しない方法を得るもので
ある。
素子領域と絶縁領域間に不必要な領域を形成しな
い方法とまた欠陥を誘起しない方法を得るもので
ある。
以下、本発明の一実施例を第１図〜第６図を用
いながら説明する。
いながら説明する。
第１図に示す如く、半導体基板、例えばシリコ
ン基板１上に絶縁層、例えばシリコン酸化膜２を
厚さ、例えば1μｍで形成する。この酸化膜の形
成法としては熱酸化以外にも、酸化シリコンのデ
ポジシヨン、もしくは、ポリシリコンデポジシヨ
ンの後の酸化を用いてもよい。又、絶縁層として
他の絶絶膜例えばTa2O5、Al2O3も勿論用いられ
る。しかる後に既知のフオトリソグラフイー技術
を用いてあらかじめフイールド酸化膜を残すべき
部分にマスクとしてフオトレジスト層３を形成す
る。
ン基板１上に絶縁層、例えばシリコン酸化膜２を
厚さ、例えば1μｍで形成する。この酸化膜の形
成法としては熱酸化以外にも、酸化シリコンのデ
ポジシヨン、もしくは、ポリシリコンデポジシヨ
ンの後の酸化を用いてもよい。又、絶縁層として
他の絶絶膜例えばTa2O5、Al2O3も勿論用いられ
る。しかる後に既知のフオトリソグラフイー技術
を用いてあらかじめフイールド酸化膜を残すべき
部分にマスクとしてフオトレジスト層３を形成す
る。
第２図は、第１図のフオトレジスト層３をマス
クとして異方性のエツチング法（例えば、イオン
性のプラズマエツチング法）を用いてシリコン酸
化膜２を第２図のシリコン酸化膜４の如く例えば
厚さ約2000Å残すようにエツチングした後、レジ
ストマスク３をハクリした時点での断面図であ
る。この工程での特長はシリコン酸化膜５が図の
ように矩形状になりエツヂがきりたつていること
であり、レジスト層３の横方向の寸法が残ること
である。ただし、シリコン酸化膜４の膜厚につい
ては特に規定はなく、シリコン基板１の表面が露
出してもよい。さらにシリコン酸化膜２のエツチ
ング法は異方性エツチングにかぎらず、等方性の
エツチングでも可能である。
クとして異方性のエツチング法（例えば、イオン
性のプラズマエツチング法）を用いてシリコン酸
化膜２を第２図のシリコン酸化膜４の如く例えば
厚さ約2000Å残すようにエツチングした後、レジ
ストマスク３をハクリした時点での断面図であ
る。この工程での特長はシリコン酸化膜５が図の
ように矩形状になりエツヂがきりたつていること
であり、レジスト層３の横方向の寸法が残ること
である。ただし、シリコン酸化膜４の膜厚につい
ては特に規定はなく、シリコン基板１の表面が露
出してもよい。さらにシリコン酸化膜２のエツチ
ング法は異方性エツチングにかぎらず、等方性の
エツチングでも可能である。
第３図は、レジスト６を表面全体に塗布した時
点での断面図である。フオトレジスト６の粘性、
膜厚については、次の特徴を必要とする。すなわ
ち、塗布後にレジスト６の表面が下地の凸凹形状
を反映せずに第３図の如くに平坦化されるように
適当な粘性とレジスト厚を持つていることであ
る。
点での断面図である。フオトレジスト６の粘性、
膜厚については、次の特徴を必要とする。すなわ
ち、塗布後にレジスト６の表面が下地の凸凹形状
を反映せずに第３図の如くに平坦化されるように
適当な粘性とレジスト厚を持つていることであ
る。
第４図は、引き続き、レジストに対するエツチ
ングを行なつた後の断面図である。エツチング条
件としてはレジストに対するエツチング速度の制
御性のよいエツチング法（たとえばプラズマエツ
チング法）を必要とする。またこの工程で必要な
ことは、最も望しい状態として、レジストのエツ
チングのエンドポイントが酸化膜５とレジスト７
が同じ程度の高さとなること、酸化膜５が完全に
露出していることである。
ングを行なつた後の断面図である。エツチング条
件としてはレジストに対するエツチング速度の制
御性のよいエツチング法（たとえばプラズマエツ
チング法）を必要とする。またこの工程で必要な
ことは、最も望しい状態として、レジストのエツ
チングのエンドポイントが酸化膜５とレジスト７
が同じ程度の高さとなること、酸化膜５が完全に
露出していることである。
第５図は、引き続きフオトレジスト７をマスク
としてシリコン酸化膜５をエツチングした所であ
る。その結果レジスト７と酸化膜８との高さの差
が例えば1000〜2000Å以上となることが望まし
い。この工程に引き続き、ウエーハ全面にチヤン
ネルストツパー用の不純物をイオン注入法により
シリコン酸化膜８の下領域のシリコン基板１に埋
め込む工程を行なう。この際、レジスト７下のシ
リコン基板１には不純物が注入されないようにイ
オン注入工程の際にイオンの加速電圧を調整し、
不純物がレジスト７もしくはその下のシリコン酸
化膜９内にとどまるようにする。
としてシリコン酸化膜５をエツチングした所であ
る。その結果レジスト７と酸化膜８との高さの差
が例えば1000〜2000Å以上となることが望まし
い。この工程に引き続き、ウエーハ全面にチヤン
ネルストツパー用の不純物をイオン注入法により
シリコン酸化膜８の下領域のシリコン基板１に埋
め込む工程を行なう。この際、レジスト７下のシ
リコン基板１には不純物が注入されないようにイ
オン注入工程の際にイオンの加速電圧を調整し、
不純物がレジスト７もしくはその下のシリコン酸
化膜９内にとどまるようにする。
第６図は、引き続きレジスト７をハクリし、さ
らにシリコン酸化膜９をエツチングした時点での
断面図である。半導体の素子はシリコン酸化膜８
により隣接素子とは分離されると共にシリコン酸
化膜下のチヤンネルストツパである不純物層の働
きにより完全に絶縁された領域１１に形成され
る。
らにシリコン酸化膜９をエツチングした時点での
断面図である。半導体の素子はシリコン酸化膜８
により隣接素子とは分離されると共にシリコン酸
化膜下のチヤンネルストツパである不純物層の働
きにより完全に絶縁された領域１１に形成され
る。
本実施例によれば、第２図で示した異方性エツ
チングにより変換差がなく、すなわち絶縁領域８
と素子領域１１をマスクからの変換差が零で形成
できることから、無駄な領域を作らずに微細化に
適していること、またレジストマスク３の下のシ
リコン基板領域１１に素子領域がレジストマスク
寸法通りにできることから、レジストの最小寸法
が素子領域の最小寸法となることから一層の微細
化が可能となる。またシリコン基板中にシリコン
酸化膜が埋め込まれていない構造であることから
欠陥の全くない基板上に素子を形成できる。
チングにより変換差がなく、すなわち絶縁領域８
と素子領域１１をマスクからの変換差が零で形成
できることから、無駄な領域を作らずに微細化に
適していること、またレジストマスク３の下のシ
リコン基板領域１１に素子領域がレジストマスク
寸法通りにできることから、レジストの最小寸法
が素子領域の最小寸法となることから一層の微細
化が可能となる。またシリコン基板中にシリコン
酸化膜が埋め込まれていない構造であることから
欠陥の全くない基板上に素子を形成できる。
第１図〜第５図は本発明の一実施例を説明する
ための工程断面図、第６図は本発明により形成さ
れたフイールド領域と素子領域を示す断面図であ
る。図において、 １…半導体基板、２，４，５，８，９…シリコ
ン酸化膜、３…フオトレジスト、６，７…フオト
レジスト、１０…チヤンネルストツパー層、１１
…素子形成領域。
ための工程断面図、第６図は本発明により形成さ
れたフイールド領域と素子領域を示す断面図であ
る。図において、 １…半導体基板、２，４，５，８，９…シリコ
ン酸化膜、３…フオトレジスト、６，７…フオト
レジスト、１０…チヤンネルストツパー層、１１
…素子形成領域。
Claims (1)
- １ 半導体表面に絶縁層を形成する工程と、この
絶縁層上の所定の位置に第１の耐絶縁層エツチン
グ層を形成する工程と、この第１の耐絶縁層エツ
チング層をマスクにして前記絶縁層をエツチング
する工程と、前記第１の耐絶縁層エツチング層を
除去する工程と、第２の耐絶縁層エツチング層を
その表面が平坦になるように堆積する工程と、こ
の第２の耐絶縁層エツチング層を前記絶縁層が露
出するまでエツチングしパターン化する工程と、
このパターン化された第２の耐絶縁層エツチング
層をマスクにして前記絶縁層の一部をエツチング
する工程と、前記パターン化された第２の耐絶縁
層エツチング層をマスクにして前記半導体表面近
傍の半導体内の不純物と同種の不純物をイオン注
入する工程と、前記パターン化された第２の耐絶
縁層エツチング層を除去する工程とを具備する半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10065181A JPS583244A (ja) | 1981-06-30 | 1981-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10065181A JPS583244A (ja) | 1981-06-30 | 1981-06-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS583244A JPS583244A (ja) | 1983-01-10 |
| JPS6312381B2 true JPS6312381B2 (ja) | 1988-03-18 |
Family
ID=14279719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10065181A Granted JPS583244A (ja) | 1981-06-30 | 1981-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583244A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6081488A (ja) * | 1983-10-13 | 1985-05-09 | Honda Motor Co Ltd | ポンプ装置 |
| JP2525001Y2 (ja) * | 1991-04-30 | 1997-02-05 | 株式会社ニフコ | 軸間スペーサ |
| JP2572371Y2 (ja) * | 1992-05-13 | 1998-05-20 | 日本エフ・テイ・ビー株式会社 | スポンジローラ |
-
1981
- 1981-06-30 JP JP10065181A patent/JPS583244A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS583244A (ja) | 1983-01-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2955459B2 (ja) | 半導体装置の製造方法 | |
| US4523976A (en) | Method for forming semiconductor devices | |
| JP3024317B2 (ja) | 半導体装置の製造方法 | |
| US5667632A (en) | Method of defining a line width | |
| JPS58210634A (ja) | 半導体装置の製造方法 | |
| US5004703A (en) | Multiple trench semiconductor structure method | |
| JPH0427702B2 (ja) | ||
| JP2896072B2 (ja) | 半導体素子のフィールド酸化膜の形成方法 | |
| JPH1145874A (ja) | 半導体装置の製造方法 | |
| JPS6312381B2 (ja) | ||
| JP2722518B2 (ja) | 半導体装置の製造方法 | |
| JP2812013B2 (ja) | 半導体装置の製造方法 | |
| JP3190144B2 (ja) | 半導体集積回路の製造方法 | |
| JP2597424B2 (ja) | 半導体装置の製造方法 | |
| JP3059749B2 (ja) | 半導体装置の製造方法 | |
| JPH01307242A (ja) | 半導体装置の製造方法 | |
| JPH0327521A (ja) | Ｍｏｓ型トランジスタの製造方法 | |
| JP2671359B2 (ja) | 半導体装置の製造方法 | |
| JPH11297813A (ja) | 半導体装置及びその製造方法 | |
| JP2504239B2 (ja) | 半導体装置の製造方法 | |
| JPH0427703B2 (ja) | ||
| JPH0481329B2 (ja) | ||
| JPH0330300B2 (ja) | ||
| JPS6038872B2 (ja) | 半導体装置の製造方法 | |
| KR100247642B1 (ko) | 반도체 소자의 콘택홀 형성방법 |