JPS58192338A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPS58192338A JPS58192338A JP57075353A JP7535382A JPS58192338A JP S58192338 A JPS58192338 A JP S58192338A JP 57075353 A JP57075353 A JP 57075353A JP 7535382 A JP7535382 A JP 7535382A JP S58192338 A JPS58192338 A JP S58192338A
- Authority
- JP
- Japan
- Prior art keywords
- film
- pad
- etching
- sio2
- etching rate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
- H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
- H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
- H01L2224/02165—Reinforcing structures
- H01L2224/02166—Collar structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05624—Aluminium [Al] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置及びその製造方法に関するものであ
る。
る。
ホットエレクトロ/によるvthシフト(シきい値電圧
の変動)はパッジページ日ノ膜に依存性がある。例えば
、プラスチック用バッシベーシヲン膜としてプラズマ析
出法による窒化シリコン膜を使用する場合、上記vth
シフトは大きくなり、望ましくない。このため、本発明
者は、上記窒化シリコン膜に代わるパッジページ1ノ膜
としてプラズマ析出法による酸化シリコン膜(以下、P
−8iQと称する)を検討した。しかし、このP−8i
QはVthシフトが小さくて特性的には良好であるが、
そのエツチング速度又は時間、及びその被着時の膜厚に
ばらつきがあり、しかもウェットエツチングを行なうと
下地のポンディングパッド(アルミニウム)がヒaツク
部分(パッド面に存在する小突起)からエツチングされ
て小孔が生じ、この小孔から下地のリンガラス膜のリン
が上方へ溶出し、パッド腐食を引起す原因となることが
判明した。
の変動)はパッジページ日ノ膜に依存性がある。例えば
、プラスチック用バッシベーシヲン膜としてプラズマ析
出法による窒化シリコン膜を使用する場合、上記vth
シフトは大きくなり、望ましくない。このため、本発明
者は、上記窒化シリコン膜に代わるパッジページ1ノ膜
としてプラズマ析出法による酸化シリコン膜(以下、P
−8iQと称する)を検討した。しかし、このP−8i
QはVthシフトが小さくて特性的には良好であるが、
そのエツチング速度又は時間、及びその被着時の膜厚に
ばらつきがあり、しかもウェットエツチングを行なうと
下地のポンディングパッド(アルミニウム)がヒaツク
部分(パッド面に存在する小突起)からエツチングされ
て小孔が生じ、この小孔から下地のリンガラス膜のリン
が上方へ溶出し、パッド腐食を引起す原因となることが
判明した。
従って、本発明の目的は、Vthシフトを小さくすると
共に、パッジベージ璽ン膜を効率良く安定に加工し、し
かも下地のパッドを有効に保護することKある。
共に、パッジベージ璽ン膜を効率良く安定に加工し、し
かも下地のパッドを有効に保護することKある。
以下、本発明の実施例を図面について詳細に説明する。
本実施例によるパッド構造及びその作成方法をその作成
プロセスに沿って説明すると、まず第1図のように、半
導体基板lの一生面に設けたフィールドS i Q、膜
2上にリンガ2ス膜3を形成し、更に全面に真空蒸着技
術で付着したアルミニウムをフォトエツチングでパター
ニングしてアルミニウムのポンディングパッド4(及び
その配線)を形成する。
プロセスに沿って説明すると、まず第1図のように、半
導体基板lの一生面に設けたフィールドS i Q、膜
2上にリンガ2ス膜3を形成し、更に全面に真空蒸着技
術で付着したアルミニウムをフォトエツチングでパター
ニングしてアルミニウムのポンディングパッド4(及び
その配線)を形成する。
次いで第2図のように、アルミニウムパッド40表面を
特に陽極酸化技術で酸化して薄い酸化アルミニウム被膜
5を形成する。勿論、この被膜はパッド4に連なるアル
ミニウム配線の表面にも形成される。前述の陽極酸化ア
ルミニウム被膜は、フォトエツチング前に、アルミニウ
ム全面に形成してもよい。
特に陽極酸化技術で酸化して薄い酸化アルミニウム被膜
5を形成する。勿論、この被膜はパッド4に連なるアル
ミニウム配線の表面にも形成される。前述の陽極酸化ア
ルミニウム被膜は、フォトエツチング前に、アルミニウ
ム全面に形成してもよい。
次いで第3図のように、プラズマ析出法によりP−8i
O膜6を全面に成長させ、しかる後、第4図のように1
フオトレジスト7をマスクとしてP−8iO膜6をエツ
チングし、ボンディング領域8を形成する。この場合、
パッド4表面の酸化物411115はP−8iQ膜6よ
り充分にエツチング速度が小さいために、P−8iOエ
ツチング時にパッド4を保護する働きがある。従って、
P−8iOエツチングにウェットエツチングを適用して
も、P−8iO膜6のみな選択的にエツチングできるこ
とになり、下地のパッド4は既述した如くにエクチされ
ることはなく、パッドの損傷及びリン溶出によるパッド
腐食が生じることはない。しかも、P−8iO膜6の成
長時の膜厚にばらつきがあったり、そのエツチング速度
にばらつきが生じても、従来困難であったウエットエッ
チングが可能となり、安定にP−8iQを加工できる。
O膜6を全面に成長させ、しかる後、第4図のように1
フオトレジスト7をマスクとしてP−8iO膜6をエツ
チングし、ボンディング領域8を形成する。この場合、
パッド4表面の酸化物411115はP−8iQ膜6よ
り充分にエツチング速度が小さいために、P−8iOエ
ツチング時にパッド4を保護する働きがある。従って、
P−8iOエツチングにウェットエツチングを適用して
も、P−8iO膜6のみな選択的にエツチングできるこ
とになり、下地のパッド4は既述した如くにエクチされ
ることはなく、パッドの損傷及びリン溶出によるパッド
腐食が生じることはない。しかも、P−8iO膜6の成
長時の膜厚にばらつきがあったり、そのエツチング速度
にばらつきが生じても、従来困難であったウエットエッ
チングが可能となり、安定にP−8iQを加工できる。
ウェットエツチングによりて、ボンディング領域80周
辺段差が緩やかとなり、後記のワイヤポンディフグを行
ない易くなる。
辺段差が緩やかとなり、後記のワイヤポンディフグを行
ない易くなる。
次いで51g5図のように、ボンディング領域8に露出
している酸化物11115のみをエツチング(エッチャ
ントはスルファミン酸でよい)し、パッド4の表面を露
出させる。
している酸化物11115のみをエツチング(エッチャ
ントはスルファミン酸でよい)し、パッド4の表面を露
出させる。
次いで第6図のように、ボンディングワイヤ9をボンデ
ィング領域8のパッド4上に圧着せしめ。
ィング領域8のパッド4上に圧着せしめ。
ワイヤポンディフグを行なう。
なお、本実施例では、上記した顕著な結果が得られるの
は、酸化物被膜5の耐エツチング性(ストッパ作用)に
よるためである。この被H5によって、P−8iQ膜6
は膜厚にばらつきがあってもオーバーエツチングするこ
とが可能であり、従って安定で効率良い加工が実現でき
、パッド保護も同時に図ることができる。また、ファイ
ナルパッジベージ廖ン膜としてP−8iQ を用いてい
るので、V□シフトによる特性劣化を防止し得ることは
勿論である。
は、酸化物被膜5の耐エツチング性(ストッパ作用)に
よるためである。この被H5によって、P−8iQ膜6
は膜厚にばらつきがあってもオーバーエツチングするこ
とが可能であり、従って安定で効率良い加工が実現でき
、パッド保護も同時に図ることができる。また、ファイ
ナルパッジベージ廖ン膜としてP−8iQ を用いてい
るので、V□シフトによる特性劣化を防止し得ることは
勿論である。
なお、上記の実施例において、酸化物波1m!5はパッ
ド4の上面にのみ存在していてもよい。また、他の処理
法によって、パッド40表面には酸化アルミニウム以外
の同様の性質を有する表面被膜を形成することができる
。
ド4の上面にのみ存在していてもよい。また、他の処理
法によって、パッド40表面には酸化アルミニウム以外
の同様の性質を有する表面被膜を形成することができる
。
第1図、第2図、第3図、第4図、第5図及び第6図は
本発明の実施例による構造をその製造プロセス願に説明
するための各断面図でアル。 4・・・アルミニウムパッド、5・・・酸化物被膜、6
・・・P−8io fls s・・・ボンディング領
域、9・・・ボンディングワイヤ。 代理人 弁理士 薄 1)利 幸・ 第1図 J 第3図 第 4 図 第 5 図 第 6 図
本発明の実施例による構造をその製造プロセス願に説明
するための各断面図でアル。 4・・・アルミニウムパッド、5・・・酸化物被膜、6
・・・P−8io fls s・・・ボンディング領
域、9・・・ボンディングワイヤ。 代理人 弁理士 薄 1)利 幸・ 第1図 J 第3図 第 4 図 第 5 図 第 6 図
Claims (1)
- 【特許請求の範囲】 16 ボンディング領域を残してポンディングパッド
がパッジベージ曹y J[Kよって被覆されている半導
体装置において、前記ボンディング領域周辺の前記ポン
ディングパッドの表面に、前記パフシベーシ謬ン膜より
も充分にエツチング速度の小さい被膜が形成されている
ことを特徴とする半導体装置。 2、半導体基体上にポンディングパッドを形成すル工程
と;このポンディングパッドの少なくとも上面に、その
上に被着するパッジページ1ン膜よりも充分にエツチン
グ速度の小さい豪農を形成する工程と;この被膜上を含
む全面に前記パッジページ1ン膜を被着する工程と;こ
のパッシペーシーン膜のうちボンディング領域の部分を
エツチングで除去する工程と;この除去部分における前
記被膜の露出部分を除去する工程とを有することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57075353A JPS58192338A (ja) | 1982-05-07 | 1982-05-07 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57075353A JPS58192338A (ja) | 1982-05-07 | 1982-05-07 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58192338A true JPS58192338A (ja) | 1983-11-09 |
Family
ID=13573782
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57075353A Pending JPS58192338A (ja) | 1982-05-07 | 1982-05-07 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58192338A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7919864B2 (en) | 2003-10-13 | 2011-04-05 | Stmicroelectronics S.A. | Forming of the last metallization level of an integrated circuit |
-
1982
- 1982-05-07 JP JP57075353A patent/JPS58192338A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7919864B2 (en) | 2003-10-13 | 2011-04-05 | Stmicroelectronics S.A. | Forming of the last metallization level of an integrated circuit |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5397733A (en) | Method for the construction of field oxide film in semiconductor device | |
JPH0611076B2 (ja) | 半導体装置の製造方法 | |
JPS58192338A (ja) | 半導体装置及びその製造方法 | |
JPS5912021B2 (ja) | 半導体装置の製造方法 | |
JPS6387741A (ja) | 半導体装置の製造方法 | |
JPS62149138A (ja) | 半導体装置の製造方法 | |
JPH079930B2 (ja) | 半導体装置の製造方法 | |
JPH08107112A (ja) | 半導体装置の配線形成方法 | |
JPS5815253A (ja) | 半導体装置の電極製造方法 | |
JPH0451050B2 (ja) | ||
KR0172773B1 (ko) | 반도체 소자의 패드 형성 방법 | |
JP2991388B2 (ja) | 半導体装置の製造方法 | |
JPS5815254A (ja) | 半導体素子の製造方法 | |
JPH0427703B2 (ja) | ||
JPS5918690A (ja) | ホ−ル素子 | |
JPH01108726A (ja) | 半導体装置の製造方法 | |
JPS5821843A (ja) | 半導体装置の製造方法 | |
JPH07245286A (ja) | 半導体素子の製造方法 | |
JPS6340367A (ja) | 半導体装置の製造方法 | |
JPS6386453A (ja) | 半導体装置の製造方法 | |
JPS5839034A (ja) | 電極形成方法 | |
JPS59150419A (ja) | 化合物半導体装置の製造方法 | |
JPH0346328A (ja) | 半導体装置の製造方法 | |
JPS6184033A (ja) | 半導体装置及びその製造方法 | |
JPS63148638A (ja) | 半導体装置の製造方法 |