JPS63117428A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63117428A JPS63117428A JP26427186A JP26427186A JPS63117428A JP S63117428 A JPS63117428 A JP S63117428A JP 26427186 A JP26427186 A JP 26427186A JP 26427186 A JP26427186 A JP 26427186A JP S63117428 A JPS63117428 A JP S63117428A
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- semiconductor device
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- Pending
Links
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- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に製造工程で
サイドエツチングを利用してサイドエツチングされた部
分を制御性よく加工する工程を含む半導体装置の製造方
法に関する。
サイドエツチングを利用してサイドエツチングされた部
分を制御性よく加工する工程を含む半導体装置の製造方
法に関する。
従来、このようにサイドエツチングを利用してサイドエ
ツチングされた部分を制御性よく加工する工程を有した
例えば５ＥＴ（段付電極トランジスタ）ＩＩＩ造の半導
体装置の製造方法について以下に説明する。
ツチングされた部分を制御性よく加工する工程を有した
例えば５ＥＴ（段付電極トランジスタ）ＩＩＩ造の半導
体装置の製造方法について以下に説明する。
まず、第２図（ａ＞に示すように、酸化シリコン膜３が
開孔されてベース領域２の形成された半導体（シリコン
）基板１上に、ＣＶＤ法などを用いて、不純物がドーピ
ングされた第１の多結晶シリコン膜４、不純物のドーピ
ングされていない第２の多結晶シリコン膜５及び酸化シ
リコン膜６をそれぞれ形成する。
開孔されてベース領域２の形成された半導体（シリコン
）基板１上に、ＣＶＤ法などを用いて、不純物がドーピ
ングされた第１の多結晶シリコン膜４、不純物のドーピ
ングされていない第２の多結晶シリコン膜５及び酸化シ
リコン膜６をそれぞれ形成する。
次に第２図（ｂ）のように、ホトレジストのような樹脂
膜７をマスクとして、酸化シリコン膜６を選択的に除去
する。
膜７をマスクとして、酸化シリコン膜６を選択的に除去
する。
次に第２図（ｃ）のように、樹脂膜７を除去した後、酸
化シリコン膜６をマスクとして第２の多結晶シリコン膜
５及び不純物をドーピングした多結晶シリコン膜４を選
択的に除去する。このとき弗酸：硝酸の混合液でエツチ
ングすると不純物のドーピングされていない多結晶シリ
コン膜５よりも不純物ドーピングされた第２の多結晶シ
リコン膜４のエツチング速度がかなり速いため、オーバ
ーエツチングを行うことによって不純物をドーピングし
た第１の多結晶シリコン膜４がサイドエツチングされる
。
化シリコン膜６をマスクとして第２の多結晶シリコン膜
５及び不純物をドーピングした多結晶シリコン膜４を選
択的に除去する。このとき弗酸：硝酸の混合液でエツチ
ングすると不純物のドーピングされていない多結晶シリ
コン膜５よりも不純物ドーピングされた第２の多結晶シ
リコン膜４のエツチング速度がかなり速いため、オーバ
ーエツチングを行うことによって不純物をドーピングし
た第１の多結晶シリコン膜４がサイドエツチングされる
。
次に第２図（ｄ）のように、酸化シリコン膜８を覆った
後高温（９５０℃以上）で熱処理することによって、エ
ミッタ領域９を形成する。
後高温（９５０℃以上）で熱処理することによって、エ
ミッタ領域９を形成する。
次に第１図（ｅ）のように、ドライエツチング等の異方
性エツチング法を用いて、第２の多結晶シリコン膜５及
びベース領域２の一部が露出するまで酸化シリコン膜８
を除去した後、蒸着法を用いて垂直に金属膜を蒸着する
ことによってエミッタ電極及びベース電極（金属電極１
０）を同時に形成する。
性エツチング法を用いて、第２の多結晶シリコン膜５及
びベース領域２の一部が露出するまで酸化シリコン膜８
を除去した後、蒸着法を用いて垂直に金属膜を蒸着する
ことによってエミッタ電極及びベース電極（金属電極１
０）を同時に形成する。
第３図（ａ）はＳＥＴ構造形成時の多結晶シリコン膜加
工工程における半導体チップの平面図、第３図（ｂ）は
第３図の（ａ）のＡ−Ａ’線断面図である。
工工程における半導体チップの平面図、第３図（ｂ）は
第３図の（ａ）のＡ−Ａ’線断面図である。
第３図（ａ）に示すように、エミッタ・パターン１２を
エツチングしてオーバーエツチングを行うことによって
、エミッタ電極幅２１に対してそのサイドエツチングさ
れた部分のエミツタ幅２２を制御性よく加工する必要が
あるが、金属顕微鏡ではエミッタ・パターン１２の中の
点線に示すようにわずかにエミツタ幅２２の部分が、黒
っぽく見える程度であるなめそのコントロールが非常に
むずかしく、パターンはがれ及びエミツタ幅が制御され
ないための特性不良を誘発していた。
エツチングしてオーバーエツチングを行うことによって
、エミッタ電極幅２１に対してそのサイドエツチングさ
れた部分のエミツタ幅２２を制御性よく加工する必要が
あるが、金属顕微鏡ではエミッタ・パターン１２の中の
点線に示すようにわずかにエミツタ幅２２の部分が、黒
っぽく見える程度であるなめそのコントロールが非常に
むずかしく、パターンはがれ及びエミツタ幅が制御され
ないための特性不良を誘発していた。
従来の半導体装置の製造方法は、エツチング工程におい
てサイドエツチング量を金属顕微鏡で測定することによ
り制御していたのでサイドエツチング量を正確に制御で
きず、特性の不揃いな半導体装置しか得られない欠点が
ある。
てサイドエツチング量を金属顕微鏡で測定することによ
り制御していたのでサイドエツチング量を正確に制御で
きず、特性の不揃いな半導体装置しか得られない欠点が
ある。
本発明の半導体装置の試験方法は、半導体基板の一生面
上に直接又は所定の物質からなる中間層を介して設けら
れた所定形状のエツチング用マスクを設けて選択的にエ
ツチングする工程を含む半導体装置の製造方法において
、前記エツチング用マスクと同一材料、同一工程で形成
された。外形寸法の異なる複数のテストパターンを設け
て、前記エツチング工程においてどのテストパターンが
除去されるかによりサイドエツチング量を制御するとい
うものである。
上に直接又は所定の物質からなる中間層を介して設けら
れた所定形状のエツチング用マスクを設けて選択的にエ
ツチングする工程を含む半導体装置の製造方法において
、前記エツチング用マスクと同一材料、同一工程で形成
された。外形寸法の異なる複数のテストパターンを設け
て、前記エツチング工程においてどのテストパターンが
除去されるかによりサイドエツチング量を制御するとい
うものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）、（ｂ）は本発明の一実施例を説明するた
めの工程順に配置した半導体チップの主要部の断面図で
ある。
めの工程順に配置した半導体チップの主要部の断面図で
ある。
この実施例は、半導体シリコン基板１の一生面上に第１
．第２の多結晶シリコン膜４．５を介して設けらてな円
形の酸化シリコン膜からなるエツチング用マスクを設け
て選択的にエツチングする工程を含む段付電極トランジ
スタの製造方法において、前述のエツチング用マスクと
同一材料、同一工程で形成された。直径の異なる複数の
テストパターンＡ、Ｂ、Ｃ，Ｄを設けて、前述のエツチ
ング工程においてどのテストパターンが除去されるかに
よりサイドエツチング量を制御するというものである。
．第２の多結晶シリコン膜４．５を介して設けらてな円
形の酸化シリコン膜からなるエツチング用マスクを設け
て選択的にエツチングする工程を含む段付電極トランジ
スタの製造方法において、前述のエツチング用マスクと
同一材料、同一工程で形成された。直径の異なる複数の
テストパターンＡ、Ｂ、Ｃ，Ｄを設けて、前述のエツチ
ング工程においてどのテストパターンが除去されるかに
よりサイドエツチング量を制御するというものである。
詳述すると、第１図（ａ）に示すように、第２の多結晶
シリコン膜上に直径の異った平面形状が円であるテスト
パターンＡ、Ｂ、Ｃ，Ｄを設けておく。この場合、半導
体チップの他の部分は、第２図（ｂ）のようになってい
る（ただし樹脂膜７は除去されているとする）。
シリコン膜上に直径の異った平面形状が円であるテスト
パターンＡ、Ｂ、Ｃ，Ｄを設けておく。この場合、半導
体チップの他の部分は、第２図（ｂ）のようになってい
る（ただし樹脂膜７は除去されているとする）。
第１図（ｂ）は、エツチングが進行して、一番手さいテ
ストパターンＤが除去され、その次に小さいテストパタ
ーンＣがまさに除去されようとしている状態を示してい
るが、このテストパターンＣが除去され、テストパター
ンＢが残っている状態でエツチング工程を中止すればサ
イドエッチング量を制御できる。サイドエツチング量は
テストパターンＣの直径の１／２よりは大きくテストパ
ターンＢの直径の１／２未満であるから、これが許容値
内にあるようにテストパターンの直径を定めておけばよ
いわけである。
ストパターンＤが除去され、その次に小さいテストパタ
ーンＣがまさに除去されようとしている状態を示してい
るが、このテストパターンＣが除去され、テストパター
ンＢが残っている状態でエツチング工程を中止すればサ
イドエッチング量を制御できる。サイドエツチング量は
テストパターンＣの直径の１／２よりは大きくテストパ
ターンＢの直径の１／２未満であるから、これが許容値
内にあるようにテストパターンの直径を定めておけばよ
いわけである。
その他の工程は従来例と同じであるので改めて説明しな
い。
い。
テストパターンの平面形状は円形に限らず、長方形又は
正多角形でもよい。
正多角形でもよい。
以上説明したように本発明は、エツチング用マスクと同
一材料、同一工程で形成された外形寸法の異なるテスト
パターンを複数個設けておくことによりどの寸法のテス
トパターンが除去されたかによりサイドエツチング量を
知ることができるので、サイドエツチング量を正確に制
御して特性の揃った半導体装置が得られるという効果が
ある。
一材料、同一工程で形成された外形寸法の異なるテスト
パターンを複数個設けておくことによりどの寸法のテス
トパターンが除去されたかによりサイドエツチング量を
知ることができるので、サイドエツチング量を正確に制
御して特性の揃った半導体装置が得られるという効果が
ある。
第１図（ａ）、（ｂ）は本発明の一実施例を説明するた
めの工程順に配置した半導体チップの主要部の断面図、
第２図（ａ）〜（ｅ）は従来の一例である段付電極トラ
ンジスタの製造方法を説明するための工程順に配置した
半導体チップの断面図、第３図（ａ）はＳＥＴ構造形成
時の多結晶シリコン膜加工工程における半導体チップの
平面図、第３図（ｂ）は第３図（ａ）のＡ−Ａ’線断面
図である。 １・・・半導体基板、２・・・ベース領域、３・・・酸
化シリコン膜、４・・・第１の多結晶シリコン膜、５・
・・第２の多結晶シリコン膜、６・・・酸化シリコン膜
、７・・・樹脂膜、８・・・酸化シリコン膜、９・・・
エミッタ領域、１０・・・金属電極、１１・・・ベース
領域パターン、１２・・・エミッタパターン、２１・・
・エミッタ電極幅、２２・・・エミツタ幅、Ａ〜Ｄ・・
・テストパターン。 第１図 第２図
めの工程順に配置した半導体チップの主要部の断面図、
第２図（ａ）〜（ｅ）は従来の一例である段付電極トラ
ンジスタの製造方法を説明するための工程順に配置した
半導体チップの断面図、第３図（ａ）はＳＥＴ構造形成
時の多結晶シリコン膜加工工程における半導体チップの
平面図、第３図（ｂ）は第３図（ａ）のＡ−Ａ’線断面
図である。 １・・・半導体基板、２・・・ベース領域、３・・・酸
化シリコン膜、４・・・第１の多結晶シリコン膜、５・
・・第２の多結晶シリコン膜、６・・・酸化シリコン膜
、７・・・樹脂膜、８・・・酸化シリコン膜、９・・・
エミッタ領域、１０・・・金属電極、１１・・・ベース
領域パターン、１２・・・エミッタパターン、２１・・
・エミッタ電極幅、２２・・・エミツタ幅、Ａ〜Ｄ・・
・テストパターン。 第１図 第２図
Claims (1)
- 半導体基板の一主面上に直接又は所定の物質からなる中
間層を介して設けられた所定形状のエッチング用マスク
を設けて選択的にエッチングする工程を含む半導体装置
の製造方法において、前記エッチング用マスクと同一材
料、同一工程で形成された、外形寸法の異なる複数のテ
ストパターンを設けて、前記エッチング工程においてど
のテストパターンが除去されるかによりサイドエッチン
グ量を制御することを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26427186A JPS63117428A (ja) | 1986-11-05 | 1986-11-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26427186A JPS63117428A (ja) | 1986-11-05 | 1986-11-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63117428A true JPS63117428A (ja) | 1988-05-21 |
Family
ID=17400850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26427186A Pending JPS63117428A (ja) | 1986-11-05 | 1986-11-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63117428A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014141040A (ja) * | 2013-01-25 | 2014-08-07 | Canon Inc | 半導体チップの製造方法 |
| WO2023047533A1 (ja) * | 2021-09-24 | 2023-03-30 | 日本電信電話株式会社 | 検査パターン及びパターンの評価方法 |
-
1986
- 1986-11-05 JP JP26427186A patent/JPS63117428A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014141040A (ja) * | 2013-01-25 | 2014-08-07 | Canon Inc | 半導体チップの製造方法 |
| WO2023047533A1 (ja) * | 2021-09-24 | 2023-03-30 | 日本電信電話株式会社 | 検査パターン及びパターンの評価方法 |
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