WO2023047533A1 - 検査パターン及びパターンの評価方法 - Google Patents

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WO2023047533A1
WO2023047533A1 PCT/JP2021/035090 JP2021035090W WO2023047533A1 WO 2023047533 A1 WO2023047533 A1 WO 2023047533A1 JP 2021035090 W JP2021035090 W JP 2021035090W WO 2023047533 A1 WO2023047533 A1 WO 2023047533A1
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pattern
inspection
etching
actual
mesa
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允洋 名田
詔子 辰己
泰彦 中西
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日本電信電話株式会社
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    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching

Definitions

  • the present invention relates to an inspection pattern and a pattern evaluation method.
  • Compound semiconductor devices are used as light sources and photodetectors for various applications, including optical communications.
  • compound semiconductor optical devices are used as transistors constituting integrated circuits that require high gain and high withstand voltage, and it is difficult to fabricate such transistors using known silicon-based technology. Dry etching or wet etching techniques are often used to fabricate compound semiconductor devices. Etching of compound semiconductors is described in Non-Patent Document 1, Non-Patent Document 2 and Non-Patent Document 3, for example.
  • Non-Patent Document 1 discloses forming a semiconductor optical waveguide by dry etching when manufacturing a semiconductor laser used for various light sources.
  • Non-Patent Document 2 discloses that fabrication of a photodiode used in a photodetector requires processing of a mesa by dry etching or wet etching.
  • Patent Document 3 discloses that, in fabricating a heterobipolar transistor, a collector and a base are processed to a desired size by etching, and an electrode is provided thereon.
  • the accuracy of etching processing in the above fields is extremely important for obtaining the desired characteristics of each device.
  • variations in waveguide width affect the properties of the propagating beam and can lead to excessive optical loss.
  • the processing accuracy of the mesa affects the parasitic capacitance and dark current of the element, and in the case of a heterobipolar transistor, the processing accuracy of the collector and the like affects the parasitic capacitance.
  • etching A phenomenon in which etching progresses in the lateral direction in the process of etching a desired depth is known to be one of the factors that reduce the etching precision. Such etching is called lateral etching or side etching, and is hereinafter referred to as lateral etching in this specification.
  • the amount of lateral etching (lateral etching amount) is often managed for each etching step.
  • etching may be performed in advance under the same etching conditions as those for semiconductor chip manufacturing, and the lateral etching amount may be measured.
  • the lateral etching amount can be measured by exposing the cross section of the semiconductor chip by FIB (Focused Ion Beam) processing and observing it with an electron microscope.
  • the lateral etching amount changes due to slight differences in conditions that change for each etching (temperature, etching gas or etchant flow rate, etc.), or due to subtle differences in the crystal composition ratio of the element. Therefore, the amount of lateral etching during etching performed in advance does not necessarily match the lateral etching amount during mass production. Moreover, since cross-sectional observation is a destructive inspection, it is difficult to apply it to each wafer during mass production.
  • the lateral etching amount can also be measured by observation from the top surface of the wafer using an optical microscope or the like.
  • actual elements elements that are mass-produced and can actually operate (hereinafter referred to as "actual elements") have electrodes and various passivation films formed on the upper surface, and the pattern is from above the electrodes, etc. to below the electrodes, etc. may not be observed.
  • FIG. 1 is a diagram for explaining the problem of observation from the upper surface of a wafer, and shows an actual pattern portion 102 formed by etching a substrate (wafer) 100 and an insulating film formed on the actual pattern 102.
  • FIG. D Such an example is an example of a mesa type transistor, and the real pattern portion 102 corresponds to the mesa portion of the mesa type transistor.
  • a two-dot chain line A shown in FIG. 1 indicates an ideal mesa shape, and the actual pattern portion 102 is made thinner than the ideal mesa shape by lateral etching.
  • semiconductor etching is a very important process that determines the characteristics of semiconductor elements, and it is desirable to control the amount of lateral etching accompanying etching with high precision. In the process, it was difficult to evaluate and control the amount of lateral etching in actual devices.
  • the present disclosure has been made in view of the above points, and relates to an inspection pattern and a pattern evaluation method that can quantitatively and accurately measure the lateral etching amount during etching while being a non-destructive inspection.
  • an inspection pattern is an inspection pattern for inspecting a processing state of a pattern used for an actual element, the actual element being formed by etching a substrate. an actual pattern portion and an actual upper layer portion formed on the actual pattern portion, wherein the inspection pattern is formed by etching the substrate; an inspection layer portion formed at least on the inspection pattern portion and thinner than the actual upper layer portion, based on the difference between the shape of the inspection pattern portion and the shape of the inspection layer portion , the etching state of the actual pattern portion is evaluated.
  • a pattern evaluation method evaluates a processed state of an actual element including an actual pattern portion formed by etching a substrate and an actual upper layer portion formed on the actual pattern portion.
  • the pattern evaluation method for the method comprises: an inspection pattern portion formed by etching the substrate; and an inspection layer portion formed at least on the inspection pattern portion and having a thickness thinner than the actual layer portion. and observing the inspection pattern portion and the inspection layer portion from the inspection layer portion side, and based on the difference between the shape of the inspection pattern portion and the shape of the inspection layer portion and evaluating the etching state of the actual pattern portion.
  • FIG. 3(a) is a top view for explaining the method of manufacturing the inspection pattern of the first embodiment following FIG. 3(a), and (b) is a cross-sectional view following FIG. 3(b).
  • 4A is a top view for explaining the method of manufacturing the inspection pattern according to the first embodiment following FIG. 4A
  • FIG. 4B is a cross-sectional view following FIG. 4B;
  • FIG. 4A is a top view for explaining the method of manufacturing the inspection pattern according to the first embodiment following FIG. 4A
  • FIG. 4B is a cross-sectional view following FIG. 4B;
  • FIG. 4A is a top view for explaining the method of manufacturing the inspection pattern according to the first embodiment following FIG. 4A
  • FIG. 4B is a cross-sectional view following FIG. 4B;
  • FIG. 4B is a cross-sectional view following FIG. 4B;
  • FIG. 5A is a top view for explaining the method of manufacturing the inspection pattern according to the first embodiment following FIG. 5A, and FIG. 5B is a cross-sectional view following FIG. 5B;
  • (a) is a top view for explaining the inspection pattern of the second embodiment, and
  • (b) is a cross-sectional view. It is a top view for demonstrating the thin film in which the diameters of 2nd Embodiment differ.
  • (a) is a top view for explaining the method of manufacturing the inspection pattern of the second embodiment, and (b) is a cross-sectional view.
  • 9A is a top view following FIG. 9A and FIG. 9B is a cross-sectional view following FIG. 9B for explaining the method of manufacturing an inspection pattern according to the second embodiment;
  • FIG. 9A is a top view
  • FIG. 10(a) is a top view following FIG. 10(a) for explaining the method of manufacturing the inspection pattern of the second embodiment, and (b) is a cross-sectional view following FIG. 10(b).
  • FIG. 11(a) is a top view following FIG. 11(a) for explaining the method of manufacturing the inspection pattern of the second embodiment
  • FIG. 11(b) is a cross-sectional view following FIG. 11(b).
  • 12(a) is a top view following FIG. 12(a) for explaining the method of manufacturing the inspection pattern of the second embodiment
  • (b) is a cross-sectional view following FIG. 12(b).
  • first embodiment and a second embodiment of the present disclosure will be described below.
  • first embodiment and the second embodiment are also collectively referred to as "this embodiment”.
  • drawings used in the description of the present embodiment are for the purpose of explaining the technical idea, shape, and arrangement of components of the present disclosure, and do not limit the specific shape and configuration of the present disclosure. It does not necessarily represent the balance or aspect ratio of each component accurately.
  • FIG. 2(a) and 2(b) are diagrams for explaining the inspection pattern of the first embodiment.
  • FIG. 2(a) is a top view for explaining the inspection pattern T on the semiconductor chip.
  • FIG. 2(b) is a sectional view taken along arrows IIb and IIb shown in FIG. 2(a).
  • Such a first embodiment will be described by taking an element having a mesa among photodiodes made of compound semiconductors as an example.
  • 2(a) and 2(b) show the state during the manufacturing process of the semiconductor chip, and no upper wiring layer or insulating layer is formed.
  • the substrate 200 during the manufacturing process includes both the actual device M, which is a photodiode, and the test pattern T.
  • the real element M includes a mesa 202 that is an actual pattern portion formed by etching the substrate 200 and an electrode 201 that is an actual upper layer portion.
  • the inspection pattern T includes a mesa 204 that is an inspection pattern portion and a thin film 203 that is an inspection layer.
  • the direction in which the mesas 202 and 204 are formed from the substrate 200 is referred to as the "upper” or "upper” direction of the chip, and the direction from the mesas 202 and 204 toward the substrate 200 is referred to as the "lower" or "upper” direction. Let's call it "lower".
  • the inspection pattern T is used to evaluate the state of etching of the mesa 202 based on the difference between the shape of the mesa 204 and the shape of the thin film 203 .
  • An electrode 201 is formed on the mesa 202 and used to power the mesa.
  • the thin film 203 is a layer formed at least on the mesa 204 and thinner than the electrode 201 . At this time, the substrate 200 is in a wafer state before dicing.
  • both mesas 202 and 204 have a cylindrical shape.
  • the electrode 201 is made of Au.
  • the thin film 203 is an insulating film containing an inorganic material film, and may be, for example, SiN, SiO2, SiON, or a film containing at least one of these.
  • the thin film 203 of the first embodiment covers the surface including the top of the mesa 204 and the portion of the substrate 200 around the mesa 204 .
  • the outer edges of the peripheral portion 203a of the thin film formed on the substrate 200 are indicated by straight lines L1 and L2 in FIGS. 2(a) and 2(b). Further, the outer edge of the upper surface of the mesa 204 is indicated by straight lines L 2 and L 4 .
  • the lateral etching amount of the mesa 202 of the actual device M cannot be observed from above by the electrode 201 .
  • the mesa 204 of the inspection pattern T appears to overlap the thin film 203 as shown in FIG. 2(a) when viewed from above.
  • the thin film 203 may be thin enough to allow the upper surface of the mesa 204 to be observed and has transparency. With such an inspection pattern T, both the edge of the upper surface 204a and the edge of the peripheral portion 203a can be focused when observed from above, so that the shape (difference in diameter) between the two can be clearly visually recognized. can.
  • the shape of the mesa 204 in the first embodiment refers to the diameter r1 of the upper surface 204a of the cylindrical mesa 204.
  • the lateral etching amount of the mesa 204 can be obtained by observing the upper surface 204a from above without destroying the chip, measuring its diameter r1 accurately, and comparing it with the design value of the upper surface 202a diameter of the actual device M. can.
  • the amount of lateral etching of the mesa 204 is the amount of lateral etching of the mesa 202 occurring below the electrode 201, or the amount of lateral etching of the mesa 202 below the electrode 201 is determined based on the amount of lateral etching of the mesa 204. amount can be estimated.
  • the mesas 202 and 204 are etched simultaneously, as will be described in detail later.
  • the etching conditions of the mesas 202 and 204 are the same, such as the flow rate of the etching gas, the discharge, and the state inside the etching chamber.
  • the mesas 202 and 204 are formed on the same substrate 200, conditions such as wafer composition are also the same.
  • the mesas 202 and 204 are formed within a range where the etching state does not change depending on the wafer position. Therefore, the amount of lateral etching that occurs at mesa 204 can be considered the same as the amount of lateral etching that occurs at mesa 202 .
  • the thin film 203 including the peripheral portion 203a has a shape based on the design values of the mesa 202.
  • FIG. The shape of the thin film 203 in this embodiment refers to the diameter r 2 of the peripheral portion 203 a
  • the diameter r 2 of the peripheral portion 203 a in the first embodiment is equal to the design value of the diameter of the mesa 202 .
  • the inspector can observe the inspection pattern T from above, measure the length between the straight lines L1 and L2 or between the straight lines L3 and L4 , and immediately evaluate the lateral etching amount. be possible. At this time, as shown in FIG.
  • the diameter r1 of the upper surface 204a of the mesa 204 can be clearly visually recognized with reference to the diameter r2 of the edge of the peripheral portion 203a.
  • the “evaluation” refers to the magnitude of the difference between the dimensions and shape of the manufactured actual pattern M and the design values, and the smaller the difference, the higher the evaluation.
  • a threshold may be set for the difference, and if the difference is equal to or less than the threshold, the actual element may be evaluated so as to allow the difference from the design value.
  • the lateral etching amount of the actual element M which is difficult to measure non-destructively, can be quantified by observing the inspection pattern T from above. Furthermore, if the outer edge of the peripheral portion 203a is designed to match the ideal outer edge of the mesa, the measurement can be facilitated and the degree of lateral etching can be easily recognized intuitively. Therefore, the first embodiment can provide an inspection pattern capable of quantitatively and accurately evaluating the lateral etching amount during etching while being a non-destructive inspection.
  • the first embodiment does not limit the shape of the mesas 202 and 204 to a cylindrical shape.
  • the mesas 202 and 204 may have a prism shape with a rectangular top surface, and even in such a case, the size of the rectangular top surface can be measured to determine the amount of lateral etching.
  • the degree of overetching can be determined not only by lateral etching, but also by, for example, the shape of the rectangular corners of the upper surface (the corners are rounded, etc.).
  • the first embodiment can be applied to observing a cylindrical or prismatic test pattern from the top and determining the presence or absence of taper etching based on the length of the gap between the top surface and the peripheral portion.
  • FIGS. 3A to 6B are diagrams for explaining the method of manufacturing the inspection pattern T of the first embodiment.
  • 3(a), 4(a), 5(a) and 6(a) are schematic top views of the chip being manufactured
  • FIGS. 3(b) and 4(b) , 5(b) and 6(b) are cross-sectional views taken along the corresponding cutting lines of the top view.
  • an Au electrode 201 and an alignment mark 205 are formed on a substrate 200 in a wafer state. Note that the alignment mark 205 is used for alignment when exposure is performed multiple times at the position of the inspection pattern in subsequent steps.
  • the substrate 200 of the first embodiment is a semiconductor epitaxial substrate. Formation of the electrode 201 is performed by a well-known method, for example. This method may be, for example, a method in which a resist is applied to the surface of the substrate 200, a mask is produced by photolithography, the electrodes 201 are formed on the mask by, for example, electron beam evaporation, and then liftoff is performed.
  • the alignment mark 205 can be formed, for example, by forming a pattern for forming the alignment mark on a mask and depositing an Au member by electron beam deposition.
  • a resist mask (not shown) is formed on the electrode 201 with reference to the alignment mark 205 .
  • a resist mask having the same material and size and shape is also formed at the position where the inspection pattern is to be formed.
  • the substrate 200 in a wafer state is etched by, for example, a wet method to form the mesas 202 and 204 shown in FIGS. 4(a) and 4(b).
  • the etch that forms mesa 204 is performed simultaneously with the etch of mesa 202 .
  • the mesa 204 is formed by etching a position different from the position where the electrode 201 is formed. However, the formation position of the mesa 204 is within a range where the etching conditions for the mesa 202 are considered to be the same on the wafer.
  • the mesa 202 in the state shown in FIG. 4(b) is formed directly below the electrode 201, and the mesa 204 is exposed on the substrate 200 with its upper surface 204a. Also, lateral etching occurs during etching for forming the mesas 202 and 204 . Due to the lateral etching, the mesa 202 becomes smaller in diameter than the electrode 201, as shown in FIG. 4B, and the edge of the mesa 202 goes under the electrode 201 and cannot be observed from above. On the other hand, the mesa 204 has its upper surface 204a exposed after the resist layer is removed, and the edge of the upper surface can be observed from above.
  • the thin film 203 is formed on the mesa 204 so that the upper surface 204a of the mesa 204 can be observed from above and the degree of lateral etching can be immediately grasped.
  • a thin film 203 is formed on the entire surface of the substrate 200.
  • the thin film 203 of the first embodiment is, for example, a 20 nm SiN film formed by plasma CVD (Chemical Vapor Deposition).
  • a resist mask (not shown) is formed on the upper surface 202a of the mesa 202 from above the thin film 203, and the thin film 203 excluding the portion covered with the resist mask is dry-etched, for example.
  • the diameter of the resist mask matches the ideal diameter of the mesa 202 .
  • the mesa 204 undergoes lateral etching. Therefore, when etching is performed using a resist mask that matches the ideal diameter of the mesa 202, the mesa 204 is left as shown in FIG. Along with the surface, a thin film that becomes the peripheral portion 203 a remains on the substrate 200 around the mesa 204 .
  • lateral etching may occur as in the formation of the mesas 202 and 204.
  • the thickness of the thin film 203 is as thin as 20 nm, and the etching time is sufficiently shorter than the mesa etching time. Therefore, the amount of lateral etching that occurs in the thin film is negligible, and the outer edge of the peripheral portion 203a can be considered to match the ideal diameter of the mesa 202.
  • FIG. Regarding the thickness of the thin film 203 it is necessary that the mesa 204 be visible from above when the mesa 202 of the actual device M is not visible from above, so the thickness of the thin film 203 must be thinner than that of the electrode 201. and However, the thickness of the thin film 203 is appropriately determined depending on the optical transparency of the material, the etching rate, and the like.
  • the evaluation of the mesa 202 using the inspection pattern T of the first embodiment described above is performed in a state in which the mesa 204 and the thin film 203 are exposed during the manufacturing process of the semiconductor chip.
  • the state in which the mesa 204 and the thin film 203 are exposed means, for example, a state in which no layer is formed on at least the upper layer of the inspection pattern T, for example.
  • FIG. 7A and 7B are diagrams for explaining the inspection pattern of the second embodiment, FIG. 7A being a top view and FIG. ) are cross-sectional views taken along arrows VIIb and VIIb shown in FIG.
  • a plurality of test patterns T 1 , T 2 and T 3 of the second embodiment are provided around the same chip as the actual element M, and at least a part of the plurality of test patterns T 1 , T 2 and T 3 are Similar-shaped thin films 303a, 303b, and 303c having the same shape and different sizes are provided.
  • the test patterns T 1 , T 2 and T 3 of the second embodiment are formed on the mesa 304 formed by etching the amorphous substrate 300 and the upper surface 304a of the mesa 304, as in the first embodiment. It has one of thin films 303a, 303b, and 303c. Further, the actual device M includes a mesa 302 formed by etching the substrate 300 and an electrode 301 formed on the upper surface 302a of the mesa 302, as in the first embodiment.
  • the diameter of the thin film 303a is smaller than the diameter of the top surface 304a, and the diameter of the thin film 303b matches the diameter of the top surface 304a.
  • the diameter of the thin film 303c including the peripheral portion 303ca in top view is larger than that of the top surface 304a.
  • the diameters of the upper surfaces 304a of the three inspection patterns T1 , T2 , and T3 are all the same.
  • FIG. 8 is a top view for explaining the thin films 303a, 303b, and 303c.
  • the diameters of the thin films 303a, 303b, and 303c increase by 0.2 ⁇ m in this order. That is, as shown in FIG. 8, the distances d a,b and d b,c are each 0.1 ⁇ m.
  • the outer edge of a resist mask 801 used for etching for forming the mesa 304 is indicated by broken lines.
  • the resist mask 801 is circular in top view and has the same diameter.
  • the diameter ra of the thin film 303a is smaller than that of the resist mask 801 by 0.2 ⁇ m
  • the diameter rb of the thin film 303b is smaller than that of the resist mask 801 by 0.1 ⁇ m
  • the diameter rc of the thin film 303c is made equal to that of the resist mask 801. Designed.
  • the diameter of the upper surface 304a is smaller than the diameter rc of the thin film 303c. It can be seen that it is smaller than Further, according to the inspection pattern T1 , the upper surface 304a is larger than the diameter ra of the thin film 303a, so it can be seen that the lateral etching amount is 0.2 ⁇ m or less.
  • the second embodiment can not only determine the presence or absence of lateral etching during mesa etching, but can also evaluate the approximate degree of lateral etching without measuring the diameter of the mesa.
  • FIGS. 9A to 13B are diagrams for explaining a method of manufacturing the inspection pattern T of the second embodiment.
  • 9(a), 10(a), 11(a), and 12(a) are schematic top views of the chip being manufactured, and FIGS. 9(b) and 10(b). , 11(b) and 12(b) are sectional views taken along the corresponding cutting lines of the top views.
  • electrodes 301 and alignment marks 305 are formed on a substrate 300 in the same manner as in the first embodiment, as shown in FIGS. 9(a) and 9(b). Then, as shown in FIGS.
  • thin films 303a, 303b, and 303c having the same shape and different sizes (diameters) are formed at predetermined positions different from the positions where the electrodes 301 are formed.
  • the thin films 303a, 303b, and 303c of the second embodiment are SiN films formed by plasma CVD, as in the first embodiment.
  • a resist mask 801 is formed on the electrode 301 by known photolithography.
  • a resist mask 801 having the same diameter as the resist mask 801 on the electrode 301 is formed on each of the thin films 303a, 303b, and 303c.
  • the substrate 300 is etched using the resist mask 801 as a mask to form mesas 302 and 304 .
  • FIGS. 12A and 12B show the state after the substrate 300 is etched and before the resist mask 801 is peeled off. 12A and 12B, the mesas 302 and 304 are smaller in diameter than the resist mask 801, and lateral etching occurs during etching.
  • the mesa 304 has the same diameter, but the thin films 303a, 303b, and 303c on the top surface 304a have different diameters. It can be evaluated without measuring the degree.
  • FIGS. 13(a) and 13(b) show the state in which the resist mask 801 is removed from the inspection pattern and actual pattern shown in FIGS. 12(a) and 12(b). Note that the resist mask 801 is removed using, for example, acetone/ethanol.
  • the examples in which the mesa and thin film have a circular shape when viewed from above have been described. It may be elliptical, rectangular, square or other rectangular shape without limitation, and it is clear that this shape can take any shape according to the intended purpose of the actual device itself.

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Abstract

実素子Ｍに用いられるメサ２０２の加工状態を検査するための検査パターンＴであって、実素子Ｍは、基板２００をエッチングして形成されるメサ２０２と、メサ２０２の上に形成される電極２０１と、を含み、検査パターンＴは、基板２００をエッチングして形成されたメサ２０４と、少なくとも検査パターン部Ｔの上面２０４ａに形成され、かつ電極２０１よりも厚さが薄い薄膜２０３と、を含み、検査パターン部Ｔの形状と、薄膜２０３の形状との相違に基づいて、メサ２０２のエッチングの状態が評価されるように構成し、非破壊検査でありながら、エッチング時のラテラルエッチング量を定量的、かつ正確に評価する

Description

検査パターン及びパターンの評価方法
　本発明は、検査パターン及びパターンの評価方法に関する。
　化合物半導体デバイスは、光通信をはじめ、様々な用途の光源及び光検出器として用いられている。また、化合物半導体光デバイスは、高利得高耐圧を必要とする集積回路を構成するトランジスタとして用いられ、このようなトランジスタの作製は、公知のシリコンを材料とした技術では実現が困難である。化合物半導体デバイスの作製には、多くの場合ドライエッチング、あるいはウエットエッチングの技術が用いられている。化合物半導体のエッチングについては、例えば、非特許文献１、非特許文献２及び非特許文献３に記載されている。
　非特許文献１は、各種光源に用いられる半導体レーザを作製する際に、ドライエッチングにより半導体光導波路を形成することを開示する。非特許文献２は、光検出器に用いられるフォトダイオードの作製にドライエッチングまたはウエットエッチングによるメサの加工が必要であることを開示する。特許文献３は、ヘテロバイポーラトランジスタの作製にあたり、コレクタ及びベースをエッチングにより所望のサイズに加工し、その上部に電極を設けることが開示されている。
T. Shindo et al (2017)., High Modulated Output Power Over 9.0 dBm With 1570-nm Wavelength SOA Assisted Extended Reach EADFB Laser (AXEL) IEEE J. Sel. Topics Quantum Electron.,23, NO. 6, NOVEMBER/DECEMBER 1500607. M. Nada et al (2012)., Inverted InAlAs/InGaAs Avalanche Photodiodewith Low-High-Low Electric Field Profile Jpn. J. Appl. Phys., 51, 02BG03. Y. Shiratori et al (2020)., InGaP/GaAsSb/InGaAsSb/InP Double Heterojunction Bipolar Transistors With Record ft of 813 GHz IEEE Electron Device Lett., 41, No5,MAY.
　上記した分野のエッチングの加工の精度は、いずれの場合においても各デバイスが所望の特性を得る上で極めて重要である。例えば、半導体レーザの光導波路においては、導波路の幅のばらつきが伝搬するビーム特性に影響を与え、また過剰な光損失につながり得る。さらに、フォトダイオードの場合には、メサの加工精度が素子の寄生容量や暗電流に影響を与え、ヘテロバイポーラトランジスタの場合には、コレクタ等の加工精度が寄生容量に影響を与えることが公知である。
　エッチング精度を低下させる一因として、所望の深さをエッチングする過程で横方向にもエッチングが進む現象が公知である。このようなエッチングは、ラテラルエッチング、またはサイドエッチングと呼ばれていて、本明細書においては、以降ラテラルエッチングと記す。ラテラルエッチングの量（ラテラルエッチング量）は、多くの場合、エッチングの工程毎に管理されている。ラテラルエッチング量を管理する方法としては、例えば、半導体チップの作製に先立って、予め半導体チップ作製のエッチング条件と同様の条件によりエッチングを行い、ラテラルエッチング量を測定しておくことが考えられる。また、例えば、量産中の半導体チップをエッチング工程の後に抜き取り、ラテラルエッチング量を測定することが考えられる。さらに、ラテラルエッチング量の測定は、ＦＩＢ（Focused Ion Beam）加工によって半導体チップの断面を露出させ、電子顕微鏡で観察することによって実現できる。
　しかしながら、ラテラルエッチング量は、エッチング毎に変化するわずかな条件の違い（温度やエッチングガスないしはエッチャントの流量等）、または素子の結晶組成比の微妙な違いによって変化する。このため、予め行ったエッチング時のラテラルエッチング量が、量産時のラテラルエッチングと一致するとは限らない。また、断面観察は破壊検査であるため、量産時に各ウエハに対して適用することは困難である。
　また、ラテラルエッチング量の測定は、上記の他、光学顕微鏡等によるウエハ上面からの観察によっても可能である。ただし、量産されて実際に動作し得る素子（以下、「実素子」と記す）は、その上面に電極や各種のパッシベーション膜が形成され、電極等の上方から電極等よりも下方のパターンの状態を観測できない場合がある。
　図１は、ウエハ上面からの観察の課題を説明するための図であって、基板（ウエハ）１００をエッチングして形成された実パターン部１０２と、実パターン１０２上に成膜された絶縁膜Ｄとを示している。このような例は、メサ型トランジスタの例であり、実パターン部１０２はメサ型トランジスタのメサの部分に相当する。図１中に示す二点鎖線Ａは、理想的なメサ形状を示し、実際の実パターン部１０２は、ラテラルエッチングによって理想的なメサ形状よりも細くなっている。
　図１に示すように、基板１００のラテラルエッチングが絶縁膜Ｄの下にまで進行した場合、上面からの観察によって実パターン部１０２のラテラルエッチング量を正確に計測することは困難である。また、仮に実パターン部１０２のラテラルエッチングが絶縁膜Ｄの下層まで進行していなかったとしても、絶縁膜Ｄの膜厚が大きい場合、光学顕微鏡や電子顕微鏡は、共に絶縁膜Ｄの端と実パターン部１０２の端の両方に同時に焦点を合わせることが難しく、ラテラルエッチング量を定量化することが難しい。すなわち、半導体のエッチングは、半導体素子の特性を決定する非常に重要な工程であり、エッチングに伴うラテラルエッチングの量は高精度に管理されることが望ましいが、従来の技術によれば、各半導体プロセスにおいて、実素子でラテラルエッチングの量を評価、管理することは困難であった。
　本開示は、上記の点に鑑みてなされたものであり、非破壊検査でありながら、エッチング時のラテラルエッチング量を定量的、かつ正確に計測できる検査パターン及びパターンの評価方法に関する。
　上記目的を達成するために本開示の一態様の検査パターンは、実素子に用いられるパターンの加工状態を検査するための検査パターンであって、前記実素子は、基板をエッチングして形成される実パターン部と、前記実パターン部の上に形成される実上層部と、を含み、前記検査パターンは、前記基板をエッチングして形成された検査パターン部と、
　少なくとも前記検査パターン部の上に形成され、かつ前記実上層部よりも厚さが薄い検査層部と、を含み、前記検査パターン部の形状と、前記検査層部の形状との相違に基づいて、前記実パターン部のエッチングの状態が評価される。
　本開示の一態様のパターンの評価方法は、基板をエッチングして形成される実パターン部と、前記実パターン部の上に形成される実上層部と、を含む実素子の加工状態を評価するためのパターンの評価方法であって、前記基板をエッチングして形成された検査パターン部と、少なくとも前記検査パターン部の上に形成され、かつ前記実上層部よりも厚さが薄い検査層部と、を含む検査パターンを製造する工程と、前記検査パターン部及び前記検査層部を前記検査層部の側から観察し、前記検査パターン部の形状と、前記検査層部の形状との相違に基づいて、前記実パターン部のエッチングの状態を評価する工程と、を含む。
　以上の形態によれば、非破壊検査でありながら、エッチング時のラテラルエッチング量を定量的、かつ正確に計測できる検査パターン及びパターンの評価方法を提供することができる。
ウエハ上面からの観察の課題を説明するための図である。 (ａ)は、第１の実施形態の検査パターンを説明するための上面図、（ｂ）は断面図である。 (ａ)は第１の実施形態の検査パターンを製造する方法を説明するための上面図、（ｂ）は断面図である。 (ａ)は図３（ａ）に続く第１の実施形態の検査パターンを製造する方法を説明するための上面図、（ｂ）は図３（ｂ）に続く断面図である。 (ａ)は図４（ａ）に続く第１の実施形態の検査パターンを製造する方法を説明するための上面図、（ｂ）は図４（ｂ）に続く断面図である。 (ａ)は図５（ａ）に続く第１の実施形態の検査パターンを製造する方法を説明するための上面図、（ｂ）は図５（ｂ）に続く断面図である （ａ）は第２の実施形態の検査用パターンを説明するための上面図、（ｂ）は断面図である。 第２の実施形態の径が異なる薄膜を説明するための上面図である。 (ａ)は第２の実施形態の検査パターンを製造する方法を説明するための上面図、（ｂ）は断面図である。 (ａ)は第２の実施形態の検査パターンを製造する方法を説明するための図９（ａ）に続く上面図、（ｂ）は図９（ｂ）に続く断面図である。 (ａ)は第２の実施形態の検査パターンを製造する方法を説明するための図１０（ａ）に続く上面図、（ｂ）は図１０（ｂ）に続く断面図である。 (ａ)は第２の実施形態の検査パターンを製造する方法を説明するための図１１（ａ）に続く上面図、（ｂ）は図１１（ｂ）に続く断面図である。 (ａ)は第２の実施形態の検査パターンを製造する方法を説明するための図１２（ａ）に続く上面図、（ｂ）は図１２（ｂ）に続く断面図である。
　以下、本開示の第１の実施形態、第２の実施形態を説明する。本明細書では、第１の実施形態、第２の実施形態を総称して「本実施形態」とも記す。また、本実施形態の説明に使用される図面は、本開示の技術思想、形状、構成成分の配置を説明することを目的にし、本開示の具体的な形状や構成を限定するものでなく、各構成成分のバランスや縦横比を必ずしも正確に表すものではない。
［第１の実施形態］
　図２(ａ)、図２（ｂ）は、第１の実施形態の検査パターンを説明するための図であって、図２（ａ）は半導体チップ上の検査パターンＴを説明するための上面図、図２（ｂ）は図２（ａ）中に示した矢線IIｂ、IIｂに沿う断面図である。このような第１の実施形態は、化合物半導体によって作製されるフォトダイオードのうち、メサを有する素子を例にして説明を行う。また、図２（ａ）、図２（ｂ）は、半導体チップの製造工程中の状態を示していて、さらに上層の配線層や絶縁層は形成されていない。
　図２（ａ）、図２（ｂ）に示すように、製造工程中の基板２００は、フォトダイオードである実素子Ｍと、検査パターンＴとの両方を含んでいる。実素子Ｍは、基板２００をエッチングして形成される実パターン部であるメサ２０２と、実上層部である電極２０１とを含んでいる。検査パターンＴは、検査パターン部であるメサ２０４と、検査層である薄膜２０３を含んでいる。本実施形態は、以降の説明において、基板２００からメサ２０２、２０４が形成されている方向をチップの「上」あるいは「上方」とし、メサ２０２、２０４から基板２００に向かう方向を「下」あるいは「下方」とする。検査パターンＴは、メサ２０４の形状と、薄膜２０３の形状との相違に基づいて、メサ２０２のエッチングの状態を評価することに使用される。
　電極２０１は、メサ２０２の上に形成されて、メサに電力を供給することに用いられる。薄膜２０３は、少なくともメサ２０４上に形成され、かつ電極２０１よりも厚さが薄い層である。このとき、基板２００は、ダイシング以前のウエハの状態である。
　第１の実施形態では、メサ２０２、２０４がいずれも円柱形状を有している。電極２０１は、Ａｕを材料とする。薄膜２０３は、無機材料の膜を含む絶縁膜であり、例えばＳｉＮ、ＳｉＯ２、ＳｉＯＮ、またはこれらの少なくとも一つを含む膜であってもよい。第１の実施形態の薄膜２０３は、メサ２０４の上部を含む表面と、メサ２０４の周辺の基板２００の一部とを覆う。基板２００上に形成された薄膜の周辺部２０３ａの外縁は、図２（ａ）、図２（ｂ）において、直線Ｌ１、Ｌ２で示される。また、メサ２０４の上面の外縁を直線Ｌ２、Ｌ４で示す。実素子Ｍのメサ２０２のラテラルエッチング量は、電極２０１によって上方から観測することができない。一方、検査パターンTのメサ２０４は、上方から観察した場合、図２（ａ）に示すように、薄膜２０３と重なって見える。薄膜２０３は、メサ２０４の上面が観察可能な程度に薄く、かつ透明性を有する膜であればよく、例えば、その厚さは凡０．０２μｍから０．２μｍであることが好ましい。このような検査パターンＴは、上方からの観察において上面２０４ａの縁部と周辺部２０３ａの縁部の両方に焦点を合わせることができるため、両者の形状（径の相違）の状態を明瞭に視認できる。
　第１の実施形態でいうメサ２０４の形状は、円柱形状のメサ２０４の上面２０４ａの径ｒ１をいう。チップを破壊することなく上方から上面２０４ａを観察し、その径ｒ１を正確に計測し、実素子Ｍの上面２０２ａ径の設計値と比較することにより、メサ２０４のラテラルエッチング量を得ることができる。そして、メサ２０４のラテラルエッチング量を電極２０１の下方で生じているメサ２０２のラテラルエッチングの量とする、またはメサ２０４のラテラルエッチング量に基づいて、電極２０１の下にあるメサ２０２のラテラルエッチングの量を推定することができる。
　すなわち、後に詳述するように、メサ２０２、２０４のエッチングは同時に行われる。このため、メサ２０２、２０４のエッチングの、エッチングガスの流量や放電、エッチングチャンバ内の状態といった条件は同一である。また、メサ２０２、２０４は、同一の基板２００に形成されるから、ウエハの組成等の条件も同一である。さらに、第１の実施形態では、メサ２０２、２０４をウエハの位置によってエッチング状態が変化しない範囲に形成している。したがって、メサ２０４で生じるラテラルエッチングの量は、メサ２０２において生じるラテラルエッチングの量と同一であると見なせる。
　さらに、第１の実施形態は、周辺部２０３ａを含む薄膜２０３がメサ２０２の設計値に基づく形状を有している。本実施形態でいう薄膜２０３の形状は、周辺部２０３ａの径ｒ２を指し、第１の実施形態の周辺部２０３ａは、その径ｒ２がメサ２０２の径の設計値に等しくなっている。このようにすれば、検査者は検査パターンＴを上方から観測し、直線Ｌ１、Ｌ２間、または直線Ｌ３、Ｌ４間の長さを計測して直ちにラテラルエッチング量を評価することが可能になる。このとき、図２（ａ）に示すように、検査パターンＴによれば、周辺部２０３ａの縁部の径ｒ２を基準にしてメサ２０４の上面２０４ａの径ｒ１を明確に視認でき、ラテラルエッチング量の計測を容易にすると共に、直感的に把握することが可能になる。なお、ここで、「評価」は、作製された実パターンＭの寸法形状と設計値との差分の大きさをいい、差分が小さいほど高くなる。また、第１の実施形態において、差分にしきい値を設定し、差分がしきい値以下である場合には設計値との相違を許容するように実素子を評価してもよい。
　以上説明したように、第１の実施形態によれば、非破壊で計測することが困難な実素子Ｍのラテラルエッチング量を、検査パターンＴを上方から観察することによって定量化することができる。さらに、周辺部２０３ａの外縁を理想的なメサの外縁に合わせて設計すれば、計測を容易にすると共に、ラテラルエッチングの程度を感覚的に認識し易くすることができる。したがって、第１の実施形態は、非破壊検査でありながら、エッチング時のラテラルエッチング量を定量的、かつ正確に評価できる検査パターンを提供することができる。
　さらに、第１の実施形態は、メサ２０２、２０４の形状を円柱形状に限定するものではない。例えば、メサ２０２、２０４は上面が矩形の角柱形状を有するものでもよく、このような場合にも上面の矩形のサイズを計測し、ラテラルエッチング量を判定することができる。さらに、第１の実施形態は、ラテラルエッチングばかりでなく、例えば、上面の矩形の角部分の形状（角部分が丸まっている等）によりオーバーエッチングの度合いを判定することができる。さらに、第１の実施形態は、円柱または角柱形状の検査パターンを上面から観察し、上面と周辺部との間隔の長さによってテーパーエッチングの有無を判定することに適用できる。
　次に、第１の実施形態の検査パターンの製造方法を説明する。図３（ａ）から図６（ｂ）は、第１の実施形態の検査パターンＴを製造する方法を説明するための図である。このうち、図３（ａ）、図４（ａ）、図５（ａ）及び図６（ａ）は、製造中のチップの模式的な上面図、図３（ｂ）、図４（ｂ）、図５（ｂ）及び図６（ｂ）は、それぞれ対応する上面図の切断線に沿う断面図である。検査パターンの製造においては、先ず、図３（ａ）、（ｂ）に示すように、ウエハの状態の基板２００にＡｕ製の電極２０１と、アライメントマーク２０５を形成する。なお、アライメントマーク２０５は、以降の工程において検査パターンの位置に複数回露光を行う際の位置合わせに用いられる。第１の実施形態の基板２００は半導体エピタキシャル基板である。電極２０１の形成は、例えば、公知の方法によって行われる。この方法は、例えば、基板２００の表面にレジストを塗布し、フォトリソグラフィによりマスクを作製し、マスク上から例えば電子ビーム蒸着により電極２０１を形成し、その後リフトオフを行う方法であってもよい。アライメントマーク２０５は、例えば、マスクにアライメントマーク作製用のパターンを入れておき、電子ビーム蒸着でＡｕ部材を蒸着することによって可能になる。
　次に、第１の実施形態は、アライメントマーク２０５を参照して電極２０１上に不図示のレジストマスクを形成する。このとき、検査パターンを形成する位置にも材料及び寸法形状が同様のレジストマスクが形成される。そして、このレジストマスクを使ってウエハ状態の基板２００を例えばウェットの手法でエッチングすることにより、図４（ａ）、図４（ｂ）に示すメサ２０２、２０４が形成される。メサ２０４を形成するエッチングは、メサ２０２のエッチングと同時に行われる。メサ２０４は、電極２０１が形成されている位置と異なる位置をエッチングして形成される。ただし、メサ２０４の形成位置は、ウエハ上でメサ２０２のエッチングと条件が同一であると考えられる範囲にある。
　図４（ｂ）に示す状態のメサ２０２は電極２０１の直下に形成され、メサ２０４は基板２００上で上面２０４ａが露出した状態になる。また、メサ２０２、２０４を形成する際のエッチング時にラテラルエッチングが発生する。ラテラルエッチングにより、メサ２０２は、図４（ｂ）に示すように、電極２０１よりも径が小さくなり、その縁部は電極２０１の下に入って上方から観察できなくなる。一方、メサ２０４は、レジスト層の剥離後には上面２０４ａが露出した状態となり、上方から上面の縁部の観察が可能な状態になる。さらに、図４（ｂ）に示すメサ２０４は、ラテラルエッチングの量を観察するためには、上面２０４ａの径を計測し、これを理想的な値（設計値）から差し引くことが必要になる。第１の実施形態は、メサ２０４の上面２０４ａを上方から観察し、直ちにラテラルエッチングの程度が把握できるように、メサ２０４に薄膜２０３を形成している。
　次に、図５（ａ）から図６（ｂ）を用い、薄膜２０３の形成について説明する。図５（ａ）、図５（ｂ）に示すように、第１の実施形態においては、基板２００の全面に薄膜２０３を形成する。第１の実施形態の薄膜２０３は、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）により形成された２０ｎｍのＳｉＮ膜である。そして、第１の実施形態において、薄膜２０３上からメサ２０２の上面２０２ａに図示しないレジストマスクを形成し、レジストマスクによって覆われる部分を除く薄膜２０３を例えばドライエッチングする。このとき、第１の実施形態は、レジストマスクの径を理想的なメサ２０２の径に一致させている。薄膜２０３のエッチング時、メサ２０４にはラテラルエッチングが生じているので、メサ２０２の理想的な径に一致するレジストマスクを使ってエッチングした場合、図５（ｂ）に示すように、メサ２０４の表面と共に、メサ２０４の周囲の基板２００上にも周辺部２０３ａとなる薄膜が残る。
　また、薄膜２０３のエッチング時、メサ２０２、２０４の形成時と同様にラテラルエッチングが生じ得る。ただし、上記したように、薄膜２０３の厚さは２０ｎｍと非常に薄く、エッチング時間がメサのエッチング時間と比較して十分短くなっている。このため、薄膜に生じるラテラルエッチング量は無視できる程度であり、周辺部２０３ａの外縁はメサ２０２の理想的な径と一致すると見なすことができる。なお、薄膜２０３の厚さについては、実素子Ｍのメサ２０２が上方から視認できない場合にメサ２０４が上方から視認可能であることが必要であるため、電極２０１よりも厚さが薄いことを条件とする。ただし、薄膜２０３の厚さは、材料の光透過性やエッチングレート等により適宜定められる。
　以上説明した第１の実施形態の検査パターンＴを使ったメサ２０２の評価は、半導体チップの製造工程中であって、メサ２０４及び薄膜２０３が露出している状態で行われる。なお、メサ２０４及び薄膜２０３が露出している状態は、例えば、少なくとも検査パターンＴの上層に未だどのような層も形成されていない状態をいう。
［第２の実施形態］
　次に、本開示の第２の実施形態を説明する。図７（ａ）、図７（ｂ）は、第２の実施形態の検査用パターンを説明するための図であり、図７（ａ）は上面図、図７（ｂ）は図７（ａ）中に示す矢線VIIb、VIIbに沿う断面図である。第２の実施形態の検査パターンＴ１、Ｔ２、Ｔ３は、実素子Ｍと同一のチップの周囲に複数設けられ、複数の検査パターンＴ１、Ｔ２、Ｔ３の少なくとも一部は、形状が等しく、かつサイズが異なる相似形の薄膜３０３ａ、３０３ｂ、３０３ｃをそれぞれ備えている。第２の実施形態の検査パターンＴ１、Ｔ２、Ｔ３は、第１の実施形態と同様に、アモルファス基板３００をエッチングして形成されたメサ３０４と、メサ３０４の上面３０４ａに形成された薄膜３０３ａ、３０３ｂ、３０３ｃのいずれかを有している。また、実素子Ｍは、第１の実施形態と同様に、基板３００をエッチングして形成されたメサ３０２と、メサ３０２の上面３０２ａに形成された電極３０１を備えている。
　図７（ａ）、図７（ｂ）から明らかなように、薄膜３０３ａ、３０３ｂ、３０３ｃのうち、薄膜３０３ａの径は上面３０４ａよりも小さく、薄膜３０３ｂの径は上面３０４ａの径に一致し、周辺部３０３ｃaを含む薄膜３０３ｃの上面視における径は上面３０４ａよりも大きくなっている。また、３つの検査パターンＴ１、Ｔ２、Ｔ３の上面３０４ａの径は全て同一である。
　図８は、薄膜３０３ａ、３０３ｂ、３０３ｃを説明するための上面図である。薄膜３０３ａ、３０３ｂ、３０３ｃは、この順で、その径が０．２ｕｍずつ大きくなっている。つまり、図８に示すように、距離ｄａ，ｂ、ｄｂ，ｃは、それぞれ０．１μmである。また、図８中においては、メサ３０４を形成するエッチングに使用されるレジストマスク８０１の外縁が破線で示されている。レジストマスク８０１は上面視において円形であり、その径は全て同一である。薄膜３０３ａの径ｒａはレジストマスク８０１よりも０．２μｍ小さく、薄膜３０３ｂの径ｒｂはレジストマスク８０１の径よりも０．１μm小さく、薄膜３０３ｃの径ｒｃはレジストマスク８０１の径と一致するように設計されている。図８に示す状態の検査用パターンＴ３によれば、上面３０４ａの径が薄膜３０３ｃの径ｒｃよりも小さいことから、メサ３０４の形成時にラテラルエッチングが発生し、メサ３０４の径がレジストマスク８０１よりも小さくなっていることが分かる。また、検査用パターンＴ１によれば、上面３０４ａが薄膜３０３ａの径ｒａよりも大きいことから、ラテラルエッチング量は０．２μｍ以下であることが分かる。さらに、検査用パターンＴ２によれば、上面３０４ａが薄膜３０３ａの径ｒｂと一致していることから、ラテラルエッチング量は０．１μｍ程度であることが分かる。以上のように、第２の実施形態は、メサのエッチング時のラテラルエッチングの有無を判定するばかりでなく、この凡その程度をメサの径を計測することなく評価することができる。
　次に、第２の実施形態の検査用パターンの製造方法を説明する。図９（ａ）から図１３（ｂ）は、第２の実施形態の検査パターンＴを製造する方法を説明するための図である。このうち、図９（ａ）、図１０（ａ）、図１１（ａ）及び図１２（ａ）は、製造中のチップの模式的な上面図、図９（ｂ）、図１０（ｂ）、図１１（ｂ）及び図１２（ｂ）は、それぞれに対応する上面図の切断線に沿う断面図である。第２の実施形態は、図９（ａ）、図９（ｂ）に示すように、第１実施形態と同様に、基板３００上に電極３０１とアライメントマーク３０５とを形成する。そして、図１０（ａ）、図１０（ｂ）に示すように、それぞれ電極３０１の形成位置と異なる所定の位置に形状が等しく、かつサイズ（径）の異なる薄膜３０３ａ、３０３ｂ、３０３ｃを形成する。第２の実施形態の薄膜３０３ａ、３０３ｂ、３０３ｃは、第１の実施形態と同様に、プラズマＣＶＤにより形成されるＳｉＮ膜である。
　次に、第２の実施形態では、図１１（ａ）、図１１（ｂ）に示すように、電極３０１の上からレジストマスク８０１を公知のフォトリソグラフィにより形成する。また、電極３０１の上のレジストマスク８０１と同一の径を有するレジストマスク８０１を、薄膜３０３ａ、３０３ｂ、３０３ｃのそれぞれの上に形成する。次に、第２の実施形態では、レジストマスク８０１をマスクにして基板３００をエッチングし、メサ３０２、３０４を形成する。図１２（ａ）、図１２（ｂ）は、基板３００のエッチング後、レジストマスク８０１の剥離前の状態を示している。図１２（ａ）、図１２（ｂ）によれば、メサ３０２、３０４はレジストマスク８０１よりも径が小さく、エッチング時にラテラルエッチングが発生していることが分かる。また、メサ３０４の径はいずれも等しいが、上面３０４ａの薄膜３０３ａ、３０３ｂ、３０３ｃの径が相違し、薄膜３０３ａ、３０３ｂ、３０３ｃの縁と上面３０４ａの縁とを比較することによってラテラルエッチングの凡その程度を計測することなく評価することができる。
　図１３（ａ）、図１３（ｂ）は、図１２（ａ）、図１２（ｂ）に示す状態の検査パターン及び実パターンからレジストマスク８０１を剥離した状態を示す。なお、レジストマスク８０１の剥離は、例えば、アセトン・エタノールを用いて行われる。
　なお、以上説明した本開示の第１の実施形態、第２の実施形態は、メサ及び薄膜の上面視の形状を円形である例を示したが、メサ及び薄膜の上面視の形状は円形に限定されるものでなく、楕円形や長方形、正方形等の矩形であってもよく、この形状は、実素子そのものの本来の目的にしたがって任意の形状をとることができることは明らかである。
２００，３００　基板
２０１，３０１　電極
２０２，２０４，３０２，３０４　メサ
２０２ａ，２０４ａ，３０２ａ，３０４ａ　上面
２０３，３０３ａ，３０３ｂ，３０３ｃ　薄膜
２０３ａ，３０３ｃ，a　周辺部
２０５，３０５　アライメントマーク
８０１　レジストマスク
Ｍ　実素子
Ｔ　検査パターン
Ｈ　観測用ホール

Claims (7)

  1. 　実素子に用いられるパターンの加工状態を検査するための検査パターンであって、
    　前記実素子は、基板をエッチングして形成される実パターン部と、前記実パターン部の上に形成される実上層部と、を含み、
    　前記検査パターンは、
    　前記基板をエッチングして形成された検査パターン部と、
    　少なくとも前記検査パターン部の上に形成され、かつ前記実上層部よりも厚さが薄い検査層部と、を含み、
    　前記検査パターン部の形状と、前記検査層部の形状との相違に基づいて、前記実パターン部のエッチングの状態が評価される、検査パターン。
  2. 　前記検査層部は、前記実パターン部の設計値に基づく形状を有する、請求項１に記載の検査パターン。
  3. 　前記基板に複数設けられ、複数の前記検査パターンの少なくとも一部は、形状が等しく、かつサイズが異なる相似形の前記検査層部をそれぞれ備える、請求項１または２に記載の検査パターン。
  4. 　前記実上層部は、前記実パターン部に電力を供給するための電極である、請求項１から３のいずれか一項に記載の検査パターン。
  5. 　前記検査層部は、無機材料の膜を含む、請求項１から４のいずれか一項に記載の検査パターン。
  6. 　基板をエッチングして形成される実パターン部と、前記実パターン部の上に形成される実上層部と、を含む実素子の加工状態を評価するためのパターンの評価方法であって、
    　前記基板をエッチングして形成された検査パターン部と、少なくとも前記検査パターン部の上に形成され、かつ前記実上層部よりも厚さが薄い検査層部と、を含む検査パターンを製造する工程と、
    　前記検査パターン部及び前記検査層部を前記検査層部の側から観察し、前記検査パターン部の形状と、前記検査層部の形状との相違に基づいて、前記実パターン部のエッチングの状態を評価する工程と、を含むパターンの評価方法。
  7. 　前記実パターン部のエッチングの状態を評価する工程は、少なくとも前記検査パターンが露出した状態で行われる、請求項６に記載のパターンの評価方法。
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