JPS60124941A - 集積回路の製造法 - Google Patents

集積回路の製造法

Info

Publication number
JPS60124941A
JPS60124941A JP23401083A JP23401083A JPS60124941A JP S60124941 A JPS60124941 A JP S60124941A JP 23401083 A JP23401083 A JP 23401083A JP 23401083 A JP23401083 A JP 23401083A JP S60124941 A JPS60124941 A JP S60124941A
Authority
JP
Japan
Prior art keywords
etching
region
wiring
polycrystalline
plasma etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP23401083A
Other languages
English (en)
Inventor
Hiroshi Fujita
冨士田　廣志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP23401083A priority Critical patent/JPS60124941A/ja
Publication of JPS60124941A publication Critical patent/JPS60124941A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は集積回路の製造法に係る。
［発明の技術的背景とぞめ問題点］ 従来、集積回路の構成素子として必要な半導体多結晶配
線を形成するには、半導体基板１上に半導体多結晶層を
堆積させ、第１図に示すようにその表面に転字技術によ
りフ７Ｉｔ−レジストパターン２を形成し、これを耐エ
ツチングマス、り層としてプラズマエツチングを行っ【
、半導体多結晶層を選択的に１ツチングしている。第２
図は」−ツチング後の第１図■−■線における断面図で
、この図中、３は形成された半導体多結晶配線を示して
いる。
プラズマエツチング（ケミカル　ドライ　エツチング）
は、通常エッチャント供給棒条件でエツチングするため
、被エツチング層の面積により実効エツチング速度が異
なり、面積が小さい程エツチング速度は人である。
また、プラズマエツチングは等方性エツチングであるた
め、フォトレジスト等の耐エツチング層の下方にもサイ
ドエツチングが進行する。而して、ジャストエッチ後は
実効エツチング面積が大きく減少するので、サイドエツ
チングの速度は大きくなる。
従って、フォトレジストパターンの形状によってエツチ
ング速度が左右されることとなり、１”半導体多結晶配
線面積／チップ面積」だ小さいパターンで、「半導体多
結晶配線周辺長／チップ面積」が小さいパターン程、半
導体多結晶層の厚さ方向のエツチング速度は小さく、サ
イドエッヂング速度が大きいので、Ａ−バエツヂング時
の１ノ゛イドエツヂング量は人となり、またサイドエツ
チング但の精密側′ｏ１１は困難である。
そのため、半導体多結晶配線３はパターンより細くなり
、集積回路の特性、歩留り低下の原因となっている。な
お、第１図中４はチップ境界を示づ。
「ざｔ明の目的」 本発明は１記の事情に基きなされたもので、フｙ＋１−
レジストパターンと、これを耐エツチングマスクどしτ
プラズマエツチングにより形成した半導体多結晶配線と
の＝Ｊ法変換差を減少さけ得ると共に、イのバラツキも
小さくＣきる集積回路の製造法を百ることを目的とりる
。
［発明の１取彎」 積した゛１′導体多結晶層表面に第１のプラズマエツチ
ングにＪ−リ、表面全領域に半導体多結晶配線を形成し
、第２のプラズマエツチングににり前記半導イホ多結晶
配線中の不要のものを除去Ｊることを［発明の実施例］ 本発明の製造法にあっては、まず半導体基板１表面に半
導体多結晶層を形成し、第３図に示づようにその表面に
半導体多結晶配線パターン領域Ａと、この領域外に配置
したダミー配線領域Ｂとを有づる第１のフォトマスクを
用意し、これにより半導体多結晶層表面に配線フＡトレ
ジス；・パターン５、ダミー配線フＡトレジストパター
ン６を形成する。なお、ダミー配線の総延長はできるた
り長くなるにうにする。
上記のようにフォトレジストパターンを形成した後、第
１のプラズマエツチングにより、４１４図に示づように
領域Ａ、Ｂの半導体多結晶パターン５ａ、６ａを同時に
形成づる。
次に、第２のフォトマスクにより領Ｉ或ＡをおＪｊつて
第２のフォトレジストパターン７を形成し、第２のプラ
ズマエツチングにより領域Ｂのダミー配線６ａを除去層
る。
上記の本発明によれば、ダミー配線領域の附加により、
第゛１のプラズマエツチング時の実効エツチング面４ｉ
’＋が減少し、よｌこジトス１へ上ツチング後の実効１
しｙ　’ｆ−ング面槓が増加する。従って、プラズマ１
ツブングの面積９）Ｊ宋により、ジトス１へ１ツヂンク
；ｌ：　（、”の」ニツブ−ング速１褪は人となり、ジ
′１ｒストコッチング後のサイド−１−ツチング速）哀
は小となるので、同−Ａ−バエッチングに対重るリイド
エップング１イ１は減少し、まｌこてのバラツキも小と
な１光明の効果１ 上記のにうに、サイドエツチング但およびそのパンツ１
；が減少させられるので、集積回路の特性、その歩留り
の向上をはかることができる。
【図面の簡単な説明】
第１図は従来の製造法の平面図、第２図は第１図１−１
を線におりる断面図、第３図は本発明一実施例の０１′
１のシラス′マエツヂング用のフォトレジストパターン
の平面図、第４図は第３図ＩＶ　−ＩＶ線にＪｊ　ＬＪ
る第１のプラズマエツチング後の断面図、１・・・半導
体基板 ４・・・チップ境界 ５．６．７・・・７Ｚ１〜レジストパターン５ａ・・・
半導体多結晶配線 ６ａ・・・ダミー配線 出願代理人　弁理士　菊　池　Ｉｉ　部第１図 ン 第３図 第５図 第２図 第４図 ■ 第６図

Claims (1)

    【特許請求の範囲】
  1. 半導基板上に堆積した半導体多結晶層表面に第１のプラ
    ズマエツチングにより、表面全領域に半導体多結晶配線
    を形成し、第２のプラズマエツチングにより前記半導体
    多結晶配線中の不要のものを除去りることを特徴とする
    集積回路の製造法。
JP23401083A 1983-12-12 1983-12-12 集積回路の製造法 Pending JPS60124941A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP23401083A JPS60124941A (ja) 1983-12-12 1983-12-12 集積回路の製造法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP23401083A JPS60124941A (ja) 1983-12-12 1983-12-12 集積回路の製造法

Publications (1)

Publication Number Publication Date
JPS60124941A true JPS60124941A (ja) 1985-07-04

Family

ID=16964134

Family Applications (1)

Application Number Title Priority Date Filing Date
JP23401083A Pending JPS60124941A (ja) 1983-12-12 1983-12-12 集積回路の製造法

Country Status (1)

Country Link
JP (1) JPS60124941A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0219100A2 (en) * 1985-10-16 1987-04-22 Kabushiki Kaisha Toshiba Method of forming a fine pattern
JPS62123722A (ja) * 1985-11-22 1987-06-05 Nec Corp 半導体装置
JPS63138738A (ja) * 1986-12-01 1988-06-10 Ricoh Co Ltd 半導体装置の製造方法
JPH02196424A (ja) * 1989-01-25 1990-08-03 Rohm Co Ltd 半導体装置の製造方法
FR2681958A1 (fr) * 1991-10-01 1993-04-02 France Telecom Dispositif comportant un modele configure par photogravure, notamment circuit electrique.
US6794677B2 (en) 2000-10-02 2004-09-21 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit device and method for fabricating the same

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0219100A2 (en) * 1985-10-16 1987-04-22 Kabushiki Kaisha Toshiba Method of forming a fine pattern
JPS62123722A (ja) * 1985-11-22 1987-06-05 Nec Corp 半導体装置
JPS63138738A (ja) * 1986-12-01 1988-06-10 Ricoh Co Ltd 半導体装置の製造方法
JPH02196424A (ja) * 1989-01-25 1990-08-03 Rohm Co Ltd 半導体装置の製造方法
FR2681958A1 (fr) * 1991-10-01 1993-04-02 France Telecom Dispositif comportant un modele configure par photogravure, notamment circuit electrique.
US6794677B2 (en) 2000-10-02 2004-09-21 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit device and method for fabricating the same

Similar Documents

Publication Publication Date Title
KR960013504B1 (ko) 미세패턴의 형성방법
JPH07321345A (ja) マイクロメカニズム構造体を形成する方法
JPS60124941A (ja) 集積回路の製造法
JPS6211068B2 (ja)
JPS54105476A (en) Manufacture of semiconductor device
JPS6257222A (ja) 半導体装置の製造方法
JP3274448B2 (ja) ステンシルマスクの製造方法
JPH07106327A (ja) 半導体装置及びその製造方法
JPS56114355A (en) Manufacture of semiconductor device
JPS5669833A (en) Fine processing method of thin film
JPS604221A (ja) 半導体装置の製造方法
JPH10247661A (ja) ボンディング用構造の形成方法
JPS62194628A (ja) 半導体装置の製造方法
KR100265989B1 (ko) 반도체 장치의 폴리실리콘 패턴 형성방법
JPH03101229A (ja) 半導体集積回路装置の製造方法
JPH0220139B2 (ja)
JPS63211722A (ja) 半導体装置の製造方法
JPS5578543A (en) Semiconductor with insulating-film separated construction
JPH02231722A (ja) 配線パターン形成方法
JPS63213930A (ja) 半導体装置の製造方法
JPH01302841A (ja) 半導体装置の配線形成方法
JP2000260751A (ja) 半導体装置の製造方法
JPH03171735A (ja) 半導体装置の製造方法
JPS54109775A (en) Manufacture of semiconductor device
JPS593953A (ja) 半導体装置の製造方法