JPH02196424A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02196424A JPH02196424A JP1589289A JP1589289A JPH02196424A JP H02196424 A JPH02196424 A JP H02196424A JP 1589289 A JP1589289 A JP 1589289A JP 1589289 A JP1589289 A JP 1589289A JP H02196424 A JPH02196424 A JP H02196424A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は、半導体装置の製造方法に関し、詳しくは、
反応性イオンエツチング（以下、ＲＩＥ）などにより異
方性エツチングを行う場合に、導体パターン間隔の疎密
にかかわらず均一なエツチングができるような半導装置
の製造方法に関する。
反応性イオンエツチング（以下、ＲＩＥ）などにより異
方性エツチングを行う場合に、導体パターン間隔の疎密
にかかわらず均一なエツチングができるような半導装置
の製造方法に関する。
［従来の技術］
従来、ＬＳＩ等の半導体製造工程における金属配線の形
成（メタライゼーション）の工程では、層間絶縁膜にコ
ンタクト孔を開孔して、ソース。
成（メタライゼーション）の工程では、層間絶縁膜にコ
ンタクト孔を開孔して、ソース。
ドレインやゲートより金属配線を引き出し、素子間相互
を接続してＬＳＩ回路を完成させている。
を接続してＬＳＩ回路を完成させている。
また、このとき、パッケージとの接続を行うためのポン
ディングパッドも同時に形成される。
ディングパッドも同時に形成される。
なお、前記の素子間相互接続等では、ソース。
ドレインやゲート等の素子形成領域に電圧を印加できる
ようにするために、レジストパターンをマスクにしてポ
リシリコンやメタル（金属）の導電体層を選択的にエツ
チングして、レジストを除去して、配線パターンを形成
し、配線を完成させる。
ようにするために、レジストパターンをマスクにしてポ
リシリコンやメタル（金属）の導電体層を選択的にエツ
チングして、レジストを除去して、配線パターンを形成
し、配線を完成させる。
［解決しようとする課題］
配線パターンを形成するためのドライエツチングでは、
導電体層を形成した後に、レジストをマスフにして、例
えば、ＲＩＥによりエツチングするが、形成する配線パ
ターンに疎密性がある場合には、寸法再現性に差が生じ
て疎パターンが消失したり、過剰エツチングされる欠点
がある。
導電体層を形成した後に、レジストをマスフにして、例
えば、ＲＩＥによりエツチングするが、形成する配線パ
ターンに疎密性がある場合には、寸法再現性に差が生じ
て疎パターンが消失したり、過剰エツチングされる欠点
がある。
この発明は、このような従来技術の問題点を解決するも
のであって、疎の状態にある導体パターンを形成する際
にサイドエッチ量を抑制することができる半導体装置の
製造方法を提供することを目的とする。
のであって、疎の状態にある導体パターンを形成する際
にサイドエッチ量を抑制することができる半導体装置の
製造方法を提供することを目的とする。
［課題を解決するための手段］
このような目的を達成するためのこの発明の半導体装置
の製造方法の構成は、配線層或は電極層等を形成するた
めの導体層を形成してその上にレジストパターンを形成
する第１の工程と、レジストパターンをマスクにしてド
ライエツチングした後にレジストパターンを除去して配
線パターン或は電極パターン等の導体パターンを形成す
る第２の工程とを有する半導体装置の製造方法において
、第１の工程で形成されるレジストパターンのうち隣接
パターンとの間隔が疎となる導体パターンを形成する第
１のレジストパターンに対し、ポリマー供給のための第
２のレジストパターンを第１のレジストパターンに隣接
して設けるものである。
の製造方法の構成は、配線層或は電極層等を形成するた
めの導体層を形成してその上にレジストパターンを形成
する第１の工程と、レジストパターンをマスクにしてド
ライエツチングした後にレジストパターンを除去して配
線パターン或は電極パターン等の導体パターンを形成す
る第２の工程とを有する半導体装置の製造方法において
、第１の工程で形成されるレジストパターンのうち隣接
パターンとの間隔が疎となる導体パターンを形成する第
１のレジストパターンに対し、ポリマー供給のための第
２のレジストパターンを第１のレジストパターンに隣接
して設けるものである。
［作用コ
このように、形成する疎配線パターン等の導体パターン
に対応するレジストパターンに隣接してポリマー供給用
の補助レジストパターンを設けることにより、ドライエ
ツチング時、レジストからのポリマーが供給不足となる
ことはなくなる。したがって、ドライエツチングの際に
側壁保護膜が形成されるので、過剰サイドエッチ現象が
ほとんど発生しない。
に対応するレジストパターンに隣接してポリマー供給用
の補助レジストパターンを設けることにより、ドライエ
ツチング時、レジストからのポリマーが供給不足となる
ことはなくなる。したがって、ドライエツチングの際に
側壁保護膜が形成されるので、過剰サイドエッチ現象が
ほとんど発生しない。
その結果、疎密配線相互におけるサイドエッチ量の差を
低減でき、疎パターンが消失したり、過剰エツチングが
なくなり、信頼性の高い配線を実現できる。
低減でき、疎パターンが消失したり、過剰エツチングが
なくなり、信頼性の高い配線を実現できる。
［実施例コ
以下、この発明の一実施例について図面を参照して詳細
に説明する。
に説明する。
第１図は、この発明の半導体製造方法を適用した一実施
例の配線形成工程の状態説明図である。
例の配線形成工程の状態説明図である。
第１図において、（ａ）は、層間絶縁膜を選択的にエツ
チングして、シリコン面が露出するコンタクト孔を開孔
し、次に、ウェハ而にアルミニューム（ＡＪ２）を、例
えば、約１μｍ程度ＰＶＤ法で堆積し、導電体層１を形
成し、これにパターン形成すべきレジストパターン２ａ
とこれに隣接して複数の補助レジストパターン２．２，
２．２を配設した状態を示している。なお、レジストパ
ターン２ａは、これに隣接した、パターン形成すべきレ
ジストパターン２ｂ或は２Ｃとは、パターン間隔がひら
いた疎配線パターンとなっている。−方、レジストパタ
ーン２Ｃと２ｄとの配線間隔は、近い距離関係にあって
、密配線状態になっている。
チングして、シリコン面が露出するコンタクト孔を開孔
し、次に、ウェハ而にアルミニューム（ＡＪ２）を、例
えば、約１μｍ程度ＰＶＤ法で堆積し、導電体層１を形
成し、これにパターン形成すべきレジストパターン２ａ
とこれに隣接して複数の補助レジストパターン２．２，
２．２を配設した状態を示している。なお、レジストパ
ターン２ａは、これに隣接した、パターン形成すべきレ
ジストパターン２ｂ或は２Ｃとは、パターン間隔がひら
いた疎配線パターンとなっている。−方、レジストパタ
ーン２Ｃと２ｄとの配線間隔は、近い距離関係にあって
、密配線状態になっている。
そこで、これらのパターン間には、補助レジストパター
ン２が配設されていない。なお、４は、層間絶縁膜或は
サブストレート等の下層である。
ン２が配設されていない。なお、４は、層間絶縁膜或は
サブストレート等の下層である。
ここで、補助レジストパターン２は、エツチングの際に
、レジストからポリマーを供給するために設けられたパ
ターンであって、通常のものより線幅の細い細線パター
ンとなっていて、その高さは、パターン形成用のレジス
トパターンよりも低く、その本数は、隣接して形成され
る配線パターンとの距離に応じて決定される。なお、補
助レジストパターン２の線幅と高さは、ドライエツチン
グ、例えば、ＲＩＥエツチングした際に、消失する程度
ものとして形成されている。
、レジストからポリマーを供給するために設けられたパ
ターンであって、通常のものより線幅の細い細線パター
ンとなっていて、その高さは、パターン形成用のレジス
トパターンよりも低く、その本数は、隣接して形成され
る配線パターンとの距離に応じて決定される。なお、補
助レジストパターン２の線幅と高さは、ドライエツチン
グ、例えば、ＲＩＥエツチングした際に、消失する程度
ものとして形成されている。
このような補助レジストパターン２を疎配線パターンに
対応するレジストパターン２ａに隣接して形成した状態
で、次に、ＲＩＥエツチングすると、同図（ｂ）に示す
ように、補助レジストパターン２からエツチングの際に
ポリマーが供給されて選択異方性エツチングが行われ、
導電体層１から形成される疎配線の配線パターン３ａは
、側壁保護膜が十分に形成されて、側面が垂直のきれい
な配線パターンとなる。また、密配線となる配線パター
ン３ ｂ＋ ３ Ｃ＋ ３ ｄにあっても同様に隣接す
るパターン形成用のレジストからポリマーが供給される
ので、側面が垂直のきれいなパターンとなる。
対応するレジストパターン２ａに隣接して形成した状態
で、次に、ＲＩＥエツチングすると、同図（ｂ）に示す
ように、補助レジストパターン２からエツチングの際に
ポリマーが供給されて選択異方性エツチングが行われ、
導電体層１から形成される疎配線の配線パターン３ａは
、側壁保護膜が十分に形成されて、側面が垂直のきれい
な配線パターンとなる。また、密配線となる配線パター
ン３ ｂ＋ ３ Ｃ＋ ３ ｄにあっても同様に隣接す
るパターン形成用のレジストからポリマーが供給される
ので、側面が垂直のきれいなパターンとなる。
その結果、形成する配線パターン間隔の疎密に影響され
ない均一な線幅の配線パターンを形成することができる
。
ない均一な線幅の配線パターンを形成することができる
。
以上説明してきたが、実施例では、ポリマーを供給する
補助レジストパターンを線パターンとして説明している
が、これは、ドツトパターンや、矩形パターン、その他
′の形状のパターンであってもよく、配線パターンを形
成するための隣接するレジストパターンとの間隔とその
幅は、その形状と数とに応じて決定されればよい。
補助レジストパターンを線パターンとして説明している
が、これは、ドツトパターンや、矩形パターン、その他
′の形状のパターンであってもよく、配線パターンを形
成するための隣接するレジストパターンとの間隔とその
幅は、その形状と数とに応じて決定されればよい。
［発明の効果］
以上の説明から理解できるように、この発明にあっては
、形成する疎配線パターン等の導体パターンに対応する
レジストパターンに隣接してポリマー供給用の補助レジ
ストパターンを設けることにより、ドライエツチング時
、レジストからのポリマーが供給不足となることはなく
なる。したがって、ドライエツチングの際に側壁保護膜
が形成されるので、過剰サイドエッチ現象がほとんど発
生しない。
、形成する疎配線パターン等の導体パターンに対応する
レジストパターンに隣接してポリマー供給用の補助レジ
ストパターンを設けることにより、ドライエツチング時
、レジストからのポリマーが供給不足となることはなく
なる。したがって、ドライエツチングの際に側壁保護膜
が形成されるので、過剰サイドエッチ現象がほとんど発
生しない。
その結果、疎密配線相互におけるサイドエッチ酸の差を
低減でき、疎パターンが消失したり、過剰エツチングが
なくなり、信頼性の高い配線を実現できる。
低減でき、疎パターンが消失したり、過剰エツチングが
なくなり、信頼性の高い配線を実現できる。
第１図は、この発明の半導体製造方法を適用した一実施
例の配線形成工程の状態説明図である。 １・・・導電体層、２・・・補助レジストパターン、２
ａ＋ ２ｂ、２ｃｔ ２ｄ・・・レジストパターン
、３ａｔ ３ｂ、３ｃ＋ 、３ｄ−・・配線パターン、
４・・・下層。
例の配線形成工程の状態説明図である。 １・・・導電体層、２・・・補助レジストパターン、２
ａ＋ ２ｂ、２ｃｔ ２ｄ・・・レジストパターン
、３ａｔ ３ｂ、３ｃ＋ 、３ｄ−・・配線パターン、
４・・・下層。
Claims (1)
- （１）配線層或は電極層等を形成するための導体層を形
成してその上にレジストパターンを形成する第１の工程
と、前記レジストパターンをマスクにしてドライエッチ
ングした後に前記レジストパターンを除去して配線パタ
ーン或は電極パターン等の導体パターンを形成する第２
の工程とを有する半導体装置の製造方法において、第１
の工程で形成されるレジストパターンのうち隣接パター
ンとの間隔が疎となる前記導体パターンを形成する第１
のレジストパターンに対し、ポリマー供給のための第２
のレジストパターンを第１のレジストパターンに隣接し
て設けることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1015892A JPH0770528B2 (ja) | 1989-01-25 | 1989-01-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1015892A JPH0770528B2 (ja) | 1989-01-25 | 1989-01-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02196424A true JPH02196424A (ja) | 1990-08-03 |
| JPH0770528B2 JPH0770528B2 (ja) | 1995-07-31 |
Family
ID=11901439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1015892A Expired - Lifetime JPH0770528B2 (ja) | 1989-01-25 | 1989-01-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770528B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60124941A (ja) * | 1983-12-12 | 1985-07-04 | Toshiba Corp | 集積回路の製造法 |
| JPS61263130A (ja) * | 1985-05-15 | 1986-11-21 | Toshiba Corp | 半導体装置の製造方法 |
| JPH01186624A (ja) * | 1988-01-14 | 1989-07-26 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JPH0226231U (ja) * | 1988-08-05 | 1990-02-21 |
-
1989
- 1989-01-25 JP JP1015892A patent/JPH0770528B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60124941A (ja) * | 1983-12-12 | 1985-07-04 | Toshiba Corp | 集積回路の製造法 |
| JPS61263130A (ja) * | 1985-05-15 | 1986-11-21 | Toshiba Corp | 半導体装置の製造方法 |
| JPH01186624A (ja) * | 1988-01-14 | 1989-07-26 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JPH0226231U (ja) * | 1988-08-05 | 1990-02-21 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0770528B2 (ja) | 1995-07-31 |
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