JPH0770528B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0770528B2 JPH0770528B2 JP1015892A JP1589289A JPH0770528B2 JP H0770528 B2 JPH0770528 B2 JP H0770528B2 JP 1015892 A JP1015892 A JP 1015892A JP 1589289 A JP1589289 A JP 1589289A JP H0770528 B2 JPH0770528 B2 JP H0770528B2
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- JP
- Japan
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- pattern
- resist pattern
- wiring
- resist
- etching
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体装置の製造方法に関し、詳しくは、
反応性イオンエッチング（以下、RIE）などにより異方
性エッチングを行う場合に、導体パターン間隔の疎密に
かかわらず均一なエッチングができるような半導装置の
製造方法に関する。
反応性イオンエッチング（以下、RIE）などにより異方
性エッチングを行う場合に、導体パターン間隔の疎密に
かかわらず均一なエッチングができるような半導装置の
製造方法に関する。
［従来の技術］ 従来、LSI等の半導体製造工程における金属配線の形成
（メタライゼーション）の工程では、層間絶縁膜にコン
タクト孔を開孔して、ソース，ドレインやゲートより金
属配線を引き出し、素子間相互を接続してLSI回路を完
成させている。また、このとき、パッケージとの接続を
行うためのボンディングパッドも同時に形成される。
（メタライゼーション）の工程では、層間絶縁膜にコン
タクト孔を開孔して、ソース，ドレインやゲートより金
属配線を引き出し、素子間相互を接続してLSI回路を完
成させている。また、このとき、パッケージとの接続を
行うためのボンディングパッドも同時に形成される。
なお、前記の素子間相互接続等では、ソース，ドレイン
やゲート等の素子形成領域に電圧を印加できるようにす
るために、レジストパターンをマスクにしてポリシリコ
ンやメタル（金属）の導電体層を選択的にエッチングし
て、レジストを除去して、配線パターンを形成し、配線
を完成させる。
やゲート等の素子形成領域に電圧を印加できるようにす
るために、レジストパターンをマスクにしてポリシリコ
ンやメタル（金属）の導電体層を選択的にエッチングし
て、レジストを除去して、配線パターンを形成し、配線
を完成させる。
［解決しようとする課題］ 配線パターンを形成するためのドライエッチングでは、
導電体層を形成した後に、レジストをマスクにして、例
えば、RIEによりエッチングするが、形成する配線パタ
ーンに疎密性がある場合には、寸法再現性に差が生じて
疎パターンが消失したり、過剰エッチングされる欠点が
ある。
導電体層を形成した後に、レジストをマスクにして、例
えば、RIEによりエッチングするが、形成する配線パタ
ーンに疎密性がある場合には、寸法再現性に差が生じて
疎パターンが消失したり、過剰エッチングされる欠点が
ある。
この発明は、このような従来技術の問題点を解決するも
のであって、疎の状態にある導体パターンを形成する際
にサイドエッチ量を抑制することができる半導体装置の
製造方法を提供することを目的とする。
のであって、疎の状態にある導体パターンを形成する際
にサイドエッチ量を抑制することができる半導体装置の
製造方法を提供することを目的とする。
［課題を解決するための手段］ このような目的を達成するためのこの発明の半導体装置
の製造方法の構成は、配線層或は電極層等を形成するた
めの導体層を形成してその上にレジストパターンを形成
する第１の工程と、レジストパターンをマスクにしてド
ライエッチングした後にレジストパターンを除去して配
線パターン或は電極パターン等の導体パターンを形成す
る第２の工程とを有する半導体装置の製造方法におい
て、第１の工程で形成されるレジストパターンのうち隣
接パターンとの間隔が疎となる導体パターンを形成する
第１のレジストパターンに対し、ポリマー供給のために
パターン形成用の通常のパターン幅より線幅が細くかつ
その高さが低い前記ドライエッチングの工程で消失する
程度の第２のレジストパターンを第１のレジストパター
ンに隣接して設けるものである。
の製造方法の構成は、配線層或は電極層等を形成するた
めの導体層を形成してその上にレジストパターンを形成
する第１の工程と、レジストパターンをマスクにしてド
ライエッチングした後にレジストパターンを除去して配
線パターン或は電極パターン等の導体パターンを形成す
る第２の工程とを有する半導体装置の製造方法におい
て、第１の工程で形成されるレジストパターンのうち隣
接パターンとの間隔が疎となる導体パターンを形成する
第１のレジストパターンに対し、ポリマー供給のために
パターン形成用の通常のパターン幅より線幅が細くかつ
その高さが低い前記ドライエッチングの工程で消失する
程度の第２のレジストパターンを第１のレジストパター
ンに隣接して設けるものである。
［作用］ このように、形成する疎配線パターン等の導体パターン
に対応するレジストパターンに隣接してポリマー供給用
の補助レジストパターンを第２のレジストパターンとし
て設け、しかも、この第２のレジストパターンの線幅と
高さとが通常のパターン形成用のレジストパターン幅よ
りも細くかつ高さが低いので、ドライエッチングの際に
特別な処理をせずに補助レジストパターンを消失させる
ことができる。その結果、ドライエッチング時には第２
のレジストパターンを考慮せずに済み、かつ、ドライエ
ッチング時、レジストからのポリマーが供給不足となる
ことはなくなる。したがって、ドライエッチングの際に
側壁保護膜が形成されるので、過剰サイドエッチ現象が
ほとんど発生しない。
に対応するレジストパターンに隣接してポリマー供給用
の補助レジストパターンを第２のレジストパターンとし
て設け、しかも、この第２のレジストパターンの線幅と
高さとが通常のパターン形成用のレジストパターン幅よ
りも細くかつ高さが低いので、ドライエッチングの際に
特別な処理をせずに補助レジストパターンを消失させる
ことができる。その結果、ドライエッチング時には第２
のレジストパターンを考慮せずに済み、かつ、ドライエ
ッチング時、レジストからのポリマーが供給不足となる
ことはなくなる。したがって、ドライエッチングの際に
側壁保護膜が形成されるので、過剰サイドエッチ現象が
ほとんど発生しない。
その結果、疎密配線相互におけるサイドエッチ量の差を
低減でき、疎パターンが消失したり、過剰エッチングが
なくなり、信頼性の高い配線を実現できる。
低減でき、疎パターンが消失したり、過剰エッチングが
なくなり、信頼性の高い配線を実現できる。
［実施例］ 以下、この発明の一実施例について図面を参照して詳細
に説明する。
に説明する。
第１図は、この発明の半導体製造方法を適用した一実施
例の配線形成工程の状態説明図である。
例の配線形成工程の状態説明図である。
第１図において、（ａ）は、層間絶縁膜を選択的にエッ
チングして、シリコン面が露出するコンタクト孔を開孔
し、次に、ウエハ面にアルミニューム（Al）を、例え
ば、約１μｍ程度PVD法で堆積し、導電体層１を形成
し、これにパターン形成すべきレジストパターン2aとこ
れに隣接して複数の補助レジストパターン2,2,2,2を配
設した状態を示している。なお、レジストパターン2a
は、これに隣接した、パターン形成すべきレジストパタ
ーン2b或は2cとは、パターン間隔がひらいた疎配線パタ
ーンとなっている。一方、レジストパターン2cと2dとの
配線間隔は、近い距離関係にあって、密配線状態になっ
ている。そこで、これらのパターン間には、補助レジス
トパターン２が配設されていない。なお、４は、層間絶
縁膜或はサブストレート等の下層である。
チングして、シリコン面が露出するコンタクト孔を開孔
し、次に、ウエハ面にアルミニューム（Al）を、例え
ば、約１μｍ程度PVD法で堆積し、導電体層１を形成
し、これにパターン形成すべきレジストパターン2aとこ
れに隣接して複数の補助レジストパターン2,2,2,2を配
設した状態を示している。なお、レジストパターン2a
は、これに隣接した、パターン形成すべきレジストパタ
ーン2b或は2cとは、パターン間隔がひらいた疎配線パタ
ーンとなっている。一方、レジストパターン2cと2dとの
配線間隔は、近い距離関係にあって、密配線状態になっ
ている。そこで、これらのパターン間には、補助レジス
トパターン２が配設されていない。なお、４は、層間絶
縁膜或はサブストレート等の下層である。
ここで、補助レジストパターン２は、エッチングの際
に、レジストからポリマーを供給するために設けられた
パターンであって、通常のものより線幅の細い細線パタ
ーンとなっていて、その高さは、パターン形成用のレジ
ストパターンよりも低く、その本数は、隣接して形成さ
れる配線パターンとの距離に応じて決定される。なお、
補助レジストパターン２の線幅と高さは、ドライエッチ
ング、例えば、RIEエッチングした際に、消失する程度
ものとして形成されている。
に、レジストからポリマーを供給するために設けられた
パターンであって、通常のものより線幅の細い細線パタ
ーンとなっていて、その高さは、パターン形成用のレジ
ストパターンよりも低く、その本数は、隣接して形成さ
れる配線パターンとの距離に応じて決定される。なお、
補助レジストパターン２の線幅と高さは、ドライエッチ
ング、例えば、RIEエッチングした際に、消失する程度
ものとして形成されている。
このような補助レジストパターン２を疎配線パターンに
対応するレジストパターン2aに隣接して形成した状態
で、次に、RIEエッチングすると、同図（ｂ）に示すよ
うに、補助レジストパターン２からエッチングの際にポ
リマーが供給されて選択異方性エッチングが行われ、導
電体層１から形成される疎配線の配線パターン3aは、側
壁保護膜が十分に形成されて、側面が垂直のきれいな配
線パターンとなる。また、密配線となる配線パターン3
b,3c,3dにあっても同様に隣接するパターン形成用のレ
ジストからポリマーが供給されるので、側面が垂直のき
れいなパターンとなる。
対応するレジストパターン2aに隣接して形成した状態
で、次に、RIEエッチングすると、同図（ｂ）に示すよ
うに、補助レジストパターン２からエッチングの際にポ
リマーが供給されて選択異方性エッチングが行われ、導
電体層１から形成される疎配線の配線パターン3aは、側
壁保護膜が十分に形成されて、側面が垂直のきれいな配
線パターンとなる。また、密配線となる配線パターン3
b,3c,3dにあっても同様に隣接するパターン形成用のレ
ジストからポリマーが供給されるので、側面が垂直のき
れいなパターンとなる。
その結果、形成する配線パターン間隔の疎密に影響され
ない均一な線幅の配線パターンを形成することができ
る。
ない均一な線幅の配線パターンを形成することができ
る。
以上説明してきたが、実施例では、ポリマーを供給する
補助レジストパターンを線パターンとして説明している
が、これは、ドットパターンや、矩形パターン、その他
の形状のパターンであってもよく、配線パターンを形成
するための隣接するレジストパターンとの間隔とその幅
は、その形状と数とに応じて決定されればよい。
補助レジストパターンを線パターンとして説明している
が、これは、ドットパターンや、矩形パターン、その他
の形状のパターンであってもよく、配線パターンを形成
するための隣接するレジストパターンとの間隔とその幅
は、その形状と数とに応じて決定されればよい。
［発明の効果］ 以上の説明から理解できるように、この発明にあって
は、形成する疎配線パターン等の導体パターンに対応す
るレジストパターンに隣接してポリマー供給用の補助レ
ジストパターンを設けることにより、ドライエッチング
時、レジストからのポリマーが供給不足となることはな
くなる。したがって、ドライエッチングの際に側壁保護
膜が形成されるので、過剰サイドエッチ現象がほとんど
発生しない。
は、形成する疎配線パターン等の導体パターンに対応す
るレジストパターンに隣接してポリマー供給用の補助レ
ジストパターンを設けることにより、ドライエッチング
時、レジストからのポリマーが供給不足となることはな
くなる。したがって、ドライエッチングの際に側壁保護
膜が形成されるので、過剰サイドエッチ現象がほとんど
発生しない。
その結果、疎密配線相互におけるサイドエッチ量の差を
低減でき、疎パターンが消失したり、過剰エッチングが
なくなり、信頼性の高い配線を実現できる。
低減でき、疎パターンが消失したり、過剰エッチングが
なくなり、信頼性の高い配線を実現できる。
第１図は、この発明の半導体製造方法を適用した一実施
例の配線形成工程の状態説明図である。 １……導電体層、２……補助レジストパターン、2a,2b,
2c,2d……レジストパターン、3a,3b,3c,.3d……配線パ
ターン、４……下層。
例の配線形成工程の状態説明図である。 １……導電体層、２……補助レジストパターン、2a,2b,
2c,2d……レジストパターン、3a,3b,3c,.3d……配線パ
ターン、４……下層。
Claims (1)
- 【請求項１】配線層或は電極層等を形成するための導体
層を形成してその上にレジストパターンを形成する第１
の工程と、前記レジストパターンをマスクにしてドライ
エッチングした後に前記レジストパターンを除去して配
線パターン或は電極パターン等の導体パターンを形成す
る第２の工程とを有する半導体装置の製造方法におい
て、第１の工程で形成されるレジストパターンのうち隣
接パターンとの間隔が疎となる前記導体パターンを形成
する第１のレジストパターンに対し、ポリマー供給のた
めにパターン形成用の通常のパターン幅より線幅が細く
かつその高さが低い前記ドライエッチングの工程で消失
する程度の第２のレジストパターンを第１のレジストパ
ターンに隣接して設けることを特徴とする半導体装置の
製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1015892A JPH0770528B2 (ja) | 1989-01-25 | 1989-01-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1015892A JPH0770528B2 (ja) | 1989-01-25 | 1989-01-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02196424A JPH02196424A (ja) | 1990-08-03 |
| JPH0770528B2 true JPH0770528B2 (ja) | 1995-07-31 |
Family
ID=11901439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1015892A Expired - Lifetime JPH0770528B2 (ja) | 1989-01-25 | 1989-01-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770528B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60124941A (ja) * | 1983-12-12 | 1985-07-04 | Toshiba Corp | 集積回路の製造法 |
| JPS61263130A (ja) * | 1985-05-15 | 1986-11-21 | Toshiba Corp | 半導体装置の製造方法 |
| JPH01186624A (ja) * | 1988-01-14 | 1989-07-26 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JPH0226231U (ja) * | 1988-08-05 | 1990-02-21 |
-
1989
- 1989-01-25 JP JP1015892A patent/JPH0770528B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02196424A (ja) | 1990-08-03 |
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