JPH01186624A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01186624A JPH01186624A JP63005876A JP587688A JPH01186624A JP H01186624 A JPH01186624 A JP H01186624A JP 63005876 A JP63005876 A JP 63005876A JP 587688 A JP587688 A JP 587688A JP H01186624 A JPH01186624 A JP H01186624A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- etching
- semiconductor device
- manufacturing
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 238000005530 etching Methods 0.000 claims abstract description 19
- 238000000034 method Methods 0.000 claims description 8
- 238000001312 dry etching Methods 0.000 description 10
- 238000007796 conventional method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はドライエツチング工程のパターン面積効果を均
一にした半導体装置の製造方法に関するものである。
一にした半導体装置の製造方法に関するものである。
従来の技術
近年、半導体装置製造のエツチング工程は、ドライエツ
チングが、一般に利用されている。
チングが、一般に利用されている。
以下に従来の半導体装置の製造方法について説明する。
第３，４図は従来の半導体装置の製造方法における、集
積回路素子のドライエツチング膜のレジストパターン図
である。第４図はレジストパターン１が点在し、エツチ
ング面積が広いもので、第５図はレジストパターン２が
緻密に形成されているものでエツチング面積が狭いもの
である。このように両者のパターン密度は異なっている
。
積回路素子のドライエツチング膜のレジストパターン図
である。第４図はレジストパターン１が点在し、エツチ
ング面積が広いもので、第５図はレジストパターン２が
緻密に形成されているものでエツチング面積が狭いもの
である。このように両者のパターン密度は異なっている
。
このようにパターン密度の異なる集積回路素子を同一条
件下でエツチングしている。
件下でエツチングしている。
発明が解決しようとする課題
しかしながら、ドライエツチング工程には、エツチング
面積の違い、たとえば、装置内の処理枚数の違いあるい
は、第４，５図のような集積回路素子のパターン密度の
違いなどにより、同一条件下でエツチングを行なった場
合、そのサイドエッチ量に差違が生じるという、パター
ン面積効果がある。すなわち、ドライエツチング工程で
は、反応ガスをプラズマ化し、その中のラジカルやイオ
ンをエツチング膜と反応させてエツチングするものであ
り、第５図のようにエツチング面積が狭いと、所望のパ
ターン形状を得ることができるが、第４図のようにエツ
チング面積が広いと、エツチングの終点検出時に下層膜
とガスとの反応により、多量のラジカルやイオンが発生
し、それがパターン側壁の被エツチング膜と反応し、第
６図のように所望のパターン形状よりも細く仕上ってし
まうという問題があった。
面積の違い、たとえば、装置内の処理枚数の違いあるい
は、第４，５図のような集積回路素子のパターン密度の
違いなどにより、同一条件下でエツチングを行なった場
合、そのサイドエッチ量に差違が生じるという、パター
ン面積効果がある。すなわち、ドライエツチング工程で
は、反応ガスをプラズマ化し、その中のラジカルやイオ
ンをエツチング膜と反応させてエツチングするものであ
り、第５図のようにエツチング面積が狭いと、所望のパ
ターン形状を得ることができるが、第４図のようにエツ
チング面積が広いと、エツチングの終点検出時に下層膜
とガスとの反応により、多量のラジカルやイオンが発生
し、それがパターン側壁の被エツチング膜と反応し、第
６図のように所望のパターン形状よりも細く仕上ってし
まうという問題があった。
本発明は、上記従来の問題点を解決するもので、全ての
集積回路素子において、所望のパターン形状を得ること
のできる半導体装置の製造方法を提供することを目的と
する。
集積回路素子において、所望のパターン形状を得ること
のできる半導体装置の製造方法を提供することを目的と
する。
課題を解決するための手段
この目的を達成するために本発明の半導体装置の製造方
法は回路素子と同じ面内に本来のエツチングパターンと
ダミーパターンとを形成することにより、全ての集積回
路素子のエツチングパターン密度を均一にするものであ
る。
法は回路素子と同じ面内に本来のエツチングパターンと
ダミーパターンとを形成することにより、全ての集積回
路素子のエツチングパターン密度を均一にするものであ
る。
作用
このように構成すれば全ての集積回路素子のパターン面
積効果が均一となり、同一条件下でエツチングしても所
望のパターン形状を得ることができる。
積効果が均一となり、同一条件下でエツチングしても所
望のパターン形状を得ることができる。
実施例
以下、本発明の一実施例について、図面を参照しながら
説明する。
説明する。
第１図は本発明の一実施例における半導体装置の製造方
法のレジストパターン図である。第１図において、１１
は本来のレジストパターン、１２はダミーパターンであ
る。第１図はダミーパターンを形成することにより、第
５図とほぼ同じパターン密度となる。これにより、両者
のパターン面積効果はほぼ均一となり、ドライエツチン
グ後それぞれ第２図、第３図のように所望のパターン形
状を得ることができる。
法のレジストパターン図である。第１図において、１１
は本来のレジストパターン、１２はダミーパターンであ
る。第１図はダミーパターンを形成することにより、第
５図とほぼ同じパターン密度となる。これにより、両者
のパターン面積効果はほぼ均一となり、ドライエツチン
グ後それぞれ第２図、第３図のように所望のパターン形
状を得ることができる。
発明の効果
本発明によると、エツチングパターン密度を均一にする
ことにより、全ての集積回路素子を同一条件下でエツチ
ングしても、所望のパターン形状を得ることができる優
れた半導体装置の製造方法を実現できる。
ことにより、全ての集積回路素子を同一条件下でエツチ
ングしても、所望のパターン形状を得ることができる優
れた半導体装置の製造方法を実現できる。
第１図は本発明の一実施例半導体装置の製造方法で使用
のパターン平面配置図、第２図は本発明の一実施例半導
体装置の製造方法によるドライエツチング後のパターン
平面配置図、第４図、第５図は従来例の半導体装置の製
造方法の各レジストパターン平面配置図、第３図、第６
図は従来例の半導体装置の製造方法のドライエツチング
後の各パターン平面配置図である。 １．２・・・・・・レジストパターン、３，４・・・・
・・ドライエツチング後パターン、１１・・・・・・本
来のレジストパターン、１２・・・・・・ダミーパター
ン、１３・・・・・・ドライエツチング後パターン。 代理人の氏名 弁理士 中尾敏男 ほか１名Ｎ−−−未
来のレジストパターン 第 ２ 図 ７３−
一一ドラ４工、、＋ングイ麦第 ４ 図
ノー渉シ゛ヌトパターン第 ５ 図
２−一防ズドパターン？
のパターン平面配置図、第２図は本発明の一実施例半導
体装置の製造方法によるドライエツチング後のパターン
平面配置図、第４図、第５図は従来例の半導体装置の製
造方法の各レジストパターン平面配置図、第３図、第６
図は従来例の半導体装置の製造方法のドライエツチング
後の各パターン平面配置図である。 １．２・・・・・・レジストパターン、３，４・・・・
・・ドライエツチング後パターン、１１・・・・・・本
来のレジストパターン、１２・・・・・・ダミーパター
ン、１３・・・・・・ドライエツチング後パターン。 代理人の氏名 弁理士 中尾敏男 ほか１名Ｎ−−−未
来のレジストパターン 第 ２ 図 ７３−
一一ドラ４工、、＋ングイ麦第 ４ 図
ノー渉シ゛ヌトパターン第 ５ 図
２−一防ズドパターン？
Claims (1)
- 回路素子パターンと同じ平面にパターン密度をほぼ均
一にするためのダミーパターンを形成し、前記回路素子
パターンおよび前記ダミーパターンを同一条件下でエッ
チングすることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63005876A JPH01186624A (ja) | 1988-01-14 | 1988-01-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63005876A JPH01186624A (ja) | 1988-01-14 | 1988-01-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01186624A true JPH01186624A (ja) | 1989-07-26 |
Family
ID=11623115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63005876A Pending JPH01186624A (ja) | 1988-01-14 | 1988-01-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01186624A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02196424A (ja) * | 1989-01-25 | 1990-08-03 | Rohm Co Ltd | 半導体装置の製造方法 |
| US5289422A (en) * | 1990-11-01 | 1994-02-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having dummy wiring pattern therein and manufacturing method thereof |
| US7063923B2 (en) | 2002-07-11 | 2006-06-20 | United Electronics Corp. | Optical proximity correction method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61263130A (ja) * | 1985-05-15 | 1986-11-21 | Toshiba Corp | 半導体装置の製造方法 |
-
1988
- 1988-01-14 JP JP63005876A patent/JPH01186624A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61263130A (ja) * | 1985-05-15 | 1986-11-21 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02196424A (ja) * | 1989-01-25 | 1990-08-03 | Rohm Co Ltd | 半導体装置の製造方法 |
| US5289422A (en) * | 1990-11-01 | 1994-02-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having dummy wiring pattern therein and manufacturing method thereof |
| US7063923B2 (en) | 2002-07-11 | 2006-06-20 | United Electronics Corp. | Optical proximity correction method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07183345A (ja) | 半導体装置 | |
| JPH01186624A (ja) | 半導体装置の製造方法 | |
| JP2975843B2 (ja) | 測長用モニター | |
| JPH08128812A (ja) | 測長用モニター | |
| JPS61172336A (ja) | 半導体装置電極開口部の形成方法 | |
| JPS62194628A (ja) | 半導体装置の製造方法 | |
| JPH02189922A (ja) | 半導体装置の製造方法 | |
| JPH03101229A (ja) | 半導体集積回路装置の製造方法 | |
| JPH0377362A (ja) | 半導体装置及びその製造方法 | |
| JPS60160121A (ja) | 半導体装置の製造方法 | |
| JPS6359540B2 (ja) | ||
| JPS61107747A (ja) | 半導体装置の製造方法 | |
| JPS6039834A (ja) | 微細パタ−ンの形成方法 | |
| JP2542738B2 (ja) | リ―ドフレ―ムの製造方法 | |
| JP2811724B2 (ja) | エッチング方法 | |
| JPH03239331A (ja) | 半導体装置の製造方法 | |
| JPS6148708B2 (ja) | ||
| JPS63213930A (ja) | 半導体装置の製造方法 | |
| JPS5843523A (ja) | 半導体装置の製造方法 | |
| JPS61190939A (ja) | パタ−ン形成法 | |
| JPS55163863A (en) | Formation of wiring pattern | |
| KR20020046489A (ko) | 이중노광에 의한 미세패턴 제조방법 | |
| JPH02177537A (ja) | レジストパターン | |
| JPH0318024A (ja) | 半導体装置およびその製造方法 | |
| JPS59208749A (ja) | 半導体装置の製造方法 |