JP5546114B2 - 半導体装置の製造方法及び半導体装置 - Google Patents

Description

本発明は、例えばＯＮＯ（Oxide-Nitride-Oxide）膜等の電荷蓄積層を有する半導体装置の製造方法及びこの方法で製造された半導体記憶装置に関する。

書き換え可能な不揮発性の半導体記憶装置では、例えば酸化膜−窒化膜−酸化膜からなるＯＮＯ（Oxide-Nitride-Oxide）膜を用いたものがある。窒化膜が電荷蓄積層となって、窒化膜中に電荷を保持することにより情報が記憶される。ソース−ドレイン間に印加する電圧を入れ替えて使用すると、電荷蓄積層のソース側、ドレイン側にそれぞれ電荷を保持することが可能になる。これにより、１つの半導体記憶装置に２ビット記憶が可能になる。

２ビット記憶が可能な半導体記憶装置では、同じセル数であれば記憶容量が単純に２倍になり、逆に同じ記憶容量でもチップ面積が単純に半分になる。そのために、高集積化と低コスト化の要求を同時に満たすことができる。
また、このような半導体記憶装置のセルサイズを小さくすると、チャネル長、ビット線幅、ワード線幅等が縮小される。しかし、チャネル長が短くなると、電荷蓄積層内の２つの電荷保持領域を分離することが困難になる。そのために、物理的に電荷保持領域を２つに分離する構成が提供されている。

例えば、不揮発性の半導体記憶装置では、従来から、ＮＯ（Nitride-Oxide）膜やＯＮＯ膜をＵ字型トレンチの側壁及び底部を覆うように形成した後に、ＲＩＥ（Reactive Ion Etching）装置等による異方性エッチングによって、Ｕ字型トレンチの側壁に電荷蓄積層が側壁スペーサーの形状となるように、電荷蓄積層の分離構造を形成する製造方法が知られている。しかし、この電荷蓄積層の分離構造の形成過程において、エッチング等によってＯＮＯ膜を構成する基板側の酸化膜（以下、「下側酸化膜」という。）、電荷蓄積層である窒化膜、及びゲート電極側の酸化膜（以下、「上側酸化膜」という。）が物理的損傷を受ける。これらの損傷は、操作特性を低下させることになる。

例えば、特許文献１には、電荷蓄積層の分離構造の形成過程の一例が示されている。特許文献１では、まずＮＯ膜（下側酸化膜、及び窒化膜）が形成された後にエッチングされて、電荷蓄積層（窒化膜）が側壁スペーサーの形状になり、トレンチの底部では第１酸化膜が露出する。このとき、露出したトレンチの底部の下部酸化膜はエッチングによって損傷を受けており、同様にトレンチの側壁を覆う窒化膜も損傷を受けている。その後、この損傷した下側酸化膜及び窒化膜の上に上側酸化膜を形成する。特許文献１には、等方性エッチングにより窒化膜の表面を除去することによって窒化膜の損傷部分を除去するという、窒化膜の損傷に対する対策が記載されているが、下側酸化膜の損傷に対する対策は記載されていない。

また、特許文献２では、まず、ＯＮＯ膜（下側酸化膜、窒化膜、上側酸化膜）が形成される。次いで、ＯＮＯ膜が側壁スペーサーの形状にエッチングされ、トレンチの底部が露出する。このとき、上側酸化膜及びトレンチの底部のシリコン基板は損傷を受ける。次いで、露出したシリコン基板及びビット線が熱酸化によって酸化され、その上からゲート電極が形成されるが、上側酸化膜には損傷が残ったままとなる。また、このときに損傷を除去するために、熱酸化の前に上側酸化膜を除去する場合には、改めて熱酸化するために窒化膜の膜厚をかなり大きくする必要があり、所望の窒化膜の膜厚及び上側酸化膜の膜厚を得ることができないことになる。
特表２００５−５１７３０１号公報 特開２００５−１１６９６４号公報

特許文献１や特許文献２に開示されている発明によって、電荷蓄積層の分離構造を形成することは可能である。しかし、これらの開示では、エッチングによる酸化膜や電荷蓄積層となる窒化膜への損傷が生じ、その膜厚も損傷を除去するために変更せざるをえない場合がある。また、トレンチの底部には、例えば１０ｎｍ以上の膜厚を有する酸化膜を形成して電荷蓄積層を分離することが望ましいが、そのような膜厚を有する酸化膜をトレンチの底部に形成することは困難である。

本発明は、上記の問題に鑑み、損傷のない酸化膜及び電荷蓄積層の形成とその膜厚の制御を可能とする半導体装置及びその製造方法を提供することを課題とする。

上記の課題を解決する本発明の半導体装置の製造方法は、シリコン基板（１０）に設けられたトレンチの側壁及び底部を覆うように、第１シリコン酸化膜（１１）、電荷蓄積層（１２）、及び第２シリコン酸化膜（１３）をこの順に形成する第１の工程と、前記底部に形成された前記第２シリコン酸化膜（１３）及び前記電荷蓄積層（１２）を除去することにより、前記第２シリコン酸化膜（１３）及び前記電荷蓄積層（１２）をそれぞれ２つに分離して、前記底部に形成された第１シリコン酸化膜（１１）を露出させる第２の工程と、前記側壁を覆う前記第２シリコン酸化膜（１３）及び前記露出した底部を覆う前記第１シリコン酸化膜（１１）を除去して、前記トレンチの前記底部を露出させる第３の工程と、前記側壁を覆う前記電荷蓄積層（１２）の上に第３シリコン酸化膜（１４、２３）を形成する第４の工程と、露出した前記トレンチの底部にゲート酸化膜（１５、２４）を形成する第５の工程と、を含む。
このような半導体装置の製造方法では、トレンチの側壁及び底部を覆うように形成された電荷蓄積層を分離する際に、側壁の第２シリコン酸化膜を残すようにしているため、側壁の第２シリコン酸化膜が保護となり、電荷蓄積層の分離時のエッチング等によって電荷蓄積層が損傷を受けないようになっている。同様に、電荷蓄積層を分離する際に、トレンチの底部には第１シリコン酸化膜を残すようにしているため、電荷蓄積層の分離時に、トレンチの底部は第１シリコン酸化膜に保護され、シリコン基板が損傷を受けないようになっている。

この半導体装置の製造方法では、例えば、前記第２の工程では、異方性エッチングにより前記底部に積層された前記第２シリコン酸化膜（１３）及び前記電荷蓄積層（１２）を除去し、前記第３の工程では、等方性エッチングにより前記側壁を覆う前記第２シリコン酸化膜（１３）及び前記底部を覆う前記第１シリコン酸化膜（１１）を除去してもよい。
異方性エッチングによる電荷蓄積層及びトレンチの底部への損傷は、それぞれ第２シリコン酸化膜及び第１シリコン酸化膜によって防止することができる。そして、異方性エッチングによって損傷を受けた第２シリコン酸化膜及び第１シリコン酸化膜は、それに続く等方性エッチングにより除去されることで、損傷のない電荷蓄積層及びトレンチの底部が露出される。

前記第４の工程では、前記第３シリコン酸化膜（１４、２３）が、プラズマ酸化或いはラジカル酸化によって形成されてもよい。

前記第５の工程では、前記ゲート酸化膜（１５、２４）が、前記第４の工程における前記第３シリコン酸化膜（１４）の形成と同時に、プラズマ酸化或いはラジカル酸化によって形成されてもよい。
前記第５の工程では、前記ゲート酸化膜（１５、２４）が、熱酸化及びプラズマ酸化の組合わせ、或いは熱酸化のみにより形成されてもよい。
また、前記第５の工程では、最初に熱酸化を行い、次にプラズマ酸化を行うことで前記ゲート酸化膜（１５、２４）が形成されてもよい。熱酸化では、シリコン窒化膜等で形成された電荷蓄積層はほとんど酸化されず、トレンチの底部の露出したシリコン基板のみが酸化される。したがって、まず熱酸化によって、ある程度の膜厚を有するゲート酸化膜を形成し、その後にプラズマ酸化を行うことでゲート酸化膜の膜厚の制御をより容易にすることができる。

他の本発明の半導体装置の製造方法では、シリコン基板（１０）に設けられたトレンチの側壁及び底部を覆うように、第１シリコン酸化膜（１１）、電荷蓄積層（１２）、及び非晶質シリコン層（３２）をこの順に形成する第１の工程と、前記底部に積層した前記非晶質シリコン層（３２）及び前記電荷蓄積層（１２）を除去することにより、前記第２シリコン酸化膜（１３）及び前記電荷蓄積層（１２）をそれぞれ２つに分離して、前記底部に形成された第１シリコン酸化膜（１１）を露出させる第２の工程と、前記側壁上の前記非晶質シリコン層（３２）を熱酸化して前記電荷蓄積層（１２）を覆う第３シリコン酸化膜（３３）を形成する第３の工程と、露出した前記第１シリコン酸化膜（１１）上にゲート酸化膜（３４）を形成する第４の工程と、を含む。
このような半導体装置の製造方法では、電荷蓄積層を分離した後に、電荷蓄積層の上の非晶質シリコン層を熱酸化することで上側酸化膜を形成する。熱酸化では、シリコン窒化膜等で形成された電荷蓄積層はほとんど酸化されないため、非晶質シリコン層を全て酸化しても、その下にある電荷蓄積層は酸化されない。一方、トレンチの底部の露出したシリコン基板は酸化速度が速いため、ゲート酸化膜の膜厚の制御をより容易にすることができる。

上記のような半導体装置の製造方法により製造された半導体装置は、酸化膜や電荷蓄積層の損傷がないために、所望の膜厚で形成できる。

以下、本発明の実施形態を、図面を参照して説明する。
なお、各実施形態の説明では、共通するものには共通の符号を用いることとし、重複する説明は場合により省略するものとする。
また、以下の各実施形態は、電荷蓄積層の分離構造を形成する工程についてのみであり、それ以前に行われる下地工程、電荷蓄積層の分離構造の形成後に行われる配線形成等の上地工程については省略している。電荷蓄積層の分離構造の形成以外の他の工程については、従来と同じ方法により行われる。また、以下の各実施形態では、基板が従来のシリコン等のシリコン基板、酸化膜がシリコン酸化膜等のシリコン酸化膜、窒化膜がシリコン窒化膜等のシリコン窒化膜、ゲート電極がポリシリコンにより形成される。

≪第１実施形態≫
図１ａ〜図１ｋは、本発明の第１実施形態の半導体装置の製造方法を説明するための図である。
第１実施形態の半導体装置の製造方法では、まず、基板１０上にマスク用酸化膜１及びマスク用窒化膜２を、基板１０側からこの順に積層し、図１ａに示すように、パターニングすることでトレンチ３を形成する。マスク用窒化膜２は、ハードマスクとして機能する。マスク用酸化膜１の膜厚は例えば５ｎｍであり、マスク用窒化膜２の膜厚は例えば５０ｎｍである。また、トレンチ３の深さは例えば５０ｎｍであり、幅は例えば９０ｎｍである。トレンチを複数形成する場合には、間隔を例えば７０ｎｍあける。

次いで、熱酸化処理により、トレンチ３の側壁及び底部を酸化して、基板１０上に第１酸化膜１１を形成する（図１ｂ）。第１酸化膜１１の膜厚は例えば５ｎｍである。
次いで、トレンチ３の側壁及び底部に沿って第１窒化膜１２を形成する（図１ｃ）。第１窒化膜１２は、第１酸化膜１１上に形成される。第１窒化膜は、後述するように分離構造を形成することで、電荷蓄積層となる。第１窒化膜１２の膜厚は所望する電荷蓄積層としての厚さより厚めに形成しておき、例えば１２ｎｍである。第１窒化膜１２のうちマスク用窒化膜２上に形成された部分はマスク用窒化膜２と一体化して１つの窒化膜となる。

次いで、ＣＶＤ（Chemical Vapor Deposition）法やＡＬＤ（Atomic-Layer Deposition）法等の酸化処理により、マスク用窒化膜２及び第１窒化膜１２を覆って第２酸化膜１３を形成する（図１ｄ）。第２酸化膜１３の膜厚は例えば１０ｎｍであるが、この膜厚はこの後に行われるエッチングの状況に応じて決められる。
次いで、ＲＩＥ等の異方性エッチングによって、マスク用窒化膜２、第１窒化膜１２、及び犠牲酸化膜１３を分離する（図１ｅ）。異方性エッチングは、加工すべき材料膜表面に垂直な方向、つまり、トレンチ３に平行な方向にのみエッチングが進行する。したがって、第２酸化膜１３及び第１窒化膜１２のうち、トレンチ３の底部及びマスク用窒化膜２の表面に形成された部分のみが除去される。このとき、トレンチ３の底部の第１酸化膜１１がエッチングされずに残り、エッチングに対する防御層としての役割を果たすために基板１０への損傷はない。また、トレンチ３の側壁を覆う分離した第１窒化膜１２は、第２酸化膜１３に保護されているためエッチングによる損傷はない。
次いで、等方性エッチングによって、異方性エッチングにより損傷した第２酸化膜１３及びトレンチ３の底部の第１酸化膜１１を完全に除去する（図１ｆ）。犠牲酸化膜１３及びトレンチ３底部の第１酸化膜１１を同時に除去することで、この後に実行される酸化処理によって、上側酸化膜とトレンチ３の底部の酸化膜（ゲート酸化膜）を同時に形成することができる。

次いで、プラズマ酸化やラジカル酸化等の酸化処理により、第３酸化膜１４及びゲート酸化膜１５が形成される（図１ｇ）。第３酸化膜１４はマスク用窒化膜２及び第１窒化膜１２の酸化によって形成され、ゲート酸化膜１５はトレンチ３の底部に露出した基板１０の酸化によって形成される。電荷蓄積層となる第１窒化膜１２の膜厚は、この酸化処理の時間によって調整することができる。また、シリコン基板の酸化率は窒化膜の酸化率よりも高いため、ゲート酸化膜１５の膜厚は第３酸化膜１４の膜厚よりも厚くすることができ、トレンチ３の底部に所望の膜厚の酸化膜を容易に形成することができる。第３酸化膜１４の膜厚は例えば１０ｎｍであり、ゲート酸化膜１５の膜厚は例えば１３ｎｍであり、第１窒化膜１２の膜厚は例えば５ｎｍとなる。

次いで、非晶質シリコン１６を堆積することで、トレンチ３を埋める（図１ｈ）。
次いで、マスク用窒化膜２上の第３酸化膜１４及びマスク用窒化膜２を除去する。その後、ビット線１７を形成する（図１ｉ）。ビット線１７は例えば注入量２Ｅ１５／ｃｍ^２、注入エネルギー５０ｋｅＶの砒素イオン（Ａｓ＋）を注入することで形成する。

次いで、第４酸化膜１８を堆積させ、その後ＣＭＰ（Chemical Mechanical Polishing）法によって平坦化をする（図１ｊ）。最後に、ポリシリコンを堆積し、不純物を導入し、パターニングすることによりワード線１９を形成する（図１ｋ）。

これらの工程によって、上側酸化膜となる第３酸化膜１４、下側酸化膜となる第１酸化膜１１、及び電荷蓄積層となる第１窒化膜１２を、損傷が生じないように形成することができる。また、電荷蓄積層の分離のために十分な膜厚を有するように、ゲート酸化膜１５を形成することができる。

≪第２実施形態≫
図２ａ〜図２ｉは、本発明の第２実施形態の半導体装置の製造方法を説明するための図である。第２実施形態では、第１実施形態と基本的には同じであるが、Ｕ字型のトレンチ３の底部の酸化処理において、プラズマ酸化又はラジカル酸化のどちらか一方と熱酸化を組合わせている点で異なる。第２実施形態の図２ａ以前の工程は、第１実施形態の図１ａ〜図１ｃまでの工程と同じであるので、説明を省略する。

図１ｃまでの工程によりトレンチ３の側壁及び底部に沿って第１窒化膜１２が形成された後に、第２実施形態では、ＣＶＤ法やＡＬＤ法等の酸化処理により、マスク用窒化膜２及び第１窒化膜１２を覆って第２酸化膜２１を形成する（図２ａ）。第２酸化膜２１の膜厚は例えば２０ｎｍであるが、この膜厚はこの後に行われるエッチングの状況に応じて決められる。したがって、この膜厚は第１実施形態の第２酸化膜１３と同じ１０ｎｍであってもよい。
次いで、ＲＩＥ等の異方性エッチングによって、マスク用窒化膜２、第１窒化膜１２、及び犠牲酸化膜２１を分離する（図２ｂ）。このとき、トレンチ３の底部の第１酸化膜１１がエッチングされずに残り、エッチングに対する防御層としての役割を果たすために基板１０への損傷はない。また、トレンチ３の側壁を覆う分離した第１窒化膜１２は、犠牲酸化膜２１に保護されているためエッチングによる損傷はない。また、この実施形態では、犠牲酸化膜２１の膜厚を２０ｎｍとしているため、犠牲酸化膜による保護の程度が第１実施形態よりも大きい。
次いで、等方性エッチングによって、異方性エッチングにより損傷した第２酸化膜２１及びトレンチ３の底部の第１酸化膜１１を完全に除去する（図２ｃ）。第２酸化膜２１及びトレンチ３の底部の第１酸化膜１１を同時に除去することで、この後に実行される酸化処理によって、上側酸化膜とトレンチ３の底部の酸化膜を同時に形成することができる。

次いで、熱酸化処理によって、露出したトレンチ３の底部に薄い付加酸化膜２２を形成する（図２ｄ）。このとき、第１窒化膜１２は、熱酸化処理ではほとんど酸化されない。付加酸化膜２２の膜厚は例えば２ｎｍである。
次いで、プラズマ酸化やラジカル酸化等の酸化処理により、第３酸化膜２３及びゲート酸化膜２４が形成される（図２ｅ）。第３酸化膜２３はマスク用窒化膜２及び第１窒化膜１２の酸化によって形成され、ゲート酸化膜２４は付加酸化膜２２に加えて、露出したトレンチ３の底部の基板１０を酸化することによって形成される。電荷蓄積層となる第１窒化膜１２の膜厚は、この酸化処理の時間によって調整することができる。また、シリコン基板の酸化率は窒化膜の酸化率よりも高いため、ゲート酸化膜２４の膜厚は第３酸化膜２３の膜厚よりも厚くすることができ、トレンチ３の底部に所望の膜厚のゲート酸化膜を容易に形成することができる。プラズマ酸化やラジカル酸化の酸化処理のみでトレンチ３の底部のゲート酸化膜２４を形成する場合には、第１窒化膜１２が過剰に酸化されることがあるが、あらかじめ熱酸化の酸化処理によって付加酸化膜２２を形成しておくことで、第１窒化膜１２の過剰な酸化を防止することができる。第３酸化膜２３の膜厚は例えば１０ｎｍであり、ゲート酸化膜２４の膜厚は例えば１３ｎｍであり、第１窒化膜１２の膜厚は例えば５ｎｍとなる。

以降の図２ｆ〜図２ｉの工程は、第１実施形態の図１ｈ以降と同じ工程であるので説明を省略する。

これらの工程によって、上側酸化膜となる第３酸化膜２３、下側酸化膜となる第１酸化膜１１、及び電荷蓄積層となる第１窒化膜１２を、損傷が生じないように形成することができる。また、電荷蓄積層の分離のために十分な膜厚を有するように、ゲート酸化膜２４を形成することができる。

≪第３実施形態≫
図３ａ〜図３ｈは、本発明の第３実施形態の半導体装置の製造方法を説明するための図である。第３実施形態の工程では、第１実施形態の工程と基本的には同じであるが、犠牲酸化膜を用いる代わりに非晶質シリコンを用いている点で異なる。第３実施形態の図３ａ以前の工程は、第１実施形態の図１ａ〜図１ｂまでの工程と同じであるので、説明を省略する。

図１ｂまでの工程によりトレンチ３の側壁及び底部に沿って第１酸化膜１１が形成された後に、第３実施形態では、トレンチ３上に第１窒化膜３１を形成する（図３ａ）。第１窒化膜３１は、第１酸化膜１１上に形成される。第１実施形態や第２実施形態の第１窒化膜１２は、上側酸化膜の形成のために、この後に続く工程において酸化処理が行われるため、酸化される分の厚みが余分に必要であったが、第３実施形態では、第１窒化膜３１に対しては酸化処理が行われないので、第１窒化膜３１の膜厚は第１実施形態や第２実施形態の第１窒化膜１２の膜厚よりも薄くてよい。第１窒化膜１２の膜厚は例えば５ｎｍである。第１窒化膜１２のうちマスク用窒化膜２上に形成された部分はマスク用窒化膜２と一体化して１つの窒化膜となる。

次いで、マスク用窒化膜２及び第１窒化膜３１上に非晶質シリコン層３２を形成する（図３ｂ）。非晶質シリコン層３２の厚さは例えば５ｎｍである。
次いで、ＲＩＥ等の異方性エッチングによって、マスク用窒化膜２、第１窒化膜３１、及び非晶質シリコン層３２を分離する（図３ｃ）。このとき、トレンチ３の底部の第１酸化膜１１がエッチングされずに残り、エッチングに対する防御層としての役割を果たすために基板１０への損傷はない。また、トレンチ３の側壁を覆う分離した第１窒化膜３１は、非晶質シリコン層３２に保護されているためエッチングによる損傷はない。

次いで、熱酸化処理によって、第３酸化膜３３及びゲート酸化膜３４が形成される（図３ｄ）。第３酸化膜３３は非晶質シリコン層３２の酸化によって形成される。ゲート酸化膜３４は、トレンチ３の底部の第１酸化膜１１をウェットエッチングにより除去した後、露出したトレンチ３の底部の基板１０の酸化によって形成される。熱酸化処理を行う場合、非晶質シリコン層３２の全てが酸化された場合でも、電荷蓄積層となる第１窒化膜３１はほとんど酸化されない。そのため、トレンチ３の底部のゲート酸化膜３４の膜厚は、第１窒化膜３１の膜厚に関係なく制御することができる。第３酸化膜３３の膜厚は例えば５ｎｍであり、ゲート酸化膜３４の膜厚は例えば１３ｎｍであり、第１窒化膜３１の膜厚は例えば５ｎｍとなる。

以降の図３ｅ〜図３ｈの工程は、第１実施形態の図１ｈ以降と同じ工程であるので説明を省略する。

これらの工程によって、上側酸化膜となる第３酸化膜３３、下側酸化膜となる第１酸化膜１１、及び電荷蓄積層となる第１窒化膜３１を、損傷が生じないように形成することができる。また、電荷蓄積層の分離のために十分な膜厚を有するように、ゲート酸化膜３４を形成することができる。

本発明の第１実施形態の半導体装置の製造方法を説明する図。 本発明の第１実施形態の半導体装置の製造方法を説明する図。 本発明の第１実施形態の半導体装置の製造方法を説明する図。 本発明の第１実施形態の半導体装置の製造方法を説明する図。 本発明の第１実施形態の半導体装置の製造方法を説明する図。 本発明の第１実施形態の半導体装置の製造方法を説明する図。 本発明の第１実施形態の半導体装置の製造方法を説明する図。 本発明の第１実施形態の半導体装置の製造方法を説明する図。 本発明の第１実施形態の半導体装置の製造方法を説明する図。 本発明の第１実施形態の半導体装置の製造方法を説明する図。 本発明の第１実施形態の半導体装置の製造方法を説明する図。 本発明の第２実施形態の半導体装置の製造方法を説明する図。 本発明の第２実施形態の半導体装置の製造方法を説明する図。 本発明の第２実施形態の半導体装置の製造方法を説明する図。 本発明の第２実施形態の半導体装置の製造方法を説明する図。 本発明の第２実施形態の半導体装置の製造方法を説明する図。 本発明の第２実施形態の半導体装置の製造方法を説明する図。 本発明の第２実施形態の半導体装置の製造方法を説明する図。 本発明の第２実施形態の半導体装置の製造方法を説明する図。 本発明の第２実施形態の半導体装置の製造方法を説明する図。 本発明の第３実施形態の半導体装置の製造方法を説明する図。 本発明の第３実施形態の半導体装置の製造方法を説明する図。 本発明の第３実施形態の半導体装置の製造方法を説明する図。 本発明の第３実施形態の半導体装置の製造方法を説明する図。 本発明の第３実施形態の半導体装置の製造方法を説明する図。 本発明の第３実施形態の半導体装置の製造方法を説明する図。 本発明の第３実施形態の半導体装置の製造方法を説明する図。 本発明の第３実施形態の半導体装置の製造方法を説明する図。

符号の説明

１ マスク用酸化膜
２ マスク用窒化膜
３ トレンチ
１０ 基板
１１ 第１酸化膜
１２ 第１窒化膜
１３、２１ 第２酸化膜
１４、２３、３３ 第３酸化膜
１５、２４、３４ ゲート酸化膜
１６、２５、３５ 非晶質シリコン
１７、２６、３６ ビット線
１８、２７、３７ 第４酸化膜
１９、２８、３８ ワード線
２２ 付加酸化膜
３２ 非晶質シリコン層

Claims (5)

1. シリコン基板（１０）に設けられたトレンチの側壁及び底部を覆うように、第１シリコン酸化膜（１１）、電荷蓄積層（１２）、及び第２シリコン酸化膜（１３）をこの順に形成する第１の工程と、
   異方性エッチングによって前記底部に形成された前記第２シリコン酸化膜（１３）及び前記電荷蓄積層（１２）を除去することにより、前記第２シリコン酸化膜（１３）及び前記電荷蓄積層（１２）をそれぞれ２つに分離して、前記底部に形成された第１シリコン酸化膜（１１）を露出させる第２の工程と、
   等方性エッチングによって前記電荷蓄積層（１２）上に形成された前記第２シリコン酸化膜（１３）及び前記底部に形成された前記第１シリコン酸化膜（１１）を除去して、前記トレンチの前記底部を露出させる第３の工程と、
   前記側壁に形成された前記電荷蓄積層（１２）の上に第３シリコン酸化膜（１４、２３）を形成する第４の工程と、
   露出された前記トレンチの前記底部にゲート酸化膜（１５、２４）を形成する第５の工程と、
   を含む半導体装置の製造方法。
2. 前記第４の工程では、前記第３シリコン酸化膜（１４、２３）を、プラズマ酸化或いはラジカル酸化によって形成する、
   請求項１記載の半導体装置の製造方法。
3. 前記第５の工程では、前記ゲート酸化膜（１５、２４）を、前記第４の工程における前記第３シリコン酸化膜（１４、２３）の形成と同時に、プラズマ酸化或いはラジカル酸化によって形成する、
   請求項２記載の半導体装置の製造方法。
4. 前記第５の工程では、前記ゲート酸化膜（１５、２４）を、最初に熱酸化を行い次にプラズマ酸化を行うことにより、或いは熱酸化のみにより形成する、
   請求項１又は２記載の半導体装置の製造方法。
5. シリコン基板（１０）に設けられたトレンチの側壁及び底部を覆うように、第１シリコン酸化膜（１１）、電荷蓄積層（１２）、及び非晶質シリコン層（３２）をこの順に形成する第１の工程と、
   異方性エッチングによって前記底部に積層した前記非晶質シリコン層（３２）及び前記電荷蓄積層（１２）を除去することにより、前記非晶質シリコン層（３２）及び前記電荷蓄積層（１２）をそれぞれ２つに分離して、前記底部に形成された第１シリコン酸化膜（１１）を露出させる第２の工程と、
   前記側壁上の前記非晶質シリコン層（３２）を熱酸化して前記電荷蓄積層（１２）を覆う第３シリコン酸化膜（３３）を形成する第３の工程と、
   ウェットエッチングによって前記底部に形成された前記第１シリコン酸化膜（１１）を除去した後、前記底部にゲート酸化膜（３４）を形成する第４の工程と、を含む、
   半導体装置の製造方法。

Images