JP5546114B2 - 半導体装置の製造方法及び半導体装置 - Google Patents
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Description
また、このような半導体記憶装置のセルサイズを小さくすると、チャネル長、ビット線幅、ワード線幅等が縮小される。しかし、チャネル長が短くなると、電荷蓄積層内の2つの電荷保持領域を分離することが困難になる。そのために、物理的に電荷保持領域を2つに分離する構成が提供されている。
このような半導体装置の製造方法では、トレンチの側壁及び底部を覆うように形成された電荷蓄積層を分離する際に、側壁の第2シリコン酸化膜を残すようにしているため、側壁の第2シリコン酸化膜が保護となり、電荷蓄積層の分離時のエッチング等によって電荷蓄積層が損傷を受けないようになっている。同様に、電荷蓄積層を分離する際に、トレンチの底部には第1シリコン酸化膜を残すようにしているため、電荷蓄積層の分離時に、トレンチの底部は第1シリコン酸化膜に保護され、シリコン基板が損傷を受けないようになっている。
異方性エッチングによる電荷蓄積層及びトレンチの底部への損傷は、それぞれ第2シリコン酸化膜及び第1シリコン酸化膜によって防止することができる。そして、異方性エッチングによって損傷を受けた第2シリコン酸化膜及び第1シリコン酸化膜は、それに続く等方性エッチングにより除去されることで、損傷のない電荷蓄積層及びトレンチの底部が露出される。
前記第5の工程では、前記ゲート酸化膜(15、24)が、熱酸化及びプラズマ酸化の組合わせ、或いは熱酸化のみにより形成されてもよい。
また、前記第5の工程では、最初に熱酸化を行い、次にプラズマ酸化を行うことで前記ゲート酸化膜(15、24)が形成されてもよい。熱酸化では、シリコン窒化膜等で形成された電荷蓄積層はほとんど酸化されず、トレンチの底部の露出したシリコン基板のみが酸化される。したがって、まず熱酸化によって、ある程度の膜厚を有するゲート酸化膜を形成し、その後にプラズマ酸化を行うことでゲート酸化膜の膜厚の制御をより容易にすることができる。
このような半導体装置の製造方法では、電荷蓄積層を分離した後に、電荷蓄積層の上の非晶質シリコン層を熱酸化することで上側酸化膜を形成する。熱酸化では、シリコン窒化膜等で形成された電荷蓄積層はほとんど酸化されないため、非晶質シリコン層を全て酸化しても、その下にある電荷蓄積層は酸化されない。一方、トレンチの底部の露出したシリコン基板は酸化速度が速いため、ゲート酸化膜の膜厚の制御をより容易にすることができる。
なお、各実施形態の説明では、共通するものには共通の符号を用いることとし、重複する説明は場合により省略するものとする。
また、以下の各実施形態は、電荷蓄積層の分離構造を形成する工程についてのみであり、それ以前に行われる下地工程、電荷蓄積層の分離構造の形成後に行われる配線形成等の上地工程については省略している。電荷蓄積層の分離構造の形成以外の他の工程については、従来と同じ方法により行われる。また、以下の各実施形態では、基板が従来のシリコン等のシリコン基板、酸化膜がシリコン酸化膜等のシリコン酸化膜、窒化膜がシリコン窒化膜等のシリコン窒化膜、ゲート電極がポリシリコンにより形成される。
図1a〜図1kは、本発明の第1実施形態の半導体装置の製造方法を説明するための図である。
第1実施形態の半導体装置の製造方法では、まず、基板10上にマスク用酸化膜1及びマスク用窒化膜2を、基板10側からこの順に積層し、図1aに示すように、パターニングすることでトレンチ3を形成する。マスク用窒化膜2は、ハードマスクとして機能する。マスク用酸化膜1の膜厚は例えば5nmであり、マスク用窒化膜2の膜厚は例えば50nmである。また、トレンチ3の深さは例えば50nmであり、幅は例えば90nmである。トレンチを複数形成する場合には、間隔を例えば70nmあける。
次いで、トレンチ3の側壁及び底部に沿って第1窒化膜12を形成する(図1c)。第1窒化膜12は、第1酸化膜11上に形成される。第1窒化膜は、後述するように分離構造を形成することで、電荷蓄積層となる。第1窒化膜12の膜厚は所望する電荷蓄積層としての厚さより厚めに形成しておき、例えば12nmである。第1窒化膜12のうちマスク用窒化膜2上に形成された部分はマスク用窒化膜2と一体化して1つの窒化膜となる。
次いで、RIE等の異方性エッチングによって、マスク用窒化膜2、第1窒化膜12、及び犠牲酸化膜13を分離する(図1e)。異方性エッチングは、加工すべき材料膜表面に垂直な方向、つまり、トレンチ3に平行な方向にのみエッチングが進行する。したがって、第2酸化膜13及び第1窒化膜12のうち、トレンチ3の底部及びマスク用窒化膜2の表面に形成された部分のみが除去される。このとき、トレンチ3の底部の第1酸化膜11がエッチングされずに残り、エッチングに対する防御層としての役割を果たすために基板10への損傷はない。また、トレンチ3の側壁を覆う分離した第1窒化膜12は、第2酸化膜13に保護されているためエッチングによる損傷はない。
次いで、等方性エッチングによって、異方性エッチングにより損傷した第2酸化膜13及びトレンチ3の底部の第1酸化膜11を完全に除去する(図1f)。犠牲酸化膜13及びトレンチ3底部の第1酸化膜11を同時に除去することで、この後に実行される酸化処理によって、上側酸化膜とトレンチ3の底部の酸化膜(ゲート酸化膜)を同時に形成することができる。
次いで、マスク用窒化膜2上の第3酸化膜14及びマスク用窒化膜2を除去する。その後、ビット線17を形成する(図1i)。ビット線17は例えば注入量2E15/cm2、注入エネルギー50keVの砒素イオン(As+)を注入することで形成する。
図2a〜図2iは、本発明の第2実施形態の半導体装置の製造方法を説明するための図である。第2実施形態では、第1実施形態と基本的には同じであるが、U字型のトレンチ3の底部の酸化処理において、プラズマ酸化又はラジカル酸化のどちらか一方と熱酸化を組合わせている点で異なる。第2実施形態の図2a以前の工程は、第1実施形態の図1a〜図1cまでの工程と同じであるので、説明を省略する。
次いで、RIE等の異方性エッチングによって、マスク用窒化膜2、第1窒化膜12、及び犠牲酸化膜21を分離する(図2b)。このとき、トレンチ3の底部の第1酸化膜11がエッチングされずに残り、エッチングに対する防御層としての役割を果たすために基板10への損傷はない。また、トレンチ3の側壁を覆う分離した第1窒化膜12は、犠牲酸化膜21に保護されているためエッチングによる損傷はない。また、この実施形態では、犠牲酸化膜21の膜厚を20nmとしているため、犠牲酸化膜による保護の程度が第1実施形態よりも大きい。
次いで、等方性エッチングによって、異方性エッチングにより損傷した第2酸化膜21及びトレンチ3の底部の第1酸化膜11を完全に除去する(図2c)。第2酸化膜21及びトレンチ3の底部の第1酸化膜11を同時に除去することで、この後に実行される酸化処理によって、上側酸化膜とトレンチ3の底部の酸化膜を同時に形成することができる。
次いで、プラズマ酸化やラジカル酸化等の酸化処理により、第3酸化膜23及びゲート酸化膜24が形成される(図2e)。第3酸化膜23はマスク用窒化膜2及び第1窒化膜12の酸化によって形成され、ゲート酸化膜24は付加酸化膜22に加えて、露出したトレンチ3の底部の基板10を酸化することによって形成される。電荷蓄積層となる第1窒化膜12の膜厚は、この酸化処理の時間によって調整することができる。また、シリコン基板の酸化率は窒化膜の酸化率よりも高いため、ゲート酸化膜24の膜厚は第3酸化膜23の膜厚よりも厚くすることができ、トレンチ3の底部に所望の膜厚のゲート酸化膜を容易に形成することができる。プラズマ酸化やラジカル酸化の酸化処理のみでトレンチ3の底部のゲート酸化膜24を形成する場合には、第1窒化膜12が過剰に酸化されることがあるが、あらかじめ熱酸化の酸化処理によって付加酸化膜22を形成しておくことで、第1窒化膜12の過剰な酸化を防止することができる。第3酸化膜23の膜厚は例えば10nmであり、ゲート酸化膜24の膜厚は例えば13nmであり、第1窒化膜12の膜厚は例えば5nmとなる。
図3a〜図3hは、本発明の第3実施形態の半導体装置の製造方法を説明するための図である。第3実施形態の工程では、第1実施形態の工程と基本的には同じであるが、犠牲酸化膜を用いる代わりに非晶質シリコンを用いている点で異なる。第3実施形態の図3a以前の工程は、第1実施形態の図1a〜図1bまでの工程と同じであるので、説明を省略する。
次いで、RIE等の異方性エッチングによって、マスク用窒化膜2、第1窒化膜31、及び非晶質シリコン層32を分離する(図3c)。このとき、トレンチ3の底部の第1酸化膜11がエッチングされずに残り、エッチングに対する防御層としての役割を果たすために基板10への損傷はない。また、トレンチ3の側壁を覆う分離した第1窒化膜31は、非晶質シリコン層32に保護されているためエッチングによる損傷はない。
2 マスク用窒化膜
3 トレンチ
10 基板
11 第1酸化膜
12 第1窒化膜
13、21 第2酸化膜
14、23、33 第3酸化膜
15、24、34 ゲート酸化膜
16、25、35 非晶質シリコン
17、26、36 ビット線
18、27、37 第4酸化膜
19、28、38 ワード線
22 付加酸化膜
32 非晶質シリコン層
Claims (5)
- シリコン基板(10)に設けられたトレンチの側壁及び底部を覆うように、第1シリコン酸化膜(11)、電荷蓄積層(12)、及び第2シリコン酸化膜(13)をこの順に形成する第1の工程と、
異方性エッチングによって前記底部に形成された前記第2シリコン酸化膜(13)及び前記電荷蓄積層(12)を除去することにより、前記第2シリコン酸化膜(13)及び前記電荷蓄積層(12)をそれぞれ2つに分離して、前記底部に形成された第1シリコン酸化膜(11)を露出させる第2の工程と、
等方性エッチングによって前記電荷蓄積層(12)上に形成された前記第2シリコン酸化膜(13)及び前記底部に形成された前記第1シリコン酸化膜(11)を除去して、前記トレンチの前記底部を露出させる第3の工程と、
前記側壁に形成された前記電荷蓄積層(12)の上に第3シリコン酸化膜(14、23)を形成する第4の工程と、
露出された前記トレンチの前記底部にゲート酸化膜(15、24)を形成する第5の工程と、
を含む半導体装置の製造方法。 - 前記第4の工程では、前記第3シリコン酸化膜(14、23)を、プラズマ酸化或いはラジカル酸化によって形成する、
請求項1記載の半導体装置の製造方法。 - 前記第5の工程では、前記ゲート酸化膜(15、24)を、前記第4の工程における前記第3シリコン酸化膜(14、23)の形成と同時に、プラズマ酸化或いはラジカル酸化によって形成する、
請求項2記載の半導体装置の製造方法。 - 前記第5の工程では、前記ゲート酸化膜(15、24)を、最初に熱酸化を行い次にプラズマ酸化を行うことにより、或いは熱酸化のみにより形成する、
請求項1又は2記載の半導体装置の製造方法。 - シリコン基板(10)に設けられたトレンチの側壁及び底部を覆うように、第1シリコン酸化膜(11)、電荷蓄積層(12)、及び非晶質シリコン層(32)をこの順に形成する第1の工程と、
異方性エッチングによって前記底部に積層した前記非晶質シリコン層(32)及び前記電荷蓄積層(12)を除去することにより、前記非晶質シリコン層(32)及び前記電荷蓄積層(12)をそれぞれ2つに分離して、前記底部に形成された第1シリコン酸化膜(11)を露出させる第2の工程と、
前記側壁上の前記非晶質シリコン層(32)を熱酸化して前記電荷蓄積層(12)を覆う第3シリコン酸化膜(33)を形成する第3の工程と、
ウェットエッチングによって前記底部に形成された前記第1シリコン酸化膜(11)を除去した後、前記底部にゲート酸化膜(34)を形成する第4の工程と、を含む、
半導体装置の製造方法。
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