JP2007012906A - 不揮発性半導体装置の製造方法 - Google Patents
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Abstract
【課題】 半導体基板上の導電膜間の絶縁膜をエッチングする際に、半導体基板の主表面に与えるダメージを軽減することができる不揮発性半導体装置の製造方法を提供する。
【解決手段】 半導体基板1の主表面上に第1絶縁膜2を形成する工程と、複数の導電膜5a〜5cを第1絶縁膜2上に形成する工程と、導電膜5a〜5dを覆う第2絶縁膜25を形成する工程と、第2絶縁膜25または、第1絶縁膜2および第2絶縁膜25にドライエッチングを施し、導電膜5a〜5d間に、第1絶縁膜2と第2絶縁膜25との少なくとも一方を残留させる工程と、半導体基板1の主表面に残留した第1絶縁膜2または第2絶縁膜25の少なくとも一方にウェットエッチングを施して、半導体基板の主表面を露出する工程と、を備える。
【選択図】 図1
【解決手段】 半導体基板1の主表面上に第1絶縁膜2を形成する工程と、複数の導電膜5a〜5cを第1絶縁膜2上に形成する工程と、導電膜5a〜5dを覆う第2絶縁膜25を形成する工程と、第2絶縁膜25または、第1絶縁膜2および第2絶縁膜25にドライエッチングを施し、導電膜5a〜5d間に、第1絶縁膜2と第2絶縁膜25との少なくとも一方を残留させる工程と、半導体基板1の主表面に残留した第1絶縁膜2または第2絶縁膜25の少なくとも一方にウェットエッチングを施して、半導体基板の主表面を露出する工程と、を備える。
【選択図】 図1
Description
本発明は、不揮発性半導体装置の製造方法に関する。
一般に、不揮発性半導体装置を製造する際には、メモリセル領域における半導体基板の主表面上に絶縁膜や導電膜を順次堆積し、各絶縁膜、導電膜にエッチングを施すことにより、ゲート絶縁膜や、ゲート電極等を形成して、不揮発性半導体装置を製造している。そして、従来から半導体基板の主表面上に形成された導電膜および絶縁膜にエッチングを施す際に、半導体基板の主表面に与えるダメージを軽減しつつ、エッチングを施す方法が提案されている。
たとえば、特開平6−310733号公報に記載された不揮発性半導体装置の製造方法においては、まず、メモリセル領域と、周辺回路領域とを有する半導体基板の主表面上にゲート絶縁膜を形成する。次に、全面に多結晶シリコン膜を堆積する。そして多結晶シリコン膜をエッチングし、メモリセル領域にフローティングゲートを形成する。しかる後、全面にONO膜を形成する。次に、メモリセル領域の全体をレジストで覆い、このレジストをマスクとして周辺回路領域のONO膜をドライエッチングにより全て除去する。この際、ONO膜の下地に多結晶シリコン膜を残しているので、多結晶シリコン膜がエッチングストッパとして作用する。そして、酸化膜に対する選択比の高いガスを用いて、周辺回路領域の全て多結晶シリコンにウェットエッチングを施す。さらに、ウェット処理にて、周辺回路領域の全てゲート絶縁膜をウェット処理にて除去する。このようにして、周辺回路領域における半導体基板の主表面に与えられるダメージが軽減されている。
また、特開平5−109760号公報に記載された半導体装置の製造方法においては、まず、半導体基板の主表面側に素子分離膜と、ゲート絶縁膜と、ゲート電極とを形成し、ゲート酸化膜上にシリコン窒化膜を形成する。そして、シリコン窒化膜を異方的にエッチングする。そして、ゲート酸化膜をフッ酸によりエッチングする。これにより、素子分離膜のエッチングを防ぐことができる半導体装置の製造方法が記載されている。
特開平6−310733号公報
特開平5−109760号公報
上記特開平6−310733号公報および特開平5−109760号公報に記載された半導体装置の製造方法は、いずれも、半導体基板の主表面に形成された複数の導電膜間に位置する絶縁膜にエッチングを施す際に、導電膜間に位置する半導体基板に与えるダメージを軽減するためのものではない。
その一方で、不揮発性半導体装置の製造過程においては、半導体基板の主表面上に形成された複数の導電膜間の狭小な範囲に形成された絶縁膜にエッチングを施す場合がある。このように、導電膜間に位置する半導体基板の主表面上に形成された絶縁膜にエッチングを施す際には、周囲の導電膜や絶縁膜への影響を抑えるために、一般にドライエッチングが用いられる。
しかし、導電膜間の絶縁膜をドライエッチングにより除去すると、半導体基板の主表面にダメージを与えるおそれがある。そこで、導電膜間のドライエッチングにより半導体基板の主表面に与えられたダメージを後処理により軽減する手段が提案されている。この半導体基板のダメージを軽減する後処理は、半導体基板の主表面のうち、ダメージを受けた部分をCF/O2ガスによりエッチングする。これにより、半導体基板の主表面に与えられたダメージが効果的に除去される。
このようなCF/O2ガスによる後処理は、たとえば、AG−AND型フラッシュメモリの製造方法等に適用される。このようなAG−AND型フラッシュメモリの製造工程は、半導体基板の主表面上に絶縁膜を形成する工程と、一方向に向けて延在するアシストゲートを絶縁膜上に形成する工程と、このアシストゲート間の絶縁膜にドライエッチングを施して半導体基板の主表面を露出する工程と、この露出した半導体基板の主表面にCF/O2ガスの後処理を施す工程と、この後処理が施された半導体基板の主表面上にゲート絶縁膜を形成する工程と、形成されたゲート絶縁膜上にフローティングゲートを形成する工程とを有している。
しかし、上記CF/O2ガスによる後処理をアシストゲート間等の狭小な範囲に適用すると、半導体基板の主表面上に下方に向けて湾曲した凹部が形成される。このように湾曲した凹部の表面に熱酸化膜を成長させると、熱酸化膜が上方に向けて成長するに従って、熱酸化膜内に圧縮応力が生じる。このため、熱酸化膜が成長し難く、形成された熱酸化膜の膜厚にばらつきが生じたり、熱酸化膜が所定の膜厚に成り難いという問題があった。
また、この熱酸化膜上にフローティングゲートを形成すると、各フローティングゲート下に形成された熱酸化膜の膜厚にばらつきが生じやすいため、書込み速度や消去動作にばらつきが生じ易いという問題があった。
そして、半導体基板に形成された湾曲状の凹部においては、界面の結晶方位が一様でないため、界面準位密度が高く欠陥が形成され易くなっている。この欠陥内に電子や正孔が入り込み電荷をもつことにより、半導体基板内の電子の走行等を阻害する。これにより、しきい値電圧にばらつきが生じたり、読出し不良が生じるという問題があった。
さらに、半導体基板に形成された凹部は、下方に向けて湾曲しているため、電磁気学的に凹部上に形成されたフローティングゲートから電子が放出される方向の電界が大きくなり易くなっている。このため、フローティングゲートの放置リテンションに対するマージンが低下するという問題もあった。
本発明は、上記課題に鑑みてなされたものであり、その目的は、半導体基板上の導電膜間の絶縁膜をエッチングする際に、半導体基板の主表面に与えるダメージを軽減することができる不揮発性半導体装置の製造方法を提供することである。
本発明に係る不揮発性半導体装置の製造方法は、半導体基板の主表面上に第1絶縁膜を形成する工程と、第1絶縁膜上にて一方向に向けて延在する複数の導電膜を形成する工程と、導電膜を覆う第2絶縁膜を形成する工程と、導電膜間の第2絶縁膜または、第1絶縁膜および第2絶縁膜にドライエッチングを施し、導電膜間の主表面の少なくとも一部を覆うように、第1絶縁膜または、第1絶縁膜および第2絶縁膜を残留させる工程と、半導体基板の主表面上に残留した第1絶縁膜または、残留した第1絶縁膜および第2絶縁膜にウェットエッチングを施して、半導体基板の主表面を露出する工程とを備える。
本発明に係る不揮発性半導体装置の製造方法によれば、メモリセル領域において、エッチングにより半導体基板を露出させる際に、半導体基板の主表面に与えるダメージを軽減することができる。
図1から図57を用いて、本発明に係る不揮発性半導体装置の製造方法について説明する。
(実施の形態1)
図1は、本実施の形態1に係る不揮発性半導体装置10の断面図である。この図1に示されるように、不揮発性半導体装置10は、半導体基板1と、この半導体基板1の主表面上に形成された絶縁膜(第1絶縁膜)2と、この絶縁膜2上に複数形成されたアシストゲート5a〜5dと、アシストゲート5a〜5dの側面に形成されたサイドウォール25と、アシストゲート5a〜5dの上面に形成されたキャップ膜6a〜6dと、アシストゲート5a〜5d間に形成されたフローティングゲート22a〜22cと、フローティングゲート22a〜22cの表面上に形成されたONO膜20と、このONO膜20を介してフローティングゲート22a〜22cの上方に形成されたコントロールゲート21とを備えている。
図1は、本実施の形態1に係る不揮発性半導体装置10の断面図である。この図1に示されるように、不揮発性半導体装置10は、半導体基板1と、この半導体基板1の主表面上に形成された絶縁膜(第1絶縁膜)2と、この絶縁膜2上に複数形成されたアシストゲート5a〜5dと、アシストゲート5a〜5dの側面に形成されたサイドウォール25と、アシストゲート5a〜5dの上面に形成されたキャップ膜6a〜6dと、アシストゲート5a〜5d間に形成されたフローティングゲート22a〜22cと、フローティングゲート22a〜22cの表面上に形成されたONO膜20と、このONO膜20を介してフローティングゲート22a〜22cの上方に形成されたコントロールゲート21とを備えている。
アシストゲート5a〜5dは、一方向に向けて延在しており、アシストゲート5a〜5d同士は、間隔を隔てて形成されている。アシストゲート5a〜5dの幅は、たとえば、65nm程度とされており、また、アシストゲート5a〜5d同士の間隔は、たとえば、50nm程度とされている。コントロールゲート21は、アシストゲート5a〜5dと交差する方向に向けて延在しており、たとえば、低抵抗な多結晶シリコンからなる導体膜21aと、その上面に形成されたタングステンシリサイド(WSix)等のような高融点金属シリサイド膜21bとの積層膜により形成されている。サイドウォール25は、アシストゲート5a〜5dの側面上に形成された絶縁膜9と、この絶縁膜9の側面上に形成された絶縁膜3aと、この絶縁膜3aの側面上に形成された絶縁膜4とを備えている。
上記のように構成された不揮発性半導体装置10の製造方法を、図2から図12を用いて説明する。図2は、不揮発性半導体装置10の製造工程の第1工程を示す断面図である。不揮発性半導体装置10の第1工程においては、まず、半導体基板1の主表面上にたとえば、酸化シリコンからなる絶縁膜2を、たとえば二酸化シリコン換算膜厚で5nm程度の厚さとなるように、たとえば水蒸気酸化法のような熱酸化法により形成する。その上に、たとえば低抵抗なポリシリコンからなる導電膜5を、たとえば70nm程度の厚さとなるようにCVD(Chemical Vapor Deposition)法等により堆積する。さらにその上に、たとえば窒化シリコンからなるキャップ膜6を、たとえば70nm程度の厚さとなるようにCVD法等により堆積する。続いて、キャップ膜6上に、たとえば酸化シリコンからなる絶縁膜7を、たとえばTEOS(Tetraethoxysilane)ガスを用いたCVD法等により堆積した後、その上に、たとえば低抵抗な多結晶シリコンからなるハードマスク膜26aをCVD法等により堆積する。さらに、その上に、たとえば酸窒化シリコン(SiON)からなる反射防止膜27aをプラズマCVD法等により堆積する。その後、その反射防止膜上27aに、アシストゲート形成用のレジストパターンを形成する。
そして、形成されたレジストパターンを用いて、絶縁膜7、キャップ膜6、導電膜5にパターニングを施す。図3は、不揮発性半導体装置10の製造工程の第2工程を示した断面図である。この図3に示されるように、パターニングが施されることにより、半導体基板1の主表面上には、絶縁膜2と、この絶縁膜2上に間隔を隔てて形成されたアシストゲート5a〜5dと、このアシストゲート5a〜5dの上面上に形成されたキャップ膜6a〜6dと、このキャップ膜6a〜6dの上面上に形成された絶縁膜7a〜7dとが形成される。
図4は、不揮発性半導体装置10の製造工程の第3工程を示す断面図である。この図4に示されるように、表面酸化を施して、アシストゲート5a〜5d、キャップ膜6a〜6dの表面に絶縁膜9を形成する。図5は、不揮発性半導体装置10の製造工程の第4工程を示す断面図である。この図5に示されるように、アシストゲート5a〜5dの側面側と、キャップ膜6a〜6dの側面と、絶縁膜7a〜7dの側面および上面と、アシストゲート5a〜5d間に位置する絶縁膜2の上面を覆うようにシリコン窒化膜(ストッパ膜)3をCVD法により形成する。これにより、シリコン窒化膜3がアシストゲート5a〜5dを覆うように形成される。このシリコン窒化膜3は、たとえば、3nm〜7nm程度となるように形成する。
そして、このシリコン窒化膜3の上面上に、シリコン酸化膜等からなる絶縁膜4をCVD法により形成する。このシリコン酸化膜(第3絶縁膜)4は、アシストゲート5a〜5d間に形成されるフローティングゲートと、アシストゲート5a〜5d間のリークを抑制することができる程度の膜厚に形成する。このようにして、絶縁膜4と、シリコン窒化膜3と、絶縁膜9からなるカバー層(第2絶縁膜)28が、アシストゲート5a〜5dを覆うように形成される。
なお、絶縁膜4を堆積した後に、絶縁膜4および絶縁膜7a〜7dにデンファイ(焼き締め)処理を施すのが好ましい。このように、デンシファイ処理を施すことにより、絶縁膜4および絶縁膜7a〜7dから余分な水分や不純物を除去することができる。これにより、絶縁膜4および絶縁膜7a〜7dの緻密化を図ることができ、耐希HFエッチトレードの低減を図ることができる。ここで、シリコン窒化膜3は、アシストゲート5a〜5dの側面に配置されると共に、アシストゲート5a〜5dを覆うように形成されている。このため、絶縁膜4および絶縁膜7a〜7dにデンシファイ処理(デンシファイアニール)を施す際に、アシストゲート5a〜5dの酸化が抑制されている。これにより、絶縁膜4および絶縁膜7a〜7dに施すデンシファイ処理を、酸素雰囲気中や水蒸気雰囲気中で行なうことができ、絶縁膜4および絶縁膜7a〜7dの耐希HFエッチトレードの低減が効果的に図られる。
図6は、不揮発性半導体装置10の製造工程の第5工程を示す断面図である。この図6に示されるように、アシストゲート5a〜5d間の絶縁膜4に異方性ドライエッチングを施す。この際、シリコン酸化膜とシリコン窒化膜との選択性を利用し、シリコン窒化膜3にて、異方性ドライエッチングをストップさせる。これにより、アシストゲート5a〜5d間に位置するシリコン窒化膜3が露出する。そして、アシストゲート5a〜5dの側面上に絶縁膜4がサイドウォール状に残留する。なお、この際、絶縁膜7a〜7dの上端部に形成された絶縁膜4もエッチングされ、シリコン窒化膜3が外方に露出する。
図7は、不揮発性半導体装置10の製造工程の第6工程を示す断面図である。この図7に示されるように、シリコン窒化膜3に異方性ドライエッチングを施す。この際、シリコン酸化膜とシリコン窒化膜との選択性を利用し、絶縁膜2にて異方性ドライエッチングをストップさせる。シリコン窒化膜3は、3nmより厚く形成されているので、ストッパとしての機能が確保されている。なお、この際、絶縁膜7の上端部に形成されたシリコン窒化膜3もエッチングされ、絶縁膜7a〜7dが外方に露出する。
このように、カバー層28にドライエッチングを施す第5、第6工程のうち、絶縁膜4にドライエッチングを施す際には、シリコン窒化膜3をストッパとして利用し、また、シリコン窒化膜3にドライエッチングを施す際には、絶縁膜2をストッパとして利用する。このため、半導体基板1の主表面が露出する前に、カバー層28のドライエッチングが確実にストップする。これにより、ドライエッチングによる半導体基板へのダメージが抑制されている。
図8は、不揮発性半導体装置10の製造工程の第7工程を示す断面図である。この図8に示されるように、絶縁膜2を希HF(フッ化水素)溶液で、半導体基板1の主表面が露出するまで、ウェットエッチングを施す。このように、絶縁膜2をウェットエッチングにより除去するため、絶縁膜2を除去する際に半導体基板1にダメージが生じることが回避されている。さらに、絶縁膜2の膜厚は、5nm程度とされており、絶縁膜4や、絶縁膜7a〜7dよりも遥かに薄膜に形成されている。このため、絶縁膜2にウェットエッチングを施す際に、絶縁膜4の側面や、絶縁膜7a〜7dの上端部に施されるがエッチング量も低減される。このため、絶縁膜4のサイドウォールとしての機能や、絶縁膜77a〜7dの層間絶縁膜として機能が確保される。
特に、絶縁膜4および絶縁膜7a〜7dにデンファイ(焼き締め)処理が施された場合には、絶縁膜2にウェットエッチングを施す際に、絶縁膜4および絶縁膜7a〜7dの膜減りが抑制され、絶縁膜4および絶縁膜7a〜7dの各機能が確保される。
このように、本実施の形態1に係る不揮発性半導体装置10の製造方法は、半導体基板1の主表面上に絶縁膜2を形成する工程と、複数のアシストゲート5a〜5dを間隔を隔てて絶縁膜2上に形成する工程と、アシストゲート5a〜5dを覆うようにカバー層28を形成する工程と、カバー層28にドライエッチングを施し絶縁膜2をアシストゲート5a〜5d間の半導体基板1の主表面上に残留させる工程と、半導体基板1の主表面上に残留した絶縁膜2にウェットエッチングを施して半導体基板1の主表面を露出する工程とを備えている。
アシストゲート5a〜5d間に位置する半導体基板1の主表面が露出した後には、フローティングゲートを形成する。図9は、不揮発性半導体装置10の製造工程の第8工程を示す断面図である。この図9に示されるように、アシストゲート5a〜5dの側面に残留したシリコン窒化膜3をラジカル酸化方法により酸化する。ラジカル酸化方法とは、励起状態が酸素原子ラジカルを主成分とする酸化源ガスを半導体基板1に供給し、Si表面を酸化して高性能のシリコン酸化膜を低温で形成する方法である。ラジカル酸化方法によりシリコン窒化膜3を酸化する際には、たとえば、プラズマ法等により酸素ラジカルを発生させる。この酸素ラジカルが、シリコン窒化膜3と反応して、シリコン窒化膜3を酸化する。シリコン窒化膜3が酸化されることにより、シリコン窒化膜3内に電子が入り込んだり、シリコン窒化膜3内に入り込んだ電子が半導体基板1内に放出されたりすることが防止され、しきい値電圧等が抑制される。そして、シリコン窒化膜3が酸化され、酸窒化シリコン(SiON)からなる絶縁膜3aは、アシストゲート5a〜5dのサイドウォールの一部となる。なお、ラジカル酸化の条件は、たとえば、温度900℃、H2/O2雰囲気=12slm/6sml、圧力865Pa(6.5Torr)とする。
また、酸素ラジカルは、浸透性が低いため、ラジカル酸化によりシリコン窒化膜3を酸化する際に、アシストゲート5a〜5dまでも酸化されることが抑制されている。特に、アシストゲート5a〜5dの側面には、絶縁膜9が形成されているため、ラジカル酸化によりアシストゲート5a〜5dまで酸化されることが抑制されている。さらに、シリコン窒化膜3の膜厚は、7nmより薄く形成されているため、ラジカル酸化の酸化力を過度に強く設定する必要がなく、アシストゲート5a〜5dが同時に酸化されることが抑制されている。
なお、本実施の形態1においては、シリコン窒化膜3が用いられているが、これに限られない。すなわち、酸化シリコンと組成が異なり、酸化シリコンにドライエッチングを施す際に、ストッパとして機能するものであり、また、ラジカル酸化により酸化可能なものであればよい。特に、ラジカル酸化の際に、アシストゲート5a〜5dまでも酸化されることを抑制するために、7nmより薄く形成することができるものであれば良く、シリコン元素の含有量が酸素元素の含有量より多いシリコンリッチ酸化膜でもよい。
そして、シリコン窒化膜3にラジカル酸化が施される際には、アシストゲート5a〜5d間の半導体基板1の主表面も酸化され、アシストゲート5a〜5d間の半導体基板1の主表面上に絶縁膜2が形成される。この際、アシストゲート5a〜5d間の半導体基板1の主表面には、凹部等のエッチングダメージが小さく抑制されているため、絶縁膜2が良好に形成される。そして、界面の結晶方位が、1−0−0と略均一となっており、界面準位密度が低くなっている。
図10は、不揮発性半導体装置10の製造工程の第9工程を示す断面図である。この図10に示されるように、たとえば低抵抗な多結晶シリコンからなる導電膜22をCVD法等により堆積する。この時、アシストゲート5a〜5d間を導電膜22で完全に埋め込み、「す」が形成されないようにする。
図11は、不揮発性半導体装置10の製造工程の第10工程を示す断面図である。この図11に示されるように、半導体基板1の主表面上の導電膜22に対して、異方性ドライエッチングにより、エッチバック処理または、化学機械研磨(CMP:Chemical Mechanical Polishing)処理を施す。これにより、導電膜22がアシストゲート5a〜5dのサイドウォール間に形成される。
図12は、不揮発性半導体装置10の製造工程の第11工程を示す断面図である。図11において、露出する絶縁膜7aと、絶縁膜4と、絶縁膜3aと、絶縁膜9にドライエッチングを施す。この際、酸化シリコンと、窒化シリコンとのエッチング選択比を大きくとることにより、キャップ膜6a〜6dをストッパとして機能させる。そして、図12に示されるように、アシストゲート5a〜5dの側面側には、アシストゲート5a〜5dに沿って延在する導電膜22d〜22fが形成される。
図13は、不揮発性半導体装置10の製造工程の第12工程を示す断面図である。この図13に示されるように、半導体基板1の主表面上に、たとえば、酸化シリコン膜、窒化シリコン膜、および酸化シリコン膜をCVD法等により下層から順に堆積する。これにより、ONO膜20を形成する。このONO膜20上に、たとえば、低抵抗な多結晶シリコンからなる導体膜21aと、たとえばタングステンシリサイド等のような高融点金属シリサイド膜21bとを下層から順にCVD法等により堆積する。この高融点金属シリサイド膜21b上に絶縁膜30を形成する。そして、導体膜21aと、高融点金属シリサイド膜21bと、絶縁膜30にエッチングを施し、コントロールゲート21を形成する。このようにして形成されたコントロールゲート21を用いて、図12に示される導電膜22d〜22fエッチングを施すことによりフローティングゲート22a〜22dが形成される。
図14は、不揮発性半導体装置10の書込み動作を示す断面図である。この図14に示されるように、選択されたフローティングゲート22bに電気的情報を書き込む際には、選択されたフローティングゲート22bの上方に配置されたコントロールゲート21に15V程度の電圧が印加される。
そして、選択されたフローティングゲート22bに隣接するアシストゲート5bにたとえば、7V程度の電圧が印加され、アシストゲート5bの下面側の半導体基板の主表面側には、ドレインとしての反転層23bが形成される。この反転層23bには、たとえば、4V程度の電圧が印加される。また、選択されたフローティングゲート22bをアシストゲート5bと協働して挟み込むように配置されたアシストゲート5cには、たとえば、1V程度の電圧が印加され、アシストゲート5cの下面側の半導体基板1の主表面側には、ソースとしての反転層23cが形成される。この形成された反転層23cには、たとえば、0V程度の電圧が印加される。さらに、選択されたアシストゲート5b、5c以外のアシストゲート5a、5dには、たとえば、0V程度の電圧が印加され、選択されたアシストゲート5b、5cと区別されている。そして、形成された反転層23cから反転層23bに向けて電子が飛び出し、その一部がフローティングゲート22b内に注入される。このようにして、選択されたフローティングゲート22b内に情報が書き込まれる。
図15は、不揮発性半導体装置10の読出し動作における断面図である。この図15に示されるように、選択されたフローティングゲート22bの上方に配置されたコントロールゲート21には、たとえば、2V〜5V程度の電圧が印加される。そして、選択されたフローティングゲート22bに隣接するアシストゲート5bには、たとえば、5V程度の電圧が印加され、このアシストゲート5bの下面側の半導体基板1には、反転層23bが形成される。この反転層23bには、たとえば、1V程度の電圧が印加される。
また、アシストゲート5bと協働してフローティングゲート22bを挟み込むように配置されたアシストゲート5cには、5V程度の電圧が印加され、アシストゲート5cの下面側の半導体基板1には、反転層23cが形成される。この反転層23cには、たとえば、0V程度の電圧が印加される。なお、選択されたアシストゲート5b、5c以外のアシストゲート5a、5dには、0V程度の電圧が印加され、これらアシストゲート5a、5dの下面側には、反転層が形成されることが抑制されている。
そして、選択されたフローティングゲート22b内に蓄積された電荷量により、選択されたフローティングゲート22bのしきい値電圧が変動するので、形成された反転層23c、23b間を流れる電流の状況で選択されたフローティングゲート22b内の電気的情報を判断することができる。
図16は、不揮発性半導体装置10の消去動作に係る断面図である。この図16に示されるように、選択されたフローティングゲート22a〜22cの上方に配置されたコントロールゲート21には、たとえば、−16V程度の電圧が印加され、半導体基板1には、たとえば、正の電圧が印加される。これにより、コントロールゲート21下に形成されたフーティングゲート22a〜22cに蓄積された電荷が半導体基板1内に放出され、一括消去される。
本実施の形態1に係る不揮発性半導体装置10の製造方法によれば、図5から図8において、アシストゲート5a〜5d間の半導体基板1の主表面を露出する際に、半導体基板1の主表面に与えられるエッチングダメージを低減することができる。すなわち、アシストゲート5a〜5d間の半導体基板1の主表面上に形成された絶縁膜にドライエッチングを施す際に、半導体基板1の主表面が露出しないように、絶縁膜2を残留させているので、半導体基板1に与えられるエッチングダメージを低減することができる。そして、シリコン窒化膜3をカバー層28のエッチング後に酸化することとしたため、シリコン窒化膜3を絶縁膜4のドライエッチングのストッパとして機能させることができる。
また、アシストゲート5a〜5d間の半導体基板1の主表面上に絶縁膜2を形成する際には、半導体基板1の表面に凹部等のエッチングダメージが形成されていないため、略均一な膜厚で形成することができる。さらに、フローティングゲート22a〜22c下の半導体基板1の界面において、結晶方位が一様となり、界面準位密度が低く、欠陥が形成され難く、Vthの変動や、デトラップ等の発生を抑制することができる。また、フローティングゲート22a〜22c下の半導体基板1の主表面には、凹部等が形成され難いため、書込み時にホットエレクトロンの発生するポイントがフローティングゲート22a〜22cから離間することを抑制することができる。これにより、書込み速度を確保することができる。
(実施の形態2)
図17から図20を用いて、実施の形態2に係る不揮発性半導体装置40の製造方法について、説明する。図17は、図3に示された第2工程後の不揮発性半導体装置40の製造工程の第3工程を示す断面図である。この図17において、まず、アシストゲート5a〜5dを覆うようにCVDにより、シリコン酸化膜からなる絶縁膜4を形成する。この絶縁膜4は、アシストゲート5a〜5dと形成されるフローティングゲートとの間のリークの発生を抑制するために十分な膜厚とする。そして、この絶縁膜4上に、シリコン窒化膜(保護膜)3を、たとえば3nm以上7nm以下程度堆積する。このようにして、アシストゲート5a〜5dを覆うカバー層41が、シリコン窒化膜3と、絶縁膜2とから形成される。
図17から図20を用いて、実施の形態2に係る不揮発性半導体装置40の製造方法について、説明する。図17は、図3に示された第2工程後の不揮発性半導体装置40の製造工程の第3工程を示す断面図である。この図17において、まず、アシストゲート5a〜5dを覆うようにCVDにより、シリコン酸化膜からなる絶縁膜4を形成する。この絶縁膜4は、アシストゲート5a〜5dと形成されるフローティングゲートとの間のリークの発生を抑制するために十分な膜厚とする。そして、この絶縁膜4上に、シリコン窒化膜(保護膜)3を、たとえば3nm以上7nm以下程度堆積する。このようにして、アシストゲート5a〜5dを覆うカバー層41が、シリコン窒化膜3と、絶縁膜2とから形成される。
図18は、不揮発性半導体装置40の製造工程の第4工程を示す断面図である。この図18に示されるように、シリコン窒化膜3にドライエッチングを施し、選択性を利用して、絶縁膜4をストッパとして、ドライエッチングをストップさせる。これにより、アシストゲート5a〜5d間に位置する絶縁膜4が露出する。この際、アシストゲート5a〜5dの側面上に位置する絶縁膜4上には、シリコン窒化膜3が残留する。
図19は、不揮発性半導体装置40の製造工程の第5工程を示す断面図である。この図19に示されるように、絶縁膜4および絶縁膜2を希HF溶液で半導体基板1の主表面まで、ウェットエッチングする。この際、アシストゲート5a〜5dの側面上に位置する絶縁膜4上には、シリコン窒化膜3が形成されているため、アシストゲート5a〜5dの側面上に形成された絶縁膜4もエッチングされることが抑制されている。これにより、絶縁膜4のアシストゲート5a〜5dのサイドウォールとしての機能が確保される。
図20は、不揮発性半導体装置40の製造工程の第6工程を示す断面図である。この図20に示されるように、シリコン窒化膜3をラジカル酸化により酸化する。この際、アシストゲート5a〜5d上には、絶縁膜4が形成されているため、アシストゲート5a〜5dがラジカル酸化により酸化されることが抑制されている。さらに、シリコン窒化膜3の膜厚が、7nm以下とされているため、ラジカル酸化の酸化力を過度に大きくする必要がなく、アシストゲート5a〜5dの酸化を抑制することができる。なお、本実施の形態2においては、絶縁膜4の保護膜として、シリコン窒化膜3を用いているが、これに限られず、シリコン元素の含有量が酸素元素の含有量より多いシリコンリッチ酸化膜でもよい。
本実施の形態2に係る不揮発性半導体装置40の製造方法によれば、アシストゲート5a〜5d間に残留した絶縁膜2にウェットエッチングを施す際において、アシストゲート5a〜5dの側面上の絶縁膜4の膜減りを抑制することができる。なお、本実施の形態2に係る不揮発性半導体装置40の製造方法においては、上記実施の形態1の製造方法と同様に、アシストゲート5a〜5d間の半導体基板1を露出する際には、半導体基板1を覆うカバー層41にドライエッチングを施し、半導体基板1の主表面上に少なくとも絶縁膜2を残留させているため、半導体基板1へのエッチングダメージを低減することができる。
また、上記実施の形態1および本実施の形態2においては、アシストゲート5a〜5d間の半導体基板の主表面を露出する際には、絶縁膜2をドライエッチングを施さずに、ウェットエッチングのみで除去しているが、これに限られない。たとえば、アシストゲート5a〜5d間のカバー層41にドライエッチングを施す際に、半導体基板1の主表面が露出しない程度に絶縁膜2にもドライエッチングを施し、残留した絶縁膜2をウェットエッチングにより除去してもよい。
(実施の形態3)
図21から図57を用いて、本実施の形態3に係る不揮発性半導体装置45およびその製造方法について、説明する。図21は、上記図3に示された第2工程後の不揮発性半導体装置45の第3工程を示す断面図である。この図21においては、まず、アシストゲート5a〜5d、キャップ膜6a〜5dおよび絶縁膜7a〜7dを覆うように、CVDによりシリコン酸化膜からなる絶縁膜8を堆積する。図22は、不揮発性半導体装置45の製造工程の第4工程を示す断面図である。この図22に示されるように、絶縁膜8にドライエッチングを施す。これにより、アシストゲート5a〜5d、キャップ膜6a〜6d、および絶縁膜7a〜7dの側面に絶縁膜8のサイドウォールを形成する。そして、アシストゲート5a〜5d間の主表面上の少なくとも一部に絶縁膜2が残留するように、絶縁膜2にドライエッチングを施す。すなわち、オーバエッチングの発生を抑制して、半導体基板1に与えられるダメージを軽減する。
図21から図57を用いて、本実施の形態3に係る不揮発性半導体装置45およびその製造方法について、説明する。図21は、上記図3に示された第2工程後の不揮発性半導体装置45の第3工程を示す断面図である。この図21においては、まず、アシストゲート5a〜5d、キャップ膜6a〜5dおよび絶縁膜7a〜7dを覆うように、CVDによりシリコン酸化膜からなる絶縁膜8を堆積する。図22は、不揮発性半導体装置45の製造工程の第4工程を示す断面図である。この図22に示されるように、絶縁膜8にドライエッチングを施す。これにより、アシストゲート5a〜5d、キャップ膜6a〜6d、および絶縁膜7a〜7dの側面に絶縁膜8のサイドウォールを形成する。そして、アシストゲート5a〜5d間の主表面上の少なくとも一部に絶縁膜2が残留するように、絶縁膜2にドライエッチングを施す。すなわち、オーバエッチングの発生を抑制して、半導体基板1に与えられるダメージを軽減する。
図23は、不揮発性半導体装置45の製造工程の第5工程を示す断面図である。この図23に示されるように、まず、ウェットエッチングを施し、アシストゲート5a〜5d間の主表面上に残留した絶縁膜2を除去する。そして、水素雰囲気中でプラズマ処理(水素プラズマ)を行なう。このように、アシストゲート5a〜5d間の半導体基板1の主表面を露出した状態で、プラズマ処理を施すことにより、露出した半導体基板の結晶配列が整理され、界面準位密度が低減する。さらに、露出した半導体基板1の主表面上に水素雰囲気中でプラズマ処理を施すことにより、エッチング工程中に半導体基板1内に入り込んだカーボンやフッ素等が排出され、エッチングダメージが低減される。
図24は、不揮発性半導体装置45の製造工程に第6工程を示す断面図である。この図24に示されるように、アシストゲート5a〜5d間の半導体基板1の主表面上に絶縁膜2を形成する。そして、アシストゲート5a〜5d間の絶縁膜2上に、フローティングゲートを形成し、不揮発性半導体装置45を製造する。
図25から図57を用いて、上記のように水素雰囲気中でプラズマ処理を施すことにより半導体基板に与える影響について説明する。図25から図30は、不揮発性半導体装置45の第4工程におけるSEM(scanning electron microscope)の写真または模式図である。この図25は、第4工程における断面図を示すSEMの写真である。図26は、この図25を模式的に示した模式図である。図27は、第4工程における平面図を示すSEMの写真である。図28は、図27を模式的に示した模式図である。図29は、図27の詳細を示したSEMの拡大写真である。図30は、図29を模式的に示した模式図である。
図25および図26に示されるように、図22に示すアシストゲート5a、5b間の半導体基板1の主表面上には、凹部52が形成されており、図27から図30に示されるように、凹部52は、半導体基板1の主表面上で一方向に向けて延在している。図25および図26において、凹部52は、半導体基板1の主表面から10.6nm程度へこんでいる。
上記図22のように、アシストゲート5a,5bの側面にサイドウォール形成した後に、酸素プラズマ処理を施し、その後、アシストゲート5a、5b間にCDE(chemical dry Etching)を施し、図25に示す凹部52の底面を平坦化した様子を図31から図36に示す。図31は、平坦化した後の断面図を示すSEMの写真である。図32は、図31を模式的に示した模式図である。図33は、平坦化した後の平面図を示すSEMの写真である。図34は、図33を模式的に示した模式図である。図35は、図33の詳細を示したSEMの拡大写真である。図36は、図35を模式的に示した模式図である。
図31において、上記のように、酸素(O2)を含む処理ガスを用いた酸素プラズマとCDEを施すと、アシストゲート5a〜5d間の半導体基板1の主表面上には、凹部51が形成され、この凹部51は、図33から図36に示されるように、半導体基板1の主表面上にて一方向に向けて延在している。図31および図32において、凹部51の底面は、半導体基板1の主表面から、18.0nm程度へこんでいる。そして、図35および図36に示されるように、凹部51の表面は荒れており、凹部51の幅方向に向けて延びる傷が複数形成されている。
その一方で、上記図22のように、アシストゲート5a,5bの側面にサイドウォールを形成した後に、半導体基板1にSPM(硫酸過水)とAPM(アンモニア過水)とを用いて洗浄した後、水素プラズマ(250℃、2500W)を施した様子を、図37から図42に示す。図37は、上記洗浄処理と水素プラズマ処理とが施されたときの断面図を示すSEMの写真である。図38は、図37を模式的に示した模式図である。図39は、上記洗浄工程と、水素プラズマ処理が施されたときの平面図を示すSEMの写真である。図40は、図39を模式的に示した模式図である。図41は、図39の詳細を示したSEMの拡大写真である。図42は、図41を模式的に示した模式図である。
図37および図38に示されるように、上記洗浄工程と、水素プラズマ処理が施されると、アシストゲート5a,5b間の半導体基板1の主表面上には、凹部50が形成される。この凹部50は、図39から図42に示されるように半導体基板1にて一方向に向けて延在している。図37および図38において、凹部50の底面は、半導体基板1の主表面から12.6nm程度へこんでいる。すなわち、図22に示す第4工程後に、酸素プラズマ処理およびCDEを施して形成される凹部51のへこみ具合よりも、上記洗浄工程後および水素プラズマ処理を施した場合に形成される凹部50のへこみ具合の方が小さくなっているのが分かる。すなわち、図23において、水素プラズマ処理を半導体基板1の主表面上に施すことにより、アシストゲート5a〜5d間に形成される凹部のへこみ具合を低減することができる。このように、形成される凹部の湾曲形状を緩やかなものとすることができるので、図1に示すフローティングゲート22a〜22c内の電荷が半導体基板1内に放出するような電界の発生を抑制することができる。これに伴い、フローティングゲート22a〜22cの放置リテンションのマージンを向上させることができる。
図41および図42において、凹部50の底面は、滑らかな面とされており、傷などが形成されていないのが分かる。特に、図22に示す第4工程後に、酸素プラズマ処理およびCDEを施して形成される凹部51の底面よりも、上記洗浄工程後および水素プラズマ処理を施した場合に形成される凹部50の底面の方が滑らかであるのが分かる。
このため、図24において、アシストゲート5a〜5d間の半導体基板1の主表面上に形成される絶縁膜2の膜厚を略均一に形成することができる。これにより、図1に示される各フローティングゲート22a〜22cのしきい値電圧や書込み速度等にばらつきが生じることを抑制することができる。
図43は、図22において、半導体基板1の主表面上の絶縁膜にドライエッチングを施して、アシストゲート5a〜5d間の半導体基板1の主表面を露出させた後に、アシストゲート5a〜5d間の半導体基板1の主表面上にCDEを施した場合と、フッ硝酸を用いて主表面を15nm程度削った場合と、フッ硝酸を用いて主表面を30nm程度削った場合と、APMを用いて20min程度洗浄した場合と、APMを用いて40min程度洗浄した場合と、水素雰囲気中で900℃程度のH2アニールを施した場合と、2500W程度のH2プラズマ処理を施した場合とにおいて、半導体基板1の主表面の平均粗さRa(nm)を示したグラフである。また、図44は、これらの場合において、最大高さRmax(nm)を示したグラフである。
図22および図43、図44に示されるように、アシストゲート5a〜5d間の露出した半導体基板1の主表面上にCDEを施した場合には、半導体基板1の主表面の平均粗さRaは、0.32程度であり、最大高さRmaxは、12nm〜15nm程度である。
また、アシストゲート5a〜5d間の露出した半導体基板1の主表面上に水素プラズマ処理を施した場合には、半導体基板1の平均粗さRaは、0.125程度であり、最大高さRmaxは、2nm程度である。すなわち、CDEにより半導体基板1の主表面に与えられたエッチングダメージを除去するよりも、水素プラズマ処理によりエッチングダメージを除去する方が、半導体基板1の主表面に与える影響を小さくすることができることが分かる。
さらに、図45から図49において、半導体基板の主表面上に水素プラズマ処理が施されて製造した半導体装置と、水素プラズマ処理を施さずに製造された半導体装置とを比較して、水素プラズマ処理が半導体基板1の主表面に与える影響について示す。図45は、一般的な半導体装置60を示す断面図である。この半導体装置60は、半導体基板1の主表面上に形成された複数のLOCOS分離62と、LOCOS分離62間の半導体基板61の主表面上に形成されたゲート絶縁膜63と、このゲート絶縁膜63上に形成された、ポリシリコンからなるゲート電極64とを備えている。
このように構成された半導体装置60を製造するにあたり、まず、半導体基板61の主表面上に間隔を隔てて複数のLOCOS分離62を形成する。そして、半導体基板61の主表面上にTEOS膜を堆積し、LOCOS分離62間の半導体基板61上のTEOS膜にエッチバックを施し、半導体基板1の主表面を露出する。
その後、SPMおよびAPMを用いて、半導体基板1の主表面に洗浄処理を施す。さらに、水素プラズマ処理を施して、半導体基板1の主表面に与えられたエッチングダメージを除去する。そして、LOCOS分離62間の半導体基板1の主表面上にゲート酸化膜63を形成し、このゲート酸化膜63上にゲート電極64を形成する。このように、LOCOS分離62間の半導体基板1の主表面に水素プラズマ処理を施して、製造された半導体装置60を図46および図47に示す。図46は、半導体装置60の断面図を示すSEMの写真である。図47は、図46を模式的に示した模式図である。
そして、半導体装置60の製造過程において、上記水素プラズマ処理を施さずに形成された半導体装置60を図48および図49に示す。図48は、水素プラズマ処理を施さずに形成された半導体装置60の断面図を示すSEMの写真であり、図49は、図48を模式的に示した模式図である。ここで、図46および図47と、図48および図49とを比較すると、LOCOS分離62間の半導体基板61の主表面に差異がないことが分かる。すなわち、半導体基板1の主表面に水素プラズマ処理を施すことにより、半導体基板61の表面に与える影響は小さいことが分かる。このため、ドライエッチングにより半導体基板61の主表面上に与えられたエッチングダメージを除去するために、半導体基板61の主表面に水素プラズマ処理を施したとしても、プラズマ処理により新たに半導体基板61に与えられるダメージは小さいことが分かる。
ここで、半導体基板1の主表面上に絶縁膜と導電膜とが順次堆積されて形成されたキャパシタを各種の製造方法により製造し、製造されたキャパシタの性能を比較する。これにより、図22において、CDEを施して製造された不揮発性半導体装置や、水素プラズマ処理を施して製造された不揮発性半導体装置など、各種製造方法により製造された不揮発性半導体装置の性能を予測する。
図50は、製造されたキャパシタに−0.1A/cm2、100℃、S=0.01mm2Flatという条件のもと定電流ストレスを印加しつづけた際に、各製造方法により製造されたキャパシタの寿命時間を示したものである。なお、縦軸の寿命時間(50%TTF(sec))は、キャパシタを複数サンプリングした中で、最も分布の大きかった寿命時間としている。そして、グラフ101〜107のキャパシタは、不純物が注入された半導体基板と、この半導体基板の主表面上に形成された絶縁膜と、この絶縁膜上に形成された導電膜とを備える。そして、グラフ101〜107のキャパシタは、半導体基板の主表面上にキャパシタが形成される前工程において、半導体基板に施される処理が異なるものとなっている。
この図50において、グラフ101は、エッチングダメージが与えられていない半導体基板の主表面上に形成されたキャパシタの寿命時間を示している。このようにして製造されたキャパシタの寿命時間は、32(sec)程度である。また、グラフ102は、エッチングダメージが与えられていない半導体基板の主表面にアニール処理を施した後に形成されたキャパシタの寿命時間を示す。このようにして製造されたキャパシタの寿命時間は、10(sec)程度である。さらに、グラフ103は、半導体基板の主表面上に絶縁膜を形成し、この絶縁膜にドライエッチングを施した後に、露出した主表面上に形成されたキャパシタの寿命時間を示している。このようにして製造されたキャパシタの寿命時間は、2(sec)程度である。
そして、グラフ104は、半導体基板の主表面上に絶縁膜を形成し、この絶縁膜にドライエッチングを施し主表面を露出させた後に、半導体基板に水素プラズマ処理を施して、その主表面上に形成されたキャパシタの寿命時間を示している。このようにして製造されたキャパシタの寿命時間は、30(sec)程度である。また、グラフ105は、半導体基板の主表面上に絶縁膜を形成し、この絶縁膜にドライエッチングを施し主表面を露出させた後に、半導体基板に水素プラズマ処理およびアニール処理を施して、その主表面上に形成されたキャパシタの寿命時間を示している。このようにして製造されたキャパシタの寿命時間は、15(sec)程度である。
そして、グラフ106は、半導体基板の主表面上に絶縁膜を形成し、この絶縁膜にドライエッチングを施し主表面を露出させた後に、半導体基板にH2/N2プラズマ処理(250℃、2500W、H2:N2=1:1)を施して、その主表面上に形成されたキャパシタの寿命時間を示している。このようにして製造されたキャパシタの寿命時間は、47(sec)程度である。さらに、グラフ107は、半導体基板の主表面上に絶縁膜を形成し、この絶縁膜にドライエッチングを施し主表面を露出させた後に、半導体基板にH2/N2プラズマ処理およびアニール処理を施して、その主表面に形成されたキャパシタの寿命時間を示している。このようにして製造されたキャパシタの寿命時間は、47(sec)程度である。
ここで、グラフ101のキャパシタは、キャパシタが形成される半導体基板の主表面上に、エッチングダメージが与えられていないため、寿命時間が比較的長いことが分かる。その一方で、グラフ103のキャパシタは、エッチングダメージを受けた半導体基板上に形成されているため、エッチングダメージの影響により寿命が短いもとなっている。そして、水素プラズマ処理が施されたグラフ104のキャパシタは、エッチングダメージを受けていないグラフ101のキャパシタと略同程度の寿命を有している。このため、主表面上に形成された絶縁膜にエッチングを施すことにより、半導体基板の主表面に与えられたエッチングダメージは、水素プラズマ処理により除去され、エッチングダメージが与えられる前の半導体基板の状態まで略回復されていることが分かる。
このため、図22において、絶縁膜2、8にドライエッチングを施すことにより、半導体基板1に与えられたエッチングダメージも、図23に示すように、半導体基板1に水素プラズマ処理を施すことより、軽減することができ、寿命時間を回復させることができることが分かる。なお、図50において、グラフ107に示されるように、エッチングダメージが与えられた半導体基板には、N2/H2プラズマ処理を施すことにより、寿命時間をさらに長くすることができることが分かる。
図51は、半導体基板上に形成された導電膜と、この導電膜上に形成された絶縁膜と、この絶縁膜上に形成された導電膜とを備えるキャパシタにおいて、上記図50と同様の定電流ストレスを印加した際の1.0c/cm2注入後の電界の変動量(ΔEg)を示したものである。
図51において、グラフ111は、エッチングダメージが与えられていない半導体基板の主表面上に形成されたキャパシタのΔEgを示したものである。このキャパシタのΔEgは、−0.9(MV/cm)程度である。グラフ112は、エッチングダメージが与えられていない半導体基板の主表面にアニール処理を施した後に形成されたキャパシタのΔEgを示したものである。このキャパシタのΔEgは、−0.1(MV/cm)程度となっている。グラフ113は、半導体基板の主表面上に絶縁膜を形成し、この絶縁膜にドライエッチングを施した後に、主表面上に形成されたキャパシタのΔEgを示したものである。このキャパシタのΔEgは、−0.22(MV/cm)程度となっている。
グラフ114は、半導体基板の主表面上に絶縁膜を形成し、この絶縁膜にドライエッチングを施し主表面を露出させた後に、半導体基板に水素プラズマ処理を施して、その主表面上に形成されたキャパシタのΔEgを示したものである。このキャパシタのΔEgは、−0.68(MV/cm)程度となっている。グラフ115は、半導体基板の主表面上に絶縁膜を形成し、この絶縁膜にドライエッチングを施し主表面を露出させた後に、半導体基板に水素プラズマ処理およびアニール処理を施して、その主表面上に形成されたキャパシタのΔEgを示したものである。このキャパシタのΔEgは、−0.74(MV/cm)程度となっている。
そして、グラフ116は、半導体基板の主表面上に絶縁膜を形成し、この絶縁膜にドライエッチングを施し主表面を露出させた後に、半導体基板にH2/N2プラズマ処理を施して、その主表面上に形成されたキャパシタのΔEgを示したものである。このキャパシタのΔEgは、−0.1(MV/cm)程度となっている。さらに、グラフ117は、半導体基板の主表面上に絶縁膜を形成し、この絶縁膜にドライエッチングを施し主表面を露出させた後に、半導体基板にH2/N2プラズマ処理およびアニール処理を施して、その主表面に形成されたキャパシタのΔEgを示したものである。このキャパシタのΔEgは、−0.08(MV/cm)程度となっている。
グラフ111およびグラフ113に示されるように、半導体基板にエッチングダメージが与えられることにより、ΔEgが大きくなることが分かる。そして、エッチングダメージが与えられた半導体基板に水素プラズマ処理を施すと、さらに、ΔEgが大きくなる一方で、H2/N2プラズマ処理を施すことにより、ΔEgを低減することができることが分かる。
すなわち、図23において、N2/H2プラズマ処理を施すことにより、Vthの変動等を抑制することができることが分かる。
図52は、各種キャパシタについて、所定の条件(Flat−Cap:S=0.01mm2,CCS:Jg=−0.02A/cm2,RT,50sec(Qinj=1.0C/cm2),High−fCV:100kHz,QCV:0.1V/sec,RT)の下電圧を印加した場合に、絶縁膜を超えて対向する導電膜に向けてホールが飛び出すことによるフラットバンド電圧の変動量(ΔVfb)を示したものである。
この図52において、グラフ121は、エッチングダメージが与えられていない半導体基板の半導体基板の主表面上に形成されたキャパシタのフラットバンド電圧の変動量(ΔVfb)を示したものである。このキャパシタのフラットバンド電圧の変動量は、−0.66(V)程度である。グラフ122は、エッチングダメージが与えられていない半導体基板の主表面にアニール処理を施した後に形成されたキャパシタのフラットバンド電圧の変動量(ΔVfb)を示したものである。このキャパシタのフラットバンド電圧の変動量は、−0.66(V)程度である。グラフ123は、半導体基板の主表面上に絶縁膜を形成し、この絶縁膜にドライエッチングを施した後に、主表面上に形成されたキャパシタのフラットバンド電圧の変動量(ΔVfb)を示したものである。このキャパシタのフラットバンド電圧の変動量は、−1(V)程度である。
グラフ124は、半導体基板の主表面上に絶縁膜を形成し、この絶縁膜にドライエッチングを施し主表面を露出させた後に、半導体基板に水素プラズマ処理を施して、その主表面上に形成されたキャパシタのフラットバンド電圧の変動量(ΔVfb)を示したものである。このキャパシタのフラットバンド電圧の変動量は、−0.4(V)程度である。グラフ125は、半導体基板の主表面上に絶縁膜を形成し、この絶縁膜にドライエッチングを施し主表面を露出させた後に、半導体基板に水素プラズマ処理およびアニール処理を施して、その主表面上に形成されたキャパシタのフラットバンド電圧の変動量(ΔVfb)を示したものである。このキャパシタのフラットバンド電圧の変動量は、−0.4(V)程度である。
グラフ126は、半導体基板の主表面上に絶縁膜を形成し、この絶縁膜にドライエッチングを施し主表面を露出させた後に、半導体基板にH2/N2プラズマ処理を施して、その主表面上に形成されたキャパシタのフラットバンド電圧の変動量(ΔVfb)を示したものである。このキャパシタのフラットバンド電圧の変動量は、−0.75(V)程度である。グラフ127は、半導体基板の主表面上に絶縁膜を形成し、この絶縁膜にドライエッチングを施し主表面を露出させた後に、半導体基板にH2/N2プラズマ処理およびアニール処理を施して、その主表面に形成されたキャパシタのフラットバンド電圧の変動量(ΔVfb)を示したものである。このキャパシタのフラットバンド電圧の変動量は、−0.95(V)程度である。
グラフ121およびグラフ123に示されるように、半導体基板にエッチングダメージが与えられると、フラットバンド電圧の変動量が大きくなることが分かる。そして、グラフ124に示されるように、半導体基板にプラズマ処理を施すことにより、フラットバンド電圧の変動量を低減することができることが分かる。このため、図23において、アシストゲート5a〜5d間の半導体基板1の主表面に水素プラズマ処理を施すことにより、しきい値の変動等を小さくすることができることが分かる。
図53は、所定の条件(Flat−Cap:S=0.01mm2,CCS:Jg=−0.02A/cm2,RT,50sec(Qinj=1.0C/cm2),High−fCV:100kHz,QCV:0.1V/sec,RT)の下電圧を印加した場合に、絶縁膜を超えて対向する導電膜に向けてホールが飛び出すことによる界面準位密度の変化量(ΔDit)を示したグラフである。
この図53において、グラフ131は、エッチングダメージが与えられていない半導体基板の半導体基板の主表面上に形成されたキャパシタの界面準位密度の変化量(cm-2eV−1)を示したグラフである。グラフ131は、エッチングダメージが与えられていない半導体基板の半導体基板の主表面上に形成されたキャパシタの界面準位密度の変化量(cm-2eV−1)を示したグラフである。このキャパシタの界面準位密度の変化量(cm-2eV−1)は、1.4×1012(cm-2eV−1)程度である。
グラフ132は、エッチングダメージが与えられていない半導体基板の主表面にアニール処理を施した後に形成されたキャパシタの界面準位密度の変化量(cm-2eV−1)を示したグラフである。このキャパシタの界面準位密度の変化量(cm-2eV−1)は、1.4×1012(cm-2eV−1)程度である。また、グラフ133は、半導体基板の主表面上に絶縁膜を形成し、この絶縁膜にドライエッチングを施した後に、主表面上に形成されたキャパシタの界面準位密度の変化量(cm-2eV−1)を示したグラフである。このキャパシタの界面準位密度の変化量(cm-2eV−1)は、4.9×1012(cm-2eV−1)程度である。グラフ134は、半導体基板の主表面上に絶縁膜を形成し、この絶縁膜にドライエッチングを施し主表面を露出させた後に、半導体基板に水素プラズマ処理を施して、その主表面上に形成されたキャパシタの界面準位密度の変化量(cm-2eV−1)を示したグラフである。このキャパシタの界面準位密度の変化量(cm-2eV−1)は、1.0×1012(cm-2eV−1)程度である。
グラフ135は、半導体基板の主表面上に絶縁膜を形成し、この絶縁膜にドライエッチングを施し主表面を露出させた後に、半導体基板に水素プラズマ処理およびアニール処理を施して、その主表面上に形成されたキャパシタの界面準位密度の変化量(cm-2eV−1)を示したグラフである。このキャパシタの界面準位密度の変化量(cm-2eV−1)は、2.1×1012(cm-2eV−1)程度である。グラフ136は、半導体基板の主表面上に絶縁膜を形成し、この絶縁膜にドライエッチングを施し主表面を露出させた後に、半導体基板にH2/N2プラズマ処理を施して、その主表面上に形成されたキャパシタのフラットバンド電圧の界面準位密度の変化量(cm-2eV−1)を示したグラフである。このキャパシタの界面準位密度の変化量(cm-2eV−1)は、2.4×1012(cm-2eV−1)程度である。グラフ137は、半導体基板の主表面上に絶縁膜を形成し、この絶縁膜にドライエッチングを施し主表面を露出させた後に、半導体基板にH2/N2プラズマ処理およびアニール処理を施して、その主表面に形成されたキャパシタの界面準位密度の変化量(cm-2eV−1)を示したグラフである。このキャパシタの界面準位密度の変化量(cm-2eV−1)は、6.6×1012(cm-2eV−1)程度である。
グラフ131およびグラフ133に示されるように、半導体基板上に形成された絶縁膜にドライエッチングを施すことにより、半導体基板の主表面には、エッチングダメージが与えられ、界面準位密度が上昇することが分かる。そして、グラフ134に示されるように、エッチングダメージを受けた半導体基板の主表面に水素プラズマ処理を施すことにより、エッチングダメージを除去することができ、界面準位密度を低減することができることが分かる。特に、グラフ131およびグラフ134に示されるように、半導体基板に水素プラズマ処理を施すことにより、エッチングダメージが与えられていない半導体基板よりも界面準位密度が低いことが分かる。すなわち、図22、図23に示されるように、絶縁膜2および絶縁膜8にエッチングを施して、半導体基板1の主表面を露出させた後、半導体基板1の主表面に水素プラズマ処理を施すことにより、エッチングダメージを軽減することができ、界面準位密度を低減することができることが分かる。
このように、形成されるフローティングゲート下に位置する半導体基板の主表面の界面準位密度が低減されているため、欠陥の形成が抑制され、Vthの変動や、書込み速度の変動を抑制することができる。
図54〜図57は、CDEが施された半導体基板の主表面に水素プラズマ処理(H2/N2=1.0/0.1slm,200℃)を施してしたときの、半導体基板の残留ダメージと、回復洗浄表面と、残留C量と、残留O、F量と、Ra(平均粗さ)、Rms(二乗平均粗さ)、Rmax(最大高さ)とについて評価した結果を示すものである。図54において、横軸には、水素プラズマ処理時間(sec)がとられている。そして、縦軸には、ダメージが与えられていない半導体基板の面積と、ダメージが与えられた半導体基板の面積との比がとられている。なお、ダメージが与えられていない半導体基板の面積と、ダメージが与えられた半導体基板の面積とは、FTIR(Fourier transform infrared spectroscopy)により解析される。
この図54において、●は、CDE(chemical dry Etching)処理により0nmエッチングされた半導体基板の主表面に水素プラズマ処理を施した場合において、ダメージが与えられていない半導体基板の面積と、ダメージが与えられた半導体基板の面積との比の変化を示したものである。
また、○は、CDE処理により5.3nmエッチングされた半導体基板の主表面に水素プラズマ処理を施した場合において、ダメージが与えられていない半導体基板の面積と、ダメージが与えられた半導体基板の面積との比の変化を示したものである。
また、▲は、CDE処理により9.8nmエッチングされた半導体基板の主表面に水素プラズマ処理を施した場合において、ダメージが与えられていない半導体基板の面積と、ダメージが与えられた半導体基板の面積との比の変化を示したものである。この図54に示されるように、水素プラズマ処理の処理時間が長くなるに従って、ダメージが与えられた半導体基板の面積が小さくなることが分かる。
図55において、縦軸は、洗浄表面の面積と、ダメージが除去された半導体基板の面積との比を示したものであり、洗浄面積を100としたときに、ダメージが除去された半導体基板の面積を示したものである。そして、横軸には、水素プラズマ処理時間(sec)がとられている。
この図55においては、●は、CDE処理により半導体基板の主表面が0nmエッチングされた半導体基板に水素プラズマ処理を施した場合の回復洗浄表面の面積を示したものである。また、▲は、CDE処理により半導体基板の主表面が9.8nmエッチングされた半導体基板に水素プラズマ処理を施した場合の回復洗浄表面の面積を示したものである。○は、CDE処理により半導体基板の主表面が5.3nmエッチングされた半導体基板に水素プラズマ処理を施した場合の回復洗浄表面の面積を示したものである。この図55に示されるように、水素プラズマ処理を施すことにより、洗浄表面が除々に回復することが分かる。
図56において、左側の縦軸には、XPS(X-ray Photoelectron Spectroscopy)により測定された残留C量がとられており、右側の縦軸には、残留O、F量がとられている。そして、横軸には、水素プラズマ処理時間(sec)がとられている。○は、水素プラズマ処理時間と、残留C量との関係を示すものであり、◇および●は、水素プラズマ処理時間と残留O、F量との関係を示すグラフである。この図56に示されるように、水素プラズマ処理を半導体基板の主表面に施すことにより、残留C量および残留O、F量が減少することがわかる。
図57において、左側の縦軸には、半導体基板の主表面のRa、Rms(nm)がとられており、右側の縦軸には、Rmaxがとられている。そして、△は、Ra(nm)と水素プラズマ処理時間との関係を示すものである。また、●は、Rms(nm)と水素プラズマ処理時間との関係を示すものである。また、■は、Rmaxと水素プラズマ処理時間との関係を示すものである。この図57において、半導体基板に水素プラズマ処理を施すことにより、半導体基板の表面粗さの劣化は、僅かであることが分かる。
すなわち、図23において、水素プラズマ処理を施すことにより、アシストゲート5a〜5d間に位置する半導体基板1の主表面に含まれるカーボン、フッ素等を低減することができると共に、洗浄表面を回復させることができ、ダメージを除去することができることが分かる。
以上のように本発明の実施の形態について説明を行なったが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
本発明は、不揮発性半導体装置の製造方法に好適である。
1 半導体基板、3 シリコン窒化膜、10 不揮発性半導体装置、22a、22b、22c、22d フーティングゲート、50、51、52 凹部。
Claims (9)
- 半導体基板の主表面上に第1絶縁膜を形成する工程と、
複数の導電膜を前記第1絶縁膜上に形成する工程と、
前記導電膜を覆う第2絶縁膜を形成する工程と、
前記第2絶縁膜または、前記第1絶縁膜および前記第2絶縁膜にドライエッチングを施し、前記導電膜間に、前記第1絶縁膜と前記第2絶縁膜との少なくとも一方を残留させる工程と、
前記半導体基板の主表面に残留した前記第1絶縁膜または前記第2絶縁膜の少なくとも一方にウェットエッチングを施して、前記半導体基板の主表面を露出する工程と、
を備えた不揮発性半導体装置の製造方法。 - 前記第2絶縁膜は、前記第1絶縁膜と組成が異なり前記導電膜を覆うストッパ膜と、該ストッパ膜上に形成された第3絶縁膜とを含み、
前記第2絶縁膜を形成する工程は、前記導電膜を覆うように前記ストッパ膜を形成する工程と、
前記ストッパ膜上に前記第3絶縁膜を形成する工程とを含み、
前記第2絶縁膜または、前記第1絶縁膜および前記第2絶縁膜にドライエッチングを施す工程は、
前記第3絶縁膜にドライエッチングを施して、前記ストッパ膜にて前記ドライエッチングをストップさせる工程と、
前記ストッパ膜にドライエッチングを施して、前記第1絶縁膜にて前記ドライエッチングをストップさせる工程とを含み、
前記ウェットエッチングにより前記第1絶縁膜を除去して、前記半導体基板を露出する工程と、
を備える、
請求項1に記載の不揮発性半導体装置の製造方法。 - 前記ストッパ膜を酸化する工程をさらに備える、請求項2に記載の不揮発性半導体装置の製造方法。
- 前記ストッパ膜は、シリコン窒化膜または、シリコン元素の含有量が酸素元素の含有量より多いシリコンリッチ酸化膜を含む、請求項2または請求項3に記載の不揮発性半導体装置の製造方法。
- 前記第2絶縁膜は、前記第3絶縁膜と、該第3絶縁膜上に形成された保護膜とを含み、
前記第2絶縁膜を形成する工程は、
前記導電膜を覆うように前記第3絶縁膜を形成する工程と、
前記導電膜を覆うように、前記第3絶縁膜上に前記保護膜を形成する工程とを含み、
前記第2絶縁膜にドライエッチングを施す工程は、
前記保護膜にドライエッチングを施して、前記導電膜の側壁上に位置する前記第3絶縁膜上に前記保護膜を残留させる一方で、前記第3絶縁膜の少なくとも一部を露出する工程とを含み、
前記保護膜によって前記導電膜の側壁上の前記第3絶縁膜を保護しながら、前記第3絶縁膜と前記第1絶縁膜とにウェットエッチングを施して、前記半導体基板の主表面を露出させる工程と、
を備える、請求項1に記載の不揮発性半導体装置の製造方法。 - 前記保護膜を酸化する工程をさらに備える、請求項5に記載の不揮発性半導体装置の製造方法。
- シリコン窒化膜または、シリコン元素の含有量が酸素元素の減有料より多いシリコンリッチ酸化膜を含む、請求項5または請求項6に記載の不揮発性半導体装置の製造方法。
- 半導体基板の主表面上に複数の導電膜を形成する工程と、
前記導電膜を覆うように絶縁膜を形成する工程と、
前記絶縁膜にドライエッチングを施して、前記導電膜間に位置する前記主表面の少なくとも一部を露出する工程と、
露出した前記半導体基板の主表面に水素プラズマ処理を施すことにより、前記ドライエッチングにより、前記主表面に与えられたダメージを軽減する工程と、
を備えた不揮発性半導体装置の製造方法。 - 前記主表面に与えられたダメージを軽減する工程は、
前記半導体基板中に含まれる炭素またはフッ素の少なくとも一方を排出する工程である、請求項8に記載の不揮発性半導体装置の製造方法。
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JP2005192406A JP2007012906A (ja) | 2005-06-30 | 2005-06-30 | 不揮発性半導体装置の製造方法 |
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JP2009181979A (ja) * | 2008-01-29 | 2009-08-13 | Sony Corp | 半導体装置の製造方法 |
JP2010056221A (ja) * | 2008-08-27 | 2010-03-11 | Spansion Llc | 半導体装置の製造方法及び半導体装置 |
-
2005
- 2005-06-30 JP JP2005192406A patent/JP2007012906A/ja not_active Withdrawn
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