TW202109648A - 半導體晶圓及半導體晶片 - Google Patents

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Abstract

本發明係關於一種半導體晶圓及半導體晶片。根據實施形態，半導體晶圓具備複數個晶片區域、切割道區域及第1構造體。上述複數個晶片區域各自具有積體電路。上述積體電路形成於半導體基板上所設置之元件層。上述切割道區域設置於上述晶片區域之間。上述第1構造體具有於上述切割道區域在上述元件層內沿著厚度方向延伸之構造。

Description

半導體晶圓及半導體晶片
整體而言，本實施形態係關於一種半導體晶圓及半導體晶片。
半導體晶片係藉由在切割步驟中將設置有複數個晶片區域之半導體晶圓之各個晶片區域分離出而製成。於晶片區域之間設置有切割時可犧牲之區域。晶片區域之間設置之該區域可稱為切割道區域。
先前便已知一種切割方法，其中使用刀片於切割道內形成劃線，然後自該劃線之反面施加外力，使基板撓曲，或將其壓彎，藉此將半導體晶圓沿著劃線割斷。
根據本實施形態，半導體晶圓具備複數個晶片區域、切割道區域及第1構造體。上述複數個晶片區域各自具有積體電路。上述積體電路形成於半導體基板上所設置之元件層。上述切割道區域設置於上述晶片區域之間。上述第1構造體具有於上述切割道區域在上述元件層內沿著厚度方向延伸之構造。
以下，參照圖式對實施形態之半導體晶圓及半導體晶片詳細地進行說明。再者，本發明並不受該等實施形態限定。
(第1實施形態) 圖1係自正面側觀察第1實施形態之半導體晶圓1之俯視圖之一例。圖2係自第1實施形態之半導體晶圓1之正面進行觀察之局部放大俯視圖。於半導體晶圓1呈矩陣狀形成有複數個晶片區域2。於該例中，各晶片區域2具有長方形形狀。
再者，各晶片區域2之形狀並不限定於此。各晶片區域2係與鄰接之晶片區域2隔開而設置。晶片區域2之間之區域被設定為切割時可犧牲之區域即切割道區域3。
於切割道區域3配置有作為第1構造體之割斷邊界構造體5。具體而言，於例如線4上配置有割斷邊界構造體5。因此，各個晶片區域2成為被割斷邊界構造體5包圍之狀態。
切割時，於設置有割斷邊界構造體5之位置將半導體晶圓1割斷。藉此，各個晶片區域2相互分離。
各個晶片區域2於分離後封裝化。封裝化後之各個晶片區域2或封裝化前之各個晶片區域2相當於實施形態之半導體晶片之一例。
於本圖以後之圖中，將自半導體晶圓1之背面朝向正面之方向設為Z軸之正向。又，將晶片區域2之長邊方向之1個方向設為X軸之正向。又，將晶片區域2之短邊方向之1個方向設為Y軸之正向。
圖3係沿著圖2中之切斷線III-III切斷所得之剖視圖。
如圖3所示，於作為半導體基板之矽基板10設置有元件層11。元件層11包含藉由成膜等方法形成於矽基板10上之1層以上。於各晶片區域2之元件層11形成有積體電路，詳情將於下文進行說明。各晶片區域2之表面塗覆有表面保護膜12。或者，亦可不設表面保護膜12。
於切割道區域3，設置有於元件層11內沿著半導體晶圓1之厚度方向延伸之割斷邊界構造體5。再者，作為一例，如圖2所示，割斷邊界構造體5具有將各晶片區域2間隔開之壁狀形狀。即，沿著例如圖1之線4設置有壁狀之割斷邊界構造體5。
如圖3之剖視圖所示，割斷邊界構造體5之內部具有孔隙6。割斷邊界構造體5係藉由在元件層11形成凹部並於該凹部堆積埋入材料而形成。埋入材料藉由例如化學蒸鍍(CVD：chemical vapor deposition)或濺鍍等方法堆積於凹部。以採用該等方法堆積埋入材料時易於產生孔隙之方式，決定凹部之開口尺寸。藉此，於割斷邊界構造體5之內部形成孔隙6。再者，埋入材料之埋入方法並不限定於化學蒸鍍及濺鍍。
再者，割斷邊界構造體5之配置及形狀並不限定於上述配置及形狀。圖4係用以說明第1實施形態之割斷邊界構造體5之配置及形狀的變化之模式圖。
例如，如圖4(A)所示，壁狀之割斷邊界構造體5亦可雙重配置於切割道區域3。又，如圖4(B)所示，壁狀之割斷邊界構造體5亦可配置於切割道區域3之偏向寬度方向一邊之位置。藉由以包圍各晶片區域2之方式配置壁狀之割斷邊界構造體5，各晶片區域2變得容易分離。
又，如圖4(C)所示，亦可設置複數個柱狀之割斷邊界構造體5。藉由以包圍各晶片區域之方式配置複數個柱狀之割斷邊界構造體5，與設置壁狀之割斷邊界構造體5之情形同樣地，各晶片區域2變得容易分離。再者，柱狀之割斷邊界構造體5可為角柱形狀，亦可為圓柱形狀。
以後，只要未特別告知，便默認割斷邊界構造體5之形狀為壁狀而進行說明。
圖5係用以說明自第1實施形態之半導體晶圓1分離出晶片區域2之處理之模式圖。
圖5(A)係具有割斷邊界構造體5之實施形態之半導體晶圓1之剖視圖。關於該半導體晶圓1，對其執行背面研磨(back grind)，藉此使矽基板10薄化。然後，如圖5(B)所示，對於半導體晶圓1，沿著自半導體晶圓1之背面側將其壓彎之方向(符號7所示方向)施加彎曲應力，或沿著使各晶片區域2相互遠離之方向(符號8所示方向)施加拉伸應力。
割斷邊界構造體5具有於元件層11內沿著半導體晶圓1之厚度方向延伸之構造，並且內部具有孔隙6，因此較半導體晶圓1上所形成之其他構造脆弱。故而，若對半導體晶圓1施加符號7所示方向之應力、或符號8所示方向之應力，則應力會集中於設置有割斷邊界構造體5之位置(部位110)，其結果，於部位110產生裂痕。而且，若繼續施加應力，則該裂痕會向半導體晶圓1之背面生長。然後，最終，如圖5(C)所示，半導體晶圓1於割斷邊界構造體5之位置被割斷。
此處，作為與本實施形態進行比較之技術，可設想於切割道區域3設置槽等凹部。將該技術記為比較例。根據比較例，設置有凹部之位置較其他部位脆弱，因此與上述設置有割斷邊界構造體5之情形同樣地，半導體晶圓能於設置有凹部之位置被割斷。然而，根據比較例，有進行背面研磨時等情形時於該位置發生意外割斷之虞。
根據實施形態，割斷邊界構造體5具有向凹部埋入埋入材料而形成之構成，因此設置有割斷邊界構造體5之位置並不若僅設置有凹部之情形般脆弱。故而，能抑制進行背面研磨時等情形時發生意外割斷。
再者，符號7或符號8所示方向之應力之施加例如由分斷裝置或擴張裝置實施。
圖6係用以說明擴張裝置對第1實施形態之半導體晶圓1施加應力之方法例之模式圖。
例如，如圖6(A)所示，半導體晶圓1之背面貼附於支承膠帶101。支承膠帶101之端部由支持部102支持。再者，支承膠帶101亦稱切割膠帶。
繼而，於一例中，如圖6(B)所示，支承膠帶101被壓抵於具有凸形曲面之台103a。支承膠帶101沿著台103a之凸形撓曲，藉此對貼附於支承膠帶101之半導體晶圓1自背面沿著圖5之符號7所示方向施加彎曲應力。其結果，半導體晶圓1於設置有割斷邊界構造體5之位置被割斷。
於另一例中，如圖6(C)所示，支承膠帶101被壓抵於直徑較半導體晶圓1大且平坦之台103b。藉此，支承膠帶101被拉長，其結果，對貼附於支承膠帶101之半導體晶圓1沿著圖5之符號8所示方向施加拉伸應力。然後，半導體晶圓1於設置有割斷邊界構造體5之位置被割斷。
如此，根據實施形態，藉由切割步驟，無需使用刀片加工出劃線便能自半導體晶圓1分離出各個半導體晶片9。即，能簡單地自半導體晶圓1分離出各個包含半導體基板之半導體晶片9。
若於設置有割斷邊界構造體5之位置將半導體晶圓1割斷，則藉由割斷而製成之半導體晶片9之側面會殘留割斷邊界構造體5之材料。如圖5(C)所示，於元件層11側面之部分與由此稍微進入內側之部分，膜之組成亦可不同。
圖7係用以說明藉由割斷而製成之第1實施形態之半導體晶片9之側面的狀態之一例之模式圖。再者，於本圖中，僅圖示出了構成半導體晶片9之複數層中之元件層11。
圖7(A)表示出了被實施割斷前之狀態下之割斷邊界構造體5。如本圖所示，孔隙6之剖面具有沿著元件層11之厚度方向細長地延伸之形狀。因此，割斷時，應力會集中於割斷邊界構造體5之厚度較薄之部分，具體為細長地延伸的孔隙6之上端之上之部分21、及孔隙6之下端之下之部分22。藉此，如圖7(B)所示，藉由割斷，割斷邊界構造體5於部分21及部分22破斷。
圖7(B)表示出了藉由割斷半導體晶圓1而製成之半導體晶片9。如本圖所示，於藉由割斷半導體晶圓1而產生之剖面，即半導體晶片9之側面，露出部分21及部分22之割斷邊界構造體5之破斷面23、24、以及孔隙6之內壁部分25。於藉由例如化學蒸鍍或濺鍍堆積有埋入材料之情形時，孔隙6之內壁部分25較破斷面23、24而言，表面粗糙度為更光滑。又，附著於半導體晶片9側面之埋入材料之膜於破斷面23、24，較於孔隙6之內壁部分25厚。 隨著殘留部分割斷邊界構造體5之膜沿著與半導體晶圓1之表面垂直之方向自半導體晶圓1之表面朝向元件層11之表面，殘留部分割斷邊界構造體5之膜之表面自切割道區域側向元件區域側傾斜。殘留部分割斷邊界構造體5之膜之表面最靠近元件區域側後，隨著其自半導體晶圓1之表面朝向元件層11之表面，殘留部分割斷邊界構造體5之膜之表面自元件區域側向切割道區域側傾斜。
圖7(C)係自圖7(B)之視點200觀察半導體晶片9之側面之圖。於本圖之例中，元件層11之剖面被構成割斷邊界構造體5之埋入材料之膜覆蓋。而且，於該膜之半導體晶圓1正面側(Z軸之正側)形成有破斷面23，於該膜之半導體晶圓1背面側(Z軸之負側)形成有破斷面24。又，於破斷面23、24之間露出孔隙6之內壁部分25。
如此，根據第1實施形態，能獲得側面之一部分(於該例中，為元件層11之部分)被由割斷邊界構造體5之材料構成之膜覆蓋之半導體晶片9。
再者，於如圖4(C)所示之割斷邊界構造體5之形狀為柱狀之情形時，割斷後，僅半導體晶片9側面中配置有割斷邊界構造體5之部分被由割斷邊界構造體5之材料構成之膜覆蓋。
於各晶片區域2中，於元件層11設置有積體電路。參照圖8～圖10，對設置於元件層11之積體電路之一例進行說明。再者，作為一例，該積體電路被設定為三維構造之NAND型快閃記憶體之記憶單元陣列。設置於各晶片區域2之積體電路並不限定於此。
圖8係第1實施形態之積體電路之立體模式圖。又，圖9係第1實施形態之積體電路之俯視模式圖。又，圖10係將圖9之積體電路沿著切斷線X-X切斷所得之剖視模式圖。
記憶單元陣列具有源極層SL、設置於源極層SL上之積層體30、複數個柱狀部CL、複數個分離部60、及設置於積層體30上方之複數根位元線BL。
源極層SL隔著絕緣層41設置於矽基板10上。於源極層SL與積層體30之間設置有閘極層42。
柱狀部CL形成為於積層體30內沿著其積層方向(Z方向)延伸之大致圓柱狀。柱狀部CL進而貫通積層體30之下之閘極層42，到達源極層SL。複數個柱狀部CL例如呈錯位狀排列。或者，複數個柱狀部CL亦可沿著X方向及Y方向呈正方陣列狀排列。
分離部60將積層體30及閘極層42於Y方向分離成複數個塊(或指狀件)。分離部60具有於狹縫ST內埋入有絕緣膜63之構造。
複數根位元線BL為沿著Y方向延伸之例如金屬膜。複數根位元線BL於X方向上相互分離。
柱狀部CL之上端部經由圖8所示之接點Cb及接點V1連接於位元線BL。
如圖10所示，源極層SL具有含金屬之層47、及半導體層43、45、46。
含金屬之層47設置於絕緣層41上。含金屬之層47例如為鎢層或矽化鎢層。
於含金屬之層47上設置有半導體層43，於半導體層43上設置有半導體層45，於半導體層45上設置有半導體層46。
半導體層43、45、46為含有摻雜物且具有導電性之多晶矽層。半導體層43、45、46例如為摻雜有磷之多晶矽層。
於半導體層46上設置有絕緣層44，於絕緣層44上設置有閘極層42。閘極層42為含有摻雜物且具有導電性之多晶矽層。閘極層42例如為摻雜有磷之多晶矽層。
於閘極層42上設置有積層體30。積層體30具有沿著與矽基板10之主面垂直之方向(Z方向)積層之複數個電極層70。於上下相鄰之電極層70之間設置有絕緣層(絕緣體)72。於最下層之電極層70與閘極層42之間設置有絕緣層72。
電極層70為金屬層。電極層70例如為含有鎢作為主成分之鎢層、或含有鉬作為主成分之鉬層。絕緣層72為含有氧化矽作為主成分之氧化矽層。
複數個電極層70中，至少最上層之電極層70係汲極側選擇電晶體STD(參照圖8)之控制閘極，至少最下層之電極層70係源極側選擇電晶體STS(參照圖8)之控制閘極。例如，包括最下層之電極層70在內之下層側之複數層電極層70係源極側選擇閘極。汲極側選擇閘極亦可設置複數層。
於汲極側選擇閘極與源極側選擇閘極之間，設置有複數層電極層70作為單元閘極。
閘極層42之厚度大於1層電極層70之厚度、及1層絕緣層72之厚度。
複數個柱狀部CL於積層體30內沿著其積層方向延伸，進而貫通閘極層42、絕緣層44、半導體層46及半導體層45，到達半導體層43。
此種積體電路如柱狀部CL及分離部60般，具有於元件層11內沿著厚度方向延伸之構造體。如柱狀部CL及分離部60般，於元件層11內沿著厚度方向延伸之構造體可相當於實施形態之第2構造體。
第2構造體大致藉由如下步驟形成：積層步驟，其係積層出包含複數層之積層體30；蝕刻步驟，其係於該積層體30形成凹部；及堆積步驟，其係堆積特定之埋入材料，藉此向該凹部填充該埋入材料。
第1實施形態之割斷邊界構造體5可藉由與形成第2構造體之步驟共通之步驟形成。例如，於蝕刻步驟中，同時形成用於第2構造體之凹部、及用於割斷邊界構造體5之凹部。然後，於堆積步驟中，同時在用於第2構造體之凹部、及用於割斷邊界構造體5之凹部堆積埋入材料。
圖11係用以說明形成第1實施形態之割斷邊界構造體5之步驟的一例之模式圖。再者，本圖係設定分離部60與割斷邊界構造體5藉由共通之步驟形成。即，於圖11之例中，分離部60相當於第2構造體，狹縫ST相當於用以形成分離部60之凹部(凹部81)。
藉由積層步驟形成積層體30後，於蝕刻步驟中，同時形成凹部81(即狹縫ST)、及用於割斷邊界構造體5之凹部51。圖11(A)係自半導體晶圓1之正面觀察形成凹部81及凹部51後之半導體晶圓1之部分區域的俯視圖。又，圖11(B)係將圖11(A)之半導體晶圓1沿著切斷線XI-XI切斷所得之剖視圖。
此處，以避免堆積埋入材料時狹縫ST內產生孔隙之方式，決定凹部81之開口部之尺寸(開口尺寸)尤其是寬度W2。相對於此，以使割斷邊界構造體5產生孔隙6之方式，決定凹部51之開口部之尺寸尤其是寬度W1。即，凹部81之開口部之尺寸與凹部51之開口部之尺寸於寬度上不同。
於圖11之例中，凹部51之開口部之寬度W1小於凹部81之寬度W2。再者，W1與W2之大小關係並不限定於此種關係。W1與W2之大小關係可根據用以堆積埋入材料90之各種條件等而反轉。
繼而，實施堆積步驟。即，藉由例如化學蒸鍍或濺鍍等方法，將絕緣膜63之材料作為埋入材料90堆積於形成有凹部81及凹部51之狀態下之半導體晶圓1。
於圖11之例中，凹部51之開口部之寬度W1小於狹縫ST之寬度W2。因此，堆積埋入材料90時，於向凹部51填充埋入材料90之作業完成前，凹部51之開口部位會被埋入材料90堵住，其結果，於凹部51內形成孔隙6。
藉由堆積步驟，如圖11(C)所示，半導體晶圓1成為表面堆積有埋入材料90之狀態。狹縫ST成為填充有埋入材料90之狀態。又，凹部51並未完全被埋入材料90填充，而成為具有孔隙6之狀態。
然後，藉由例如化學機械研磨(chemical mechanical polishing：CMP)等方法將形成於半導體晶圓1表面之埋入材料90之膜去除，藉此，如圖11(D)所示，半導體晶圓1成為形成有狹縫ST及割斷邊界構造體5之狀態。
如此，藉由與分離部60共通之步驟(即蝕刻步驟及堆積步驟)形成割斷邊界構造體5。藉此，無需新增用以形成割斷邊界構造體5之專用步驟便能形成割斷邊界構造體5。
再者，第2構造體並不僅限定於分離部60。第1構造體亦可為柱狀部CL。
圖12係用以說明形成第1實施形態之割斷邊界構造體5之步驟的另一例之模式圖。
例如，藉由蝕刻步驟，同時形成用於柱狀部CL之凹部82、及用於割斷邊界構造體5之凹部51。圖12(A)係自半導體晶圓1之正面觀察形成凹部82及凹部51後之半導體晶圓1之部分區域的俯視圖。又，圖12(B)係將圖12(A)之半導體晶圓1沿著切斷線XII-XII切斷所得之剖視圖。
此處，以避免堆積埋入材料時柱狀部CL內產生孔隙之方式，決定柱狀部CL之開口部之尺寸尤其是直徑D1。相對於此，以使割斷邊界構造體5產生孔隙6之方式，決定凹部51之開口部之尺寸尤其是寬度W1。
繼而，實施堆積步驟。即，藉由例如化學蒸鍍或濺鍍等方法，將埋入材料堆積於形成有凹部82及凹部51之狀態下之半導體晶圓1。然後，將形成於半導體晶圓1表面之埋入材料之膜去除，藉此，如圖12(C)所示，半導體晶圓1成為形成有柱狀部CL及割斷邊界構造體5之狀態。再者，亦可於圖12(C)所示之狀態後，對柱狀部CL再次執行蝕刻步驟與堆積步驟，藉此進而埋入沿著柱狀部CL之軸向延伸之其他材料。
如此，亦可藉由與柱狀部CL共通之步驟(即蝕刻步驟及堆積步驟)形成割斷邊界構造體5。
圖13係用以說明於第1實施形態之割斷邊界構造體5具有柱狀形狀之情形時，形成該割斷邊界構造體5之步驟之一例之模式圖。
例如，藉由蝕刻步驟，同時形成用於柱狀部CL之凹部82、及用於割斷邊界構造體5之凹部52。此處，以避免堆積埋入材料時柱狀部CL內產生孔隙之方式，決定凹部82之尺寸尤其是直徑D1。相對於此，以使割斷邊界構造體5產生孔隙6之方式，決定凹部52之開口部之尺寸尤其是直徑D2。
於圖13之例中，凹部52之開口部之直徑D2小於凹部82之開口部之直徑D1。因此，堆積埋入材料時，於向凹部52填充埋入材料之前，凹部52之開口部位會被埋入材料堵住，其結果，於凹部52內形成孔隙6。再者，D1與D2之大小關係可根據用以堆積埋入材料之各種條件等而反轉。
圖13(B)表示出了藉由堆積步驟堆積埋入材料並將埋入材料之膜自半導體晶圓1之表面去除後之狀態下之半導體晶圓1。如本圖所示，製成不具有孔隙之柱狀部CL、及具有孔隙6之割斷邊界構造體5。
如此，能於割斷邊界構造體5內形成孔隙，且為了抑制第2構造體內之孔隙之形成，用於割斷邊界構造體5之凹部之開口部之尺寸與用於第2構造體之凹部之尺寸不同。
藉此，能同時形成第1實施形態之割斷邊界構造體5、及構成積體電路之第2構造體(例如分離部60或柱狀部CL)。
再者，凹部51、52之深度採用任意方法加以控制。
圖14係用以說明第1實施形態之各凹部之深度控制方法的變化之模式圖。
例如，如圖14(A)所示，於積層步驟中，於切割道區域3形成第1終止膜91，於晶片區域2形成第2終止膜92。各終止膜91、92係由阻擋蝕刻推進之材料構成之膜。蝕刻步驟中，對用於割斷邊界構造體5之凹部51、52，以第1終止膜91擋止蝕刻之推進。又，對用於第2構造體之凹部81、82，以第2終止膜92擋止蝕刻之推進。藉此，容易控制各凹部之深度。
於另一例中，如圖14(B)所示，於積層步驟中，於晶片區域2及切割道區域3形成共通之第3終止膜93。蝕刻之推進速度取決於開口部之粗細(寬度或直徑)與開口部之密度。開口部之粗細對蝕刻之推進速度造成之影響已知為微負載效應。又，開口部之密度對蝕刻之推進速度造成之影響已知為負載效應。
假設欲使用於第2構造體之凹部81、82與用於割斷邊界構造體5之凹部51、52相比蝕刻之推進速度更快，且欲使凹部51、52較凹部81、82為淺之情形時，因用於第2構造體之凹部81、82中之蝕刻之推進會藉由第3終止膜93而停止，故於蝕刻過程中，一面僅監視用於割斷邊界構造體5之凹部51、52之深度，一面控制蝕刻步驟之結束時機。
於又一例中，如圖14(C)所示，於積層步驟中，於晶片區域2形成第4終止膜94。於切割道區域3未形成終止膜。蝕刻步驟中，監視用於割斷邊界構造體5之凹部51、52之深度，於該凹部51、52之深度達到所期望之深度之時點結束蝕刻。於圖14(C)之例中，於凹部51、52之深度到達矽基板10之時點結束蝕刻，藉此割斷邊界構造體5到達至矽基板10。
如上所述，根據第1實施形態，半導體晶圓1具備複數個晶片區域2、設置於晶片區域2之間之切割道區域3、及於該切割道區域3中在元件層11內沿著厚度方向延伸之作為第1構造體之割斷邊界構造體5。
因此，藉由切割步驟，無需使用刀片加工出劃線便能自半導體晶圓1分離出各個半導體晶片9。即，能簡單地自半導體晶圓1分離出各個半導體晶片9。
又，割斷邊界構造體5具有於元件層上所形成之凹部51、52堆積有埋入材料之構造，且具有孔隙6。
藉此，能抑制於進行背面研磨時發生意外割斷，並且切割時能簡單地進行割斷。
又，設置於各晶片區域2之積體電路具有於元件層內沿著厚度方向延伸之第2構造體。第2構造體含有與割斷邊界構造體5之埋入材料相同之材料。
藉此，割斷邊界構造體5可藉由與第2構造體共通之步驟形成。
又，凹部51、52之開口尺寸與形成第2構造體之凹部81、82之開口尺寸不同。
藉此，於藉由共通之步驟形成割斷邊界構造體5及第2構造體之情形時，能使割斷邊界構造體5內產生孔隙6，並且能抑制第2構造體內產生孔隙。
再者，凹部51、52與形成第2構造體之凹部81、82藉由共通之蝕刻步驟形成。凹部51、52與形成第2構造體之凹部81、82藉由例如蝕刻同時形成。
藉此，與藉由不同之蝕刻步驟形成凹部51、52及形成第2構造體之凹部81、82之情形相比，能縮短半導體晶圓1之加工所需之總時間。
又，藉由共通之蝕刻步驟形成凹部51、52及凹部81、82後，藉由共通之堆積步驟於凹部51、52及凹部81、82堆積埋入材料。
與藉由互不相同之堆積步驟於凹部51、52及凹部81、82堆積埋入材料之情形相比，能縮短半導體晶圓1之加工所需之總時間。
再者，根據第1實施形態，自半導體晶圓1分離出而製成之半導體晶片9被以覆蓋側面之至少一部分之方式附著有膜。該膜係由上述埋入材料構成之膜。
又，於例如分離部60係第2構造體之情形時，上述膜由與構成第2構造體之材料相同之材料即絕緣膜63之材料構成。
(第2實施形態) 於第2實施形態中，對第1構造體之另一例進行說明。將第2實施形態之第1構造體記為割斷邊界構造體5a。
圖15係用以說明第2實施形態之割斷邊界構造體5a之構造的一例之圖。本圖係將半導體晶圓1沿著與圖3之情形相同之切斷線切斷所得之剖視圖。
於第2實施形態中，割斷邊界構造體5a與第1實施形態之割斷邊界構造體5同樣地，具有於元件層11內沿著半導體晶圓1之厚度方向延伸之形狀。而且，割斷邊界構造體5a例如由多孔質材料構成。此處，構成割斷邊界構造體5a之材料只要為易於引起脆性破壞之材料即可，亦可為多孔質材料以外之材料。又，如圖6所示，因被施以拉伸之力時會受到破壞，故亦可設定為割斷邊界構造體5a較其他部分而言，達到破壞程度之拉伸應力更小。
用於割斷邊界構造體5a之凹部例如藉由與用於第2構造體之凹部81、82共通之步驟形成。
圖16係用以說明形成第2實施形態之割斷邊界構造體5a之步驟的一例之模式圖。再者，本圖係設定分離部60與割斷邊界構造體5a藉由共通之步驟形成。即，於圖16之例中，分離部60相當於第2構造體，狹縫ST相當於用以形成分離部60之凹部(凹部81)。
藉由積層步驟形成積層體30後，於蝕刻步驟中，同時形成凹部81(即狹縫ST)、及用於割斷邊界構造體5a之凹部51。此處，凹部51之開口部之尺寸尤其是寬度W3大於凹部81之開口部之尺寸尤其是寬度W2。
然後，藉由堆積步驟，如圖16(B)所示，實施埋入材料90之堆積。埋入材料90例如為絕緣膜63之材料。凹部81填充有埋入材料90而被堵住。另一方面，凹部51因開口部之尺寸較大，故未被埋入材料90堵住。藉由在凹部51之內壁堆積埋入材料90，而於凹部51之內側形成凹部53。
繼而，藉由CMP等方法將形成於半導體晶圓1表面之埋入材料90之膜去除，藉此，如圖16(C)所示，半導體晶圓1成為形成有狹縫ST及凹部53之狀態。
然後，於形成有狹縫ST及凹部53之半導體晶圓1堆積由多孔質材料構成之埋入材料95。藉此，如圖16(D)所示，向凹部53填充埋入材料95。
其次，藉由CMP等方法將形成於半導體晶圓1表面之埋入材料95之膜去除，藉此，如圖16(E)所示，能獲得在用於割斷邊界構造體5a之凹部埋入有多孔質材料之構造。
割斷邊界構造體5a含有作為多孔質材料之埋入材料95。作為多孔質材料之埋入材料95較鄰接而直接接觸之埋入材料90、及其他元件層更易引發脆性破壞。因此，設置有割斷邊界構造體5a之位置較半導體晶圓1之其他位置脆弱。故而，與第1實施形態同樣地，藉由施加圖4之符號7所示方向或符號8所示方向之應力，半導體晶圓1於設置有割斷邊界構造體5a之位置被割斷。
又，割斷邊界構造體5a具有於凹部埋入有多孔質材料之構造，因此設置有割斷邊界構造體5a之位置並不若僅設置有槽等凹部之情形般脆弱。故而，與比較例不同，能抑制進行背面研磨時等情形時發生意外割斷。
圖17係用以說明藉由割斷而製成之第2實施形態之半導體晶片9之側面的狀態之一例之模式圖。
圖17(A)表示出了被實施割斷前之狀態下之割斷邊界構造體5a。圖17(B)表示出了藉由割斷半導體晶圓1而製成之半導體晶片9。如本圖所示，於藉由割斷半導體晶圓1而產生之剖面，即半導體晶片9之側面，露出割斷邊界構造體5a之破斷面27。圖17(C)係自視點201觀察割斷邊界構造體5a之破斷面27之圖。於本圖之例中，元件層11之側面被構成割斷邊界構造體5a之多孔質材料之膜覆蓋。
如此，第1構造體亦可如上述割斷邊界構造體5a般，由多孔質材料構成。又，如上所述，割斷邊界構造體5a可由多孔質材料以外之易於引起脆性破壞之任意材料構成。
再者，割斷邊界構造體5a可為壁狀，亦可為柱狀。
(第3實施形態) 於第3實施形態中，對第1構造體之又一例進行說明。將第3實施形態之第1構造體記為割斷邊界構造體5b。
圖18係用以說明第3實施形態之割斷邊界構造體5b之構造的一例之圖。本圖係將半導體晶圓1沿著與圖3之情形相同之切斷線切斷所得之剖視圖。
於第3實施形態中，割斷邊界構造體5b與第1實施形態之割斷邊界構造體5同樣地，具有於元件層11內沿著半導體晶圓1之厚度方向延伸之形狀。即，用於割斷邊界構造體5b之凹部可於藉由蝕刻形成用於第2構造體之凹部之同時形成。
割斷邊界構造體5b具有沿著壁狀形狀之厚度方向積層有作為「第1膜」之第1剝離層6a、及作為「第2膜」之第2剝離層6b之構造。此處，以2張第1剝離層6a之間插入1張第2剝離層6b之方式，積層有共計3張剝離層6a、6b。
第1剝離層6a及第2剝離層6b各剝離層之材料係以第1剝離層6a與第2剝離層6b之間之密接性成為特定水準以下之方式選擇。或者，亦可為第1剝離層6a與第2剝離層6b之間之密接力小於第1剝離層6a與位於凹部之外側且和第1剝離層6a鄰接而直接接觸之膜之密接力。或者，亦可為第1剝離層6a與第2剝離層6b之間之密接力小於第2剝離層6b與位於凹部之外側且和第2剝離層6b鄰接而直接接觸之膜之密接力。 亦可於凹部僅形成第1剝離層6a或第2剝離層6b。此時，形成為第1剝離層6a或第2剝離6b與位於凹部之外側且和第1剝離層6a或第2剝離層6b鄰接而直接接觸之膜之密接力低於特定水準。
例如，第1剝離層6a及第2剝離層6b中之一者由WSi、W、SiN、SiCN或a-Si構成，而另一者由SiO2 構成。作為SiO2 ，亦可採用TEOS-SiO2 。該等材料亦為柱狀部CL之構成材料。因此，積層有第1剝離層6a與第2剝離層6b之構造可於形成柱狀部CL之同時形成。第1剝離層6a及第2剝離層6b分別可適當使用上述材料或上述材料以外之材料。第1剝離層6a及第2剝離層6b中之一者或另一者亦可由與構成積體電路之材料不同之材料構成。
割斷邊界構造體5b具有沿著壁狀形狀之厚度方向積層有密接性於特定水準以下之複數個剝離層之構造，因此設置有割斷邊界構造體5b之位置對抗圖4之符號7所示方向之應力或符號8所示方向之應力時較其他位置脆弱。藉此，藉由對半導體晶圓1施加符號7所示方向之應力或符號8所示方向之應力，半導體晶圓1於設置有割斷邊界構造體5b之位置被割斷。
又，割斷邊界構造體5b具有積層有複數個剝離層之構造，因此設置有割斷邊界構造體5b之位置並不若僅設置有槽等凹部之情形般脆弱。故而，與比較例不同，能抑制進行背面研磨時等情形時發生意外割斷。
圖19係用以說明藉由割斷而製成之第3實施形態之半導體晶片9之側面的狀態之一例之模式圖。
圖19(A)表示出了被實施割斷前之狀態下之割斷邊界構造體5b。圖19(B)表示出了藉由割斷半導體晶圓1而製成之半導體晶片9。又，圖19(C)係自視點202觀察割斷邊界構造體5b之藉由割斷而產生之剖面之圖。
根據圖19(B)及(C)之例，於半導體晶片9之側面，露出構成割斷邊界構造體5b之2個剝離層6a、6b中之第2剝離層6b。藉由割斷而製成之其他半導體晶片9之側面成為露出第1剝離層6a之狀態，但於圖19(B)及(C)中並未圖示出。
藉此，例如，於第1剝離層6a及第2剝離層6b中之一者由WSi、W、SiN、SiCN或a-Si構成，而另一者由SiO2 構成之情形時，藉由割斷製成包括以覆蓋側面之至少一部分之方式附著有WSi、W、SiN、SiCN或a-Si之膜之半導體晶片9在內之複數個半導體晶片9。
再者，視情況不同，亦存在2張第1剝離層6a之間設置之第2剝離層6b於割斷時破損之情形。圖19(D)表示出了藉由割斷第2剝離層6b破損之情形時之半導體晶圓1而製成之半導體晶片9。又，圖19(D)係自視點203觀察圖19(E)之半導體晶片9之側面之圖。根據圖19(D)及(E)之例，於半導體晶片9之側面之一部分，露出構成割斷邊界構造體5b之2個剝離層6a、6b中之第2剝離層6b，而於其他部分，露出第1剝離層6a。
如此，第1構造體亦可如上述割斷邊界構造體5b般，具有壁狀形狀，且具有沿著壁狀形狀之厚度方向積層有第1剝離層6a與第2剝離層6b之構造。
再者，上述實施形態亦可分別組合。例如，亦可將第1實施形態中之埋入材料90換成第2實施形態中之多孔質之埋入材料95、或第3實施形態中之剝離層6a、6b而形成。 又，於第1～第3實施形態中，割斷後之元件層11之側面形成有其組成與向元件層11之內側稍微進入之膜不同之膜。或者，自剖面構造觀察，於露出之側面係不連續地形成。
對本發明之若干個實施形態進行了說明，但該等實施形態僅作為示例而提出，並非意圖限定發明之範圍。該等新穎之實施形態可採用其他各種形態而實施，於不脫離發明之主旨之範圍內，可進行各種省略、替換、變更。該等實施形態及其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍中記載之發明及其同等之範圍內。 [相關申請案]
本申請案享有2019年8月30日提出申請之日本專利申請案2019-158032號之優先權之利益，且該日本專利申請案之全部內容被引用於本申請案中。
1:半導體晶圓 2:晶片區域 3:切割道區域 4:線 5:割斷邊界構造體 5a:割斷邊界構造體 5b:割斷邊界構造體 6:孔隙 6a:第1剝離層 6b:第2剝離層 7:方向 8:方向 9:半導體晶片 10:矽基板 11:元件層 12:表面保護膜 21:部分 22:部分 23:破斷面 24:破斷面 25:內壁部分 27:破斷面 30:積層體 41:絕緣層 42:閘極層 43:半導體層 44:絕緣層 45:半導體層 46:半導體層 47:含金屬之層 51:凹部 52:凹部 53:凹部 60:分離部 63:絕緣膜 70:電極層 72:絕緣層 81:凹部 82:凹部 90:埋入材料 91:第1終止膜 92:第2終止膜 93:第3終止膜 94:第4終止膜 95:埋入材料 101:支承膠帶 102:支持部 103a:台 103b:台 110:部位 200:視點 201:視點 202:視點 203:視點 BL:位元線 Cb:接點 CL:柱狀部 SL:源極層 ST:狹縫 STD:汲極側選擇電晶體 STS:源極側選擇電晶體 V1:接點
圖1係自正面側觀察第1實施形態之半導體晶圓之俯視圖之一例。 圖2係自半導體晶圓之正面觀察第1實施形態之割斷邊界構造體之局部放大俯視圖。
圖3係沿著圖2中之切斷線III-III切斷所得之剖視圖。
圖4(A)～(C)係用以說明第1實施形態之割斷邊界構造體之配置及形狀的變化之模式圖。
圖5(A)～(C)係用以說明自第1實施形態之半導體晶圓分離出晶片區域之處理之模式圖。
圖6(A)～(C)係用以說明切割裝置對第1實施形態之半導體晶圓施加應力之方法例之模式圖。
圖7(A)～(C)係用以說明藉由割斷而製成之第1實施形態之半導體晶片之側面的狀態之一例之模式圖。
圖8係第1實施形態之積體電路之立體模式圖。
圖9係第1實施形態之積體電路之俯視模式圖。
圖10係將圖9之積體電路沿著切斷線X-X切斷所得之剖視模式圖。
圖11(A)～(D)係用以說明形成第1實施形態之割斷邊界構造體之步驟的一例之模式圖。
圖12(A)～(C)係用以說明形成第1實施形態之割斷邊界構造體之步驟的另一例之模式圖。
圖13(A)、(B)係用以說明於第1實施形態之割斷邊界構造體具有柱狀形狀之情形時，形成該割斷邊界構造體5之步驟之一例之模式圖。
圖14(A)～(C)係用以說明第1實施形態之各凹部之深度控制方法的變化之模式圖。
圖15係用以說明第2實施形態之割斷邊界構造體之構造的一例之圖。
圖16(A)～(E)係用以說明形成第2實施形態之割斷邊界構造體之步驟的一例之模式圖。
圖17(A)～(C)係用以說明藉由割斷而製成之第2實施形態之半導體晶片之側面的狀態之一例之模式圖。
圖18係用以說明第3實施形態之割斷邊界構造體之構造的一例之圖。
圖19(A)～(E)係用以說明藉由割斷而製成之第3實施形態之半導體晶片之側面的狀態之一例之模式圖。
1:半導體晶圓
2:晶片區域
3:切割道區域
5:割斷邊界構造體
6:孔隙
10:矽基板
11:元件層
12:表面保護膜

Claims (19)

  1. 一種半導體晶圓，其特徵在於： 形成有複數個晶片區域、及上述複數個晶片區域之間之切割道區域，且具備： 元件層，其包含形成於上述複數個晶片區域之積體電路； 第1構造體，其形成於上述切割道區域，於沿著與上述半導體基板之表面垂直之方向延伸之第1凹部埋入有第1埋入材料；及 第2構造體，其形成於上述元件層，於沿著與上述半導體基板之表面垂直之方向延伸之第2凹部埋入有第2埋入材料。
  2. 如請求項1之半導體晶圓，其中於上述第1埋入材料之中形成有孔隙。
  3. 如請求項1之半導體晶圓，其中上述第1埋入材料相較於與上述第1埋入材料鄰接而直接接觸之膜，達到破壞程度之拉伸應力更小。
  4. 如請求項1之半導體晶圓，其中上述第1埋入材料和與上述第1埋入材料鄰接而直接接觸之膜之密接力為特定之大小以下。
  5. 如請求項4之半導體晶圓，其中上述第1埋入材料包含沿著上述半導體晶圓之表面方向積層之至少包含2層之第1膜與第2膜，且 上述第1膜與上述第2膜之間之密接力，小於上述第1膜與位於上述第1凹部之外側且和其鄰接而直接接觸之膜之密接力、或上述第2膜與位於上述第1凹部之外側且和其鄰接而直接接觸之膜之密接力。
  6. 如請求項5之半導體晶圓，其中上述第1膜由選自WSi、W、SiN、SiCN及a-Si之一者構成，且 上述第2膜由SiO2 構成。
  7. 如請求項1之半導體晶圓，其中上述第1凹部與上述第2凹部藉由共通之步驟形成。
  8. 如請求項1之半導體晶圓，其中上述第1構造體為壁狀。
  9. 如請求項1之半導體晶圓，其中上述第1構造體係複數個柱狀體。
  10. 如請求項1之半導體晶圓，其中上述第1構造體之沿著與上述半導體晶圓之表面垂直之方向之長度，短於上述第2構造體之長度。
  11. 如請求項1之半導體晶圓，其中上述積體電路具備積層體、及於該積層體內沿著厚度方向延伸之壁狀之分離部，且 上述第2構造體係上述分離部。
  12. 如請求項1之半導體晶圓，其中上述積體電路具備積層體及複數個柱狀體，上述複數個柱狀體於該積層體內沿著厚度方向延伸，且包含半導體層與絕緣層之積層構造；且 上述第2構造體係上述柱狀體。
  13. 如請求項1之半導體晶圓，其中上述第1凹部之開口之寬度與上述第2凹部之開口之寬度不同。
  14. 如請求項1之半導體晶圓，其中上述第1埋入材料之組成與上述第2埋入材料之組成相同。
  15. 一種半導體晶片，其具備： 半導體基板，其包含晶片區域、及形成於上述晶片區域周圍之切割道區域； 元件層，其包含形成於上述晶片區域之積體電路；及 第1構造體，其形成於上述元件層，於沿著與上述半導體晶圓之表面垂直之方向延伸之第1凹部埋入有第1埋入材料；且 於上述切割道區域之上述元件層露出之側面的至少一部分形成有第1膜，上述第1膜之組成與上述晶片區域之上述元件層之組成不同。
  16. 如請求項15之半導體晶片，其中隨著沿與上述半導體基板之表面垂直之方向自上述半導體基板表面朝向上述元件層之表面，上述第1膜之表面自上述切割道區域側向上述元件區域側傾斜，進而自上述元件區域側向上述切割道區域側傾斜。
  17. 如請求項15之半導體晶片，其中上述第1膜由多孔質材料構成。
  18. 如請求項15之半導體晶片，其中上述第1膜包含WSi、W、SiN、SiCN或a-Si而構成。
  19. 如請求項15之半導體晶片，其中上述第1膜之組成包含上述第1埋入材料之組成之至少一部分。
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