TWI744604B - 半導體記憶裝置及半導體記憶裝置之製造方法 - Google Patents

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Abstract

實施形態係關於一種半導體記憶裝置及半導體記憶裝置之製造方法。 實施形態之半導體記憶裝置包含：基板；第1導電層，其配置於基板之上方；積層體，其配置於第1導電層上，且交替積層複數層絕緣層與第2導電層；柱狀之通道，其於積層體之積層方向延伸，且貫通積層體而於第1導電層中突出；及記憶層，其覆蓋通道之側面；於第1導電層中突出之通道之底面及通道之側面係與第1導電層相接，且第1導電層包含上層、及具有貫通上層之突起部之下層。

Description

半導體記憶裝置及半導體記憶裝置之製造方法
本發明之實施形態係關於一種半導體記憶裝置及半導體記憶裝置之製造方法。
於三維非揮發性記憶體中，採取藉由利用記憶層覆蓋高度方向上延伸之柱狀通道，使複數個記憶胞沿通道之高度方向排列之構造。如何將被記憶層覆蓋之通道連接於通道下層之源極線成為課題。
實施形態係提供一種能夠使通道更確實地連接於源極線之半導體記憶裝置及半導體記憶裝置之製造方法。
實施形態之半導體記憶裝置包含：基板；第1導電層，其配置於上述基板之上方；積層體，其配置於上述第1導電層上，且交替積層複數層絕緣層與第2導電層；柱狀之通道，其於上述積層體之積層方向延伸，且貫通上述積層體而於上述第1導電層中突出；及記憶層，其覆蓋上述通道之側面；於上述第1導電層中突出之上述通道之底面及上述通道之側面與上述第1導電層相接，且上述第1導電層包含上層、及具有貫通上述上層之突起部之下層。
以下，一邊參照圖式一邊對本發明詳細地進行說明。再者，本發明不被下述實施形態限定。又，下述實施形態中之構成要素中，包含業者容易設想者或實質上相同者。
使用圖1～圖9B，對實施形態之半導體記憶裝置進行說明。
[半導體記憶裝置之構成例] 圖1係實施形態之半導體記憶裝置1之積層方向之剖視圖。實施形態之半導體記憶裝置1例如形成為具有三維構造之NAND(Not AND，反及)型快閃記憶體。
如圖1所示，半導體記憶裝置1包含配置於矽基板等半導體基板SUB上之周邊電路PER。周邊電路PER包含電晶體Tr、閘極接點CG、源極/汲極接點CS、及配線D0～D2等。電晶體Tr例如構成為CMOS(Complementary Metal Oxide Semiconductor，互補金屬氧化物半導體)電晶體。該等構成被層間絕緣層IDL覆蓋。周邊電路PER作為使半導體記憶裝置1所包含之記憶胞動作之電路發揮功能。
於周邊電路PER之上方，配置著導電層DSC、及導電層DSC上之導電層BSL。導電層DSC包含貫通導電層BSL之突起部PRO。突起部PRO係俯視時具有例如圓形之柱狀構造物。導電層DSC、BSL例如包含被注入雜質之多晶矽等。導電層DSC、BSL中之雜質注入量可互不相同。
於導電層BSL上，隔著絕緣層SGO配置著導電層SGP。絕緣層SGO例如包含SiO2 等。導電層SGP例如包含被注入雜質之多晶矽等。導電層SGP中之雜質注入量可與導電層DSC、BSL不同。
於導電層SGP上，配置著交替複數層地積層絕緣層與導電層而成之積層體OW。絕緣層例如包含SiO2 等。導電層例如包含鎢等。
積層體OW中，以貫通積層體OW之方式設置著複數個柱狀通道CH。各個通道CH之下端部到達導電層BSL，且突出至導電層BSL中。又，較佳為各個通道CH配置於通道CH之底面與導電層DSC之突起部PRO之上表面不完全重疊之位置。換言之，通道CH之底面與突起部PRO之上表面亦可局部重合。
通道CH具有柱狀之核心部。核心部例如包含SiO2 等。於核心部以外，通道例如包含矽等。構成通道之矽例如為單晶矽或多晶矽等。
於通道CH之除突出至導電層BSL中之部分以外之側面，設置著記憶層M。記憶層M例如從通道CH側起包含穿隧絕緣層、電荷儲存層、及塊狀絕緣層。電荷儲存層例如包含SiN等，穿隧絕緣層及塊狀絕緣層例如包含SiO2 等。
通道CH中包含之核心部俯視時例如具有圓形或橢圓形，藉此，包含記憶層M之整體成為具有圓形或橢圓形剖面之柱狀構造物。較理想為包含記憶層M整體之構造物之底面之直徑大於導電層DSC所具有之突起部PRO之上表面之直徑。
於積層體OW之設置著複數個通道CH之區域之外側，以貫通積層體OW之方式設置著狹縫ST。狹縫ST之下端部到達導電層BSL。亦即，利用該狹縫ST將積層體OW、導電層SGP、絕緣層SGO於狹縫ST之兩側截斷。又，較理想為狹縫ST之底面之寬度具有大於例如導電層DSC所具有之突起部PRO之高度之數值。
狹縫ST內亦可為被絕緣物填充之構造。作為另一形態，利用絕緣體覆蓋狹縫ST之側面，且絕緣體內側之狹縫ST內被導電體填充，從而可作為配線發揮功能。
對半導體記憶裝置1作為三維NAND型快閃記憶體之功能進行說明。
貫通積層體OW之通道CH、及具有穿隧絕緣層、電荷儲存層、塊狀絕緣層之記憶層M係至少一部分作為記憶胞發揮功能。記憶胞配置於積層體OW中之導電層之高度位置。亦即，於柱狀通道CH中，沿通道CH之高度方向排列著複數個記憶胞。該等記憶胞作為與1根通道CH之側面相連之記憶字符串發揮功能。
積層體OW中包含之複數個導電層至少於與記憶層M之側面相接之部分及其附近，作為連接於記憶胞之字元線發揮功能。各個記憶胞分別與位於相同高度之導電層(字元線)建立對應。
導電層SGP作為從複數個記憶字符串中選擇特定之記憶字符串之選擇閘極線發揮功能。與選擇閘極線建立對應之通道、穿隧絕緣層、電荷儲存層、及塊狀絕緣層作為選擇閘極發揮功能。藉由將選擇閘極接通或斷開而成為特定之記憶字符串被選擇之狀態或非選擇之狀態。
導電層DSC、BSL作為與通道CH連接之源極線發揮功能。如上所述，通道CH之下端部、即通道CH之突出至導電層BSL之部分之側面及底面不具有記憶層M而與導電層BSL相接。藉此，能夠於通道CH與導電層DSC、BSL之間獲得電導通。
再者，於記憶胞之上方配置著未圖示之導電層，作為與通道CH連接之位元線發揮功能。
[半導體記憶裝置之製造處理] 其次，使用圖2A～圖6C，對半導體記憶裝置1之製造處理例進行說明。圖2A～圖6C係表示實施形態之半導體記憶裝置1之製造處理之順序之一例之流程圖。於圖2A～圖6C中，省略了導電層DSC下層之周邊構造PER。包含電晶體Tr之周邊構造PER例如可藉由包含電晶體之一般半導體裝置之製造處理而製造。
如圖2A所示，於覆蓋周邊構造PER之層間絕緣層IDL上形成導電層DSC。此時，將導電層DSC之層厚設為包含隨後形成之突起部PRO之厚度。
如圖2B所示，於導電層DSC形成突起部PRO。突起部PRO例如可藉由於導電層DSC上形成點狀之抗蝕圖案(未圖示)，將導電層DSC半蝕刻至層厚之中途為止而形成。於蝕刻導電層DSC後，亦可進而藉由濕式蝕刻等進行突起部PRO之細化。
如圖2C所示，以填埋突起部PRO之方式於導電層DSC上形成犧牲層SCN。犧牲層SCN係隨後能夠與構成導電層BSL之多晶矽等置換之絕緣層，例如包含SiN等。
如圖2D所示，於犧牲層SCN上形成絕緣層SGO、導電層SGP、及交替積層複數層絕緣層與犧牲層之積層體ON。構成積層體ON之犧牲層係隨後能夠與構成積層體OW之導電層之鎢等置換之絕緣層，例如包含SiN等。
如圖3A1所示，以貫通積層體ON之方式形成複數個記憶體空洞MH。各個記憶體空洞MH之下端部到達犧牲層SCN，於犧牲層SCN中突出。又，較佳為記憶體空洞MH之底面之徑大於突起部PRO之上表面之徑。記憶體空洞MH形成於隨後設置通道CH之位置。
如圖3A2之沿半導體基板SUB之方向之剖視圖所示，更具體而言，記憶體空洞MH與導電層DSC所具有之突起部PRO於俯視時交替地配置。如此，較佳為記憶體空洞MH與突起部PRO配置於不相互重疊之位置。惟即便於記憶體空洞MH產生相對於突起部PRO之對位偏移而導致記憶體空洞MH與突起部PRO局部重合亦無妨。
如圖3B所示，於記憶體空洞MH之內壁形成記憶層M。記憶層M可藉由從記憶體空洞MH之內壁面側起依次沈積阻擋絕緣層、電荷儲存層、穿隧絕緣層而形成。藉此，於記憶體空洞MH之內壁面及底面之整面形成記憶層M。
如圖4A所示，於記憶層M之內壁形成通道CH。通道CH可藉由於記憶層M之內壁面及底面之整面形成矽層，並於記憶體空洞MH之最後留下之空隙中填充SiO2 等作為核心部而形成。藉此，形成側面及底面由記憶層M覆蓋之通道CH。
如圖4B所示，於積層體ON之形成有複數個通道CH之區域之外側，以貫通積層體ON之方式形成狹縫ST。狹縫ST之下端部到達犧牲層SCN。此時，較理想為以狹縫ST之底面之寬度具有例如大於導電層DSC所具有之突起部PRO之高度之數值之方式形成。
如圖4C所示，於狹縫ST之內壁形成間隔層SP。間隔層SP可藉由沈積絕緣材料來形成。間隔層SP係包含與構成犧牲層SCN之絕緣層不同材料之絕緣層，且例如包含SiO2 等。
如圖5A所示，經由狹縫ST將犧牲層SCN去除。藉此，於存在犧牲層SCN之部分、即導電層DSC與絕緣層SGO之間產生空隙GP。此時，上層之絕緣層SGO、導電層SGP、積層體ON等之構造成為由導電層DSC之突起部PRO支持之狀態。又，成為被記憶層M覆蓋之通道CH之下端部於空隙GP突出之狀態。
如圖5B所示，經由狹縫ST將突出至空隙GP之通道CH下端部之記憶層M去除。藉此，從通道CH之突出至空隙GP之部分之側面與底面將記憶層M去除，成為通道CH之下端部露出之狀態。
如圖5C所示，經由狹縫ST對空隙GP中填充導電材料，形成導電層BSL。藉此，成為通道CH之露出之下端部突出至導電層BSL中之狀態。因此，成為通道CH與導電層DSC、BSL電導通之狀態。
如圖6A所示，將狹縫ST之內壁之間隔層SP去除。但，間隔層SP亦可於將記憶層M去除時一同地去除。
如圖6B所示，經由狹縫ST將構成積層體ON之犧牲層去除。藉此，於存在犧牲層之部分、即絕緣層彼此之間產生空隙。此時，包含絕緣層之積層體OG藉由各個絕緣層連接於記憶層M而成為被包含通道CH之柱狀構造支持之狀態。
如圖6C所示，經由狹縫ST，對去除犧牲層而產生之空隙中填充導電材料等，形成積層於絕緣層間之導電層。藉此，形成交替複數層地積層著絕緣層與導電層之積層體OW。
此後，亦可於狹縫ST內嵌入絕緣物。或者亦可藉由利用絕緣體覆蓋狹縫ST之側面，並利用導電體填充絕緣體之內側之狹縫ST內而作為配線發揮功能。
藉由以上所述，製造半導體記憶裝置1。
[比較例] 具有三維構造之NAND型快閃記憶體例如包含被記憶層覆蓋之柱狀通道。於通道之下層配置著例如作為源極線發揮功能之導電層。然而，記憶層係藉由於貫通絕緣層與導電層之積層體之記憶體空洞中嵌入絕緣材料等而形成，從而導致本應連接於作為源極線之導電層之通道之下端部亦被覆蓋。如此一來，如何將被記憶層覆蓋之通道連接於下層之導電層成為課題。
於實施形態之半導體記憶裝置1中，於其製造處理中，利用犧牲層SCN來形成成為源極線之導電層DSC、BSL之一部分，使被記憶層M覆蓋之通道CH突出至犧牲層SCN中。繼而，於利用導電層BSL置換犧牲層SCN時，將通道CH下端部之記憶層M去除。藉此，能夠獲得突出至導電層BSL中且於突出部分之側面與底面連接於導電層BSL之通道CH。如此一來，能夠藉由簡單且穩定性較高之處理來構成與導電層BSL具有牢固連接之通道CH。
此處，產生了使用何種材料作為犧牲層、以及如何支持因去除犧牲層而產生之空隙之新課題。本發明者等人考慮了將多晶矽用作犧牲層。又，本發明者等人考慮使通道到達下層之導電層，利用通道來支持因犧牲層產生之空隙。
於圖7A～圖7C中表示具有此種構成之比較例之半導體記憶裝置之製造處理之順序之一例。如圖7A所示，將成為源極線之下層之導電層DSC1'、DSC2'上下分開，於其間配置夾於SiO2 等絕緣層SCO'中之犧牲層SCN'。繼而，使記憶體空洞貫通至導電層DSC'，形成到達導電層DSC'之通道CH'及記憶層M'。又，形成到達犧牲層SCN'且具有SiN等間隔件SP'之狹縫ST'。如圖7B所示，經由狹縫ST'將犧牲層SCN'去除，進而將記憶層M'去除。此時，亦將配置於犧牲層SCN'之上下之絕緣層SCO'去除，從而產生空隙GP'。如圖7C所示，經由狹縫ST'將導電材料填充至空隙GP'中，設為包含導電層DSC1'、BSL'、DSC2'之源極線。
然而，於使用多晶矽之犧牲層SCN'之情形時，需要保護上下層之導電層DSC1'、DSC2'之絕緣層SCO'，從而構造變得複雜。又，若狹縫ST'之間隔件SP'未完全覆蓋狹縫ST'側壁，則於去除犧牲層SCN'時恐會將導電層DSC2'、SGP'等去除。進而，為了使導電層DSC1'、BSL'、DSC2'作為源極線發揮功能，而必須將犧牲層SCN'之上下之絕緣層SCO'確實地去除。
又，必須形成貫通導電層DSC2'、絕緣層SCO'、犧牲層SCN'、絕緣層SCO'而到達導電層DSC1'之記憶體空洞，從而需要高深寬比之蝕刻處理。另一方面，狹縫ST'不可貫通犧牲層SCN'，從而需要高深寬比且高選擇比之蝕刻處理。並且，若不確保狹縫ST'底面之面寬，則難以嵌入導電層BSL'。
於實施形態之半導體記憶裝置1中，於其製造處理中，使用包含與SiN等導電層DSC、SGP不同材料之犧牲層SCN。藉此，即便沒有絕緣層SCO'，亦能夠一邊抑制導電層DSC被去除，一邊將犧牲層SCN選擇性地去除。不會有將導電層SGP去除之顧慮。又，狹縫ST可藉由對絕緣層SGO進行蝕刻且於犧牲層SCN選擇性地使蝕刻停止而形成，從而不需要高深寬比且高選擇比之高度蝕刻處理。
於實施形態之半導體記憶裝置1中，於其製造處理中，於犧牲層SCN中設有突起部PRO。藉此，能夠由突起部PRO支持因去除犧牲層SCN而產生之空隙GP。因此，無需形成例如到達導電層DSC之高深寬比之記憶體空洞。換言之，能夠減少記憶體空洞MH之蝕刻時間，提昇產能。
於實施形態之半導體記憶裝置1中，於其製造處理中，將記憶體空洞MH之底面之徑設為大於突起部PRO之上表面之徑。藉此，能夠抑制形成於記憶體空洞MH內之通道CH與突起部PRO完全重合。因此，能夠更確實地實現通道CH與導電層DSC、BSL之導通。
於實施形態之半導體記憶裝置1中，於其製造處理中，以狹縫ST之底面之寬度具有大於導電層DSC所具有之突起部PRO之高度之尺寸之方式形成狹縫ST。此處，應經由狹縫ST進行填充之導電材料之厚度與突起部PRO之高度大致相同。藉由使狹縫ST之底面之寬度大於突起部PRO之高度，原理上能夠於狹縫ST之面寬被封住前將導電材料填充於空隙GP中。於形成狹縫ST時不需要高深寬比且高選擇比之高度之蝕刻處理，因而如此一來容易確保狹縫ST之面寬。又，一方面抑制狹縫ST之側壁成為弓狀之彎曲形狀，一方面易於確保面寬。
[變化例1] 其次，使用圖8A～圖8D對實施形態之變化例1之半導體記憶裝置進行說明。圖8A～圖8D係表示實施形態之變化例1之半導體記憶裝置之製造處理之順序之一例之流程圖。於變化例1之半導體記憶裝置中，突起部PROa之形成方法與實施形態不同。
如圖8A所示，於覆蓋周邊構造之層間絕緣層IDL上形成多晶矽等之導電層DSCa。此時，將導電層DSCa之層厚設為不包含隨後形成之突起部PROa之厚度。亦即，導電層DSCa形成為薄於實施形態之導電層DSC(參照圖2A)。
如圖8B所示，於導電層DSCa上形成犧牲層SCNa。犧牲層SCNa係隨後能夠與構成源極線之一部分之導電層之多晶矽等置換之絕緣層，例如包含SiN等。
如圖8C所示，於犧牲層SCNa形成貫通孔TH。貫通孔TH例如可藉由於犧牲層SCNa上形成具有孔之抗蝕圖案(未圖示)，且以抗蝕圖案作為遮罩對犧牲層SCNa進行蝕刻而形成。
如圖8D所示，藉由於犧牲層SCNa之貫通孔TH中填充與導電層DSCa相同種類之導電材料而於犧牲層SCNa中形成突起部PROa。
[變化例2] 其次，使用圖9A及圖9B對實施形態之變化例2之半導體記憶裝置進行說明。圖9A及圖9B係表示實施形態之變化例2之半導體記憶裝置所具有之突起部PROb、PROc之沿半導體基板SUB方向之剖視圖。於變化例2之半導體記憶裝置中，突起部PROb、PROc之形狀與實施形態不同。
如圖9A所示，突起部PROb於俯視時具有3個頂點分別與記憶體空洞MH重疊之三角形狀。於該情形時，突起部PROb與記憶體空洞MH亦不完全重疊，隨後形成於記憶體空洞MH內之通道能夠與成為源極線之導電層獲得導通。
如圖9B所示，突起部PROc具有俯視時4個頂點分別與記憶體空洞MH重疊之菱形形狀。於該情形時，突起部PROc與記憶體空洞MH亦不完全重疊，隨後形成於記憶體空洞MH內之通道能夠與成為源極線之導電層獲得導通。
如上所述，只要不與記憶體空洞完全重疊，則突起部便能夠採取任何形狀、配置。
對本發明之若干實施形態進行了說明，但該等實施形態係作為示例提出者，並非意在限定發明之範圍。該等新穎之實施形態能夠以其他各種形態實施，並且能夠於不脫離發明之主旨之範圍內進行各種省略、置換、變更。該等實施形態及其變化包含於發明之範圍及主旨中，並且包含於專利請求範圍中記載之發明及與其均等之範圍內。
[相關申請案] 本申請案享有以2018年9月5日提出申請之日本專利申請案編號2018-165579之優先權之利益，且將該日本專利申請案之所有內容引用至本申請案。
1:半導體記憶裝置 BSL、BSL'、DSC、DSC'、DSC1'、DSC2'、DSCa、SGP:導電層 CG:閘極接點 CH:柱狀通道 CS:源極/汲極接點 D0～D2:配線 GP、GP':空隙 IDL:層間絕緣層 M、M':記憶層 MH:記憶體空洞 OW、ON:積層體 PER:周邊電路 PRO、PROa、PROb、PROc:突起部 SCN、SCNa、SCN':犧牲層 SGO、SCO':絕緣層 SP、SP':間隔層 ST、ST':狹縫 SUB:半導體基板 TH:貫通孔 Tr:電晶體
圖1係實施形態之半導體記憶裝置之積層方向之剖視圖。 圖2A係表示實施形態之半導體記憶裝置之製造處理之順序之一例之流程圖。 圖2B係表示實施形態之半導體記憶裝置之製造處理之順序之一例之流程圖。 圖2C係表示實施形態之半導體記憶裝置之製造處理之順序之一例之流程圖。 圖2D係表示實施形態之半導體記憶裝置之製造處理之順序之一例之流程圖。 圖3A1係表示實施形態之半導體記憶裝置之製造處理之順序之一例之流程圖。 圖3A2係表示實施形態之半導體記憶裝置之製造處理之順序之一例之流程圖。 圖3B係表示實施形態之半導體記憶裝置之製造處理之順序之一例之流程圖。 圖4A係表示實施形態之半導體記憶裝置之製造處理之順序之一例之流程圖。 圖4B係表示實施形態之半導體記憶裝置之製造處理之順序之一例之流程圖。 圖4C係表示實施形態之半導體記憶裝置之製造處理之順序之一例之流程圖。 圖5A係表示實施形態之半導體記憶裝置之製造處理之順序之一例之流程圖。 圖5B係表示實施形態之半導體記憶裝置之製造處理之順序之一例之流程圖。 圖5C係表示實施形態之半導體記憶裝置之製造處理之順序之一例之流程圖。 圖6A係表示實施形態之半導體記憶裝置之製造處理之順序之一例之流程圖。 圖6B係表示實施形態之半導體記憶裝置之製造處理之順序之一例之流程圖。 圖6C係表示實施形態之半導體記憶裝置之製造處理之順序之一例之流程圖。 圖7A係表示比較例之半導體記憶裝置之製造處理之順序之一例之流程圖。 圖7B係表示比較例之半導體記憶裝置之製造處理之順序之一例之流程圖。 圖7C係表示比較例之半導體記憶裝置之製造處理之順序之一例之流程圖。 圖8A係表示實施形態之變化例1之半導體記憶裝置之製造處理之順序之一例之流程圖。 圖8B係表示實施形態之變化例1之半導體記憶裝置之製造處理之順序之一例之流程圖。 圖8C係表示實施形態之變化例1之半導體記憶裝置之製造處理之順序之一例之流程圖。 圖8D係表示實施形態之變化例1之半導體記憶裝置之製造處理之順序之一例之流程圖。 圖9A係表示實施形態之變化例2之半導體記憶裝置所具有之突起部之沿半導體基板之方向之剖視圖。 圖9B係表示實施形態之變化例2之半導體記憶裝置所具有之突起部之沿半導體基板之方向之剖視圖。
1:半導體記憶裝置
BSL、DSC、SGP:導電層
CG:閘極接點
CH:柱狀通道
CS:源極/汲極接點
D0~D2:配線
IDL:層間絕緣層
M:記憶層
OW:積層體
PER:周邊電路
PRO:突起部
SGO:絕緣層
ST:狹縫
SUB:半導體基板
Tr:電晶體

Claims (20)

  1. 一種半導體記憶裝置，其包含： 基板； 第1導電層，其配置於上述基板之上方； 積層體，其配置於上述第1導電層上，且交替積層複數層絕緣層與第2導電層； 柱狀之通道，其於上述積層體之積層方向延伸，且貫通上述積層體而於上述第1導電層中突出；及 記憶層，其覆蓋上述通道之側面； 於上述第1導電層中突出之上述通道之底面及上述通道之側面係與上述第1導電層相接，且 上述第1導電層包含： 上層；及 下層，其具有貫通上述上層之突起部。
  2. 如請求項1之半導體記憶裝置，其中 上述通道之底面與上述突起部之上表面係以俯視時至少不完全重合之方式配置。
  3. 如請求項1之半導體記憶裝置，其中 上述通道之底面配置於俯視時至少一部分從上述突起部之上表面伸出之位置。
  4. 如請求項2之半導體記憶裝置，其中 上述通道之底面之尺寸大於上述突起部之上表面之尺寸。
  5. 如請求項4之半導體記憶裝置，其中 上述通道包含第1通道及第2通道，且 上述突起部於俯視時配置於上述第1通道與上述第2通道之間。
  6. 如請求項3之半導體記憶裝置，其中 上述通道之底面之尺寸小於上述突起部之上表面之尺寸。
  7. 如請求項6之半導體記憶裝置，其中 上述通道包含第1通道及第2通道，且 上述突起部於俯視時橫跨上述第1通道與上述第2通道而配置。
  8. 如請求項1之半導體記憶裝置，其包含： 於上述積層體之積層方向上延伸且貫通上述積層體到達上述第1導電層之狹縫，且 上述狹縫之底面之寬度方向之尺寸大於上述突起部之高度尺寸。
  9. 如請求項8之半導體記憶裝置，其中 上述第1導電層之上述下層係經由上述狹縫而從絕緣性材料被置換成導電性材料之層。
  10. 如請求項1之半導體記憶裝置，其包含： 配置於上述基板上之電晶體，且 上述第1導電層配置於上述電晶體之上方。
  11. 一種半導體記憶裝置之製造方法，其係 準備形成有第1導電層之基板， 於上述第1導電層上，形成包含與上述第1導電層相同材料之突起部所貫通之第1犧牲層， 於上述第1犧牲層上，形成交替積層複數層絕緣層與第2犧牲層之積層體， 於上述第1犧牲層中突出而形成柱狀之通道，其側面及底面由記憶層覆蓋，且貫通上述積層體， 一面以上述突起部支持上述積層體一面將上述第1犧牲層去除，使上述第1導電層與上述積層體之間產生空隙，將於所產生之上述空隙中突出之上述通道之上述記憶層去除而使上述通道之底面與側面露出，且 以第3導電層填充上述空隙。
  12. 如請求項11之半導體記憶裝置之製造方法，其中 準備形成有上述第1導電層之上述基板時， 準備上述第1導電層包含上述突起部之上述基板。
  13. 如請求項11之半導體記憶裝置之製造方法，其中 於上述第1導電層上形成上述第1犧牲層時， 形成具有貫通上述第1犧牲層之貫通孔之上述第1犧牲層，且 以與上述第1導電層相同之材料填充上述貫通孔而形成上述突起部。
  14. 如請求項11之半導體記憶裝置之製造方法，其中 形成貫通上述積層體之上述通道時， 於上述通道之底面與上述突起部之上表面在俯視時至少不完全重合之位置形成上述通道。
  15. 如請求項14之半導體記憶裝置之製造方法，其中 形成貫通上述積層體之上述通道時， 以上述通道之底面配置於俯視時至少一部分從上述突起部之上表面伸出之位置之方式形成上述通道。
  16. 如請求項14之半導體記憶裝置之製造方法，其中 形成貫通上述積層體之上述通道時， 以上述通道之底面之尺寸大於上述突起部之上表面之尺寸之方式形成上述通道。
  17. 如請求項16之半導體記憶裝置之製造方法，其中 上述通道包含第1通道及第2通道，且 形成貫通上述積層體之上述通道時， 以上述突起部於俯視時配置於上述第1通道與上述第2通道之間之方式形成上述通道。
  18. 如請求項15之半導體記憶裝置之製造方法，其中 形成貫通上述積層體之上述通道時， 以上述通道之底面之尺寸小於上述突起部之上表面之尺寸之方式，形成上述通道。
  19. 如請求項18之半導體記憶裝置之製造方法，其中 上述通道包含第1通道及第2通道，且 形成貫通上述積層體之上述通道時， 以上述突起部俯視時橫跨上述第1通道與上述第2通道而配置之方式形成上述通道。
  20. 如請求項11之半導體記憶裝置之製造方法，其中 將上述第1犧牲層去除時， 形成於上述積層體之積層方向延伸且貫通上述積層體而到達上述第1犧牲層之狹縫，且 經由上述狹縫而將上述第1犧牲層去除。
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