TW201620077A - 垂直型三維記憶體元件及其製造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 107
- 238000004519 manufacturing process Methods 0.000 title abstract description 25
- 239000004065 semiconductor Substances 0.000 claims description 108
- 239000000463 material Substances 0.000 claims description 78
- 239000011149 active material Substances 0.000 claims description 19
- 239000004020 conductor Substances 0.000 claims description 12
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 11
- 229910052732 germanium Inorganic materials 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 7
- 230000008569 process Effects 0.000 abstract description 62
- 239000010410 layer Substances 0.000 description 257
- 229910052751 metal Inorganic materials 0.000 description 28
- 239000002184 metal Substances 0.000 description 28
- 239000010408 film Substances 0.000 description 27
- 238000005530 etching Methods 0.000 description 26
- 230000015572 biosynthetic process Effects 0.000 description 13
- 238000005755 formation reaction Methods 0.000 description 13
- 238000009826 distribution Methods 0.000 description 10
- 238000005516 engineering process Methods 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- 238000000231 atomic layer deposition Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 239000007789 gas Substances 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 7
- 238000000059 patterning Methods 0.000 description 7
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 7
- 230000005684 electric field Effects 0.000 description 6
- 238000003860 storage Methods 0.000 description 6
- 229910000449 hafnium oxide Inorganic materials 0.000 description 5
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 5
- 230000005641 tunneling Effects 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 229910001925 ruthenium oxide Inorganic materials 0.000 description 4
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 4
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 3
- 238000003491 array Methods 0.000 description 3
- 239000000872 buffer Substances 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 239000010432 diamond Substances 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- 229910001936 tantalum oxide Inorganic materials 0.000 description 3
- 229910052799 carbon Inorganic materials 0.000 description 2
- 229910000420 cerium oxide Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000013479 data entry Methods 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 229910003460 diamond Inorganic materials 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- BFRGSJVXBIWTCF-UHFFFAOYSA-N niobium monoxide Chemical compound [Nb]=O BFRGSJVXBIWTCF-UHFFFAOYSA-N 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- BMMGVYCKOGBVEV-UHFFFAOYSA-N oxo(oxoceriooxy)cerium Chemical compound [Ce]=O.O=[Ce]=O BMMGVYCKOGBVEV-UHFFFAOYSA-N 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- XSOKHXFFCGXDJZ-UHFFFAOYSA-N telluride(2-) Chemical compound [Te-2] XSOKHXFFCGXDJZ-UHFFFAOYSA-N 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 238000009966 trimming Methods 0.000 description 2
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910052684 Cerium Inorganic materials 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- YZCKVEUIGOORGS-IGMARMGPSA-N Protium Chemical compound [1H] YZCKVEUIGOORGS-IGMARMGPSA-N 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical group [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- BCZWPKDRLPGFFZ-UHFFFAOYSA-N azanylidynecerium Chemical compound [Ce]#N BCZWPKDRLPGFFZ-UHFFFAOYSA-N 0.000 description 1
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- GWXLDORMOJMVQZ-UHFFFAOYSA-N cerium Chemical compound [Ce] GWXLDORMOJMVQZ-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004590 computer program Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 210000003298 dental enamel Anatomy 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- RWRIWBAIICGTTQ-UHFFFAOYSA-N difluoromethane Chemical compound FCF RWRIWBAIICGTTQ-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- OJCDKHXKHLJDOT-UHFFFAOYSA-N fluoro hypofluorite;silicon Chemical compound [Si].FOF OJCDKHXKHLJDOT-UHFFFAOYSA-N 0.000 description 1
- 230000008570 general process Effects 0.000 description 1
- SCCCLDWUZODEKG-UHFFFAOYSA-N germanide Chemical compound [GeH3-] SCCCLDWUZODEKG-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 238000011017 operating method Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000010926 purge Methods 0.000 description 1
- 238000000746 purification Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000009877 rendering Methods 0.000 description 1
- 238000010405 reoxidation reaction Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 150000004772 tellurides Chemical class 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910000314 transition metal oxide Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
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Abstract
描述一種記憶體元件，包括記憶體單元之一區塊，記憶體單元包括複數個水平主動線之一堆疊以及複數個垂直切面，此些水平主動線例如是反及(NAND)串列通道線，垂直切面係被水平主動線所穿過並環繞水平主動線，以提供一環繞式閘極結構。一記憶體薄膜係沉積於堆疊中的水平主動線與垂直切面之間。係提供一三維(3D)、水平通道、環繞式閘極NAND快閃記憶體。一種用以製造一記憶體的方法涉及一支撐製程。支撐製程能夠形成水平通道與環繞式閘極結構。
Description
本發明是有關於一種高密度積體電路元件。特別是，本發明之實施例係提供一種製造方法以及一種高密度元件之結構。
由於積體電路中元件的臨界尺寸縮小至通用記憶體單元技術的限制，設計者已發展出堆疊記憶體單元之多個平面的技術，以實現更大的儲存容量，並且實現較低的位元成本。舉例來說，Lai等人（“A Multi-Layer Stackable Thin-Film Transistor (TFT) NAND-Type Flash Memory,” IEEE Int'l Electron Devices Meeting, 11-13 Dec. 2006）以及Jung等人（“Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node,” IEEE Int'l Electron Devices Meeting, 11-13 Dec. 2006）揭露薄膜電晶體技術係應用於電荷捕捉式記憶體技術。
在某些佈置中，三維記憶體元件包括複數個稜線形的堆疊，此堆疊之半導體材料的多個條帶係經由絕緣材料所分隔。舉例來說，此半導體材料之條帶係反及(NAND，以下以NAND稱之)串列型之記憶體單元的水平通道。包括三維垂直閘(3DVG，以下以3DVG稱之)結構功能的一配置係描述於下面的第1圖。參照於2013年8月6日所頒布的US專利編號第8,503,213號，其標題為「Memory Architecture of 3D Array with Alternating Memory String Orientation and String Select Structures」，發明人為Shih-Hung Chen與Hang-Ting Lue。
另一結構係描述於Katsumata等人（“Pipe-shaped BiCS Flash Memory with 16 Stacked Layers and Multi-Level-Cell Operation for Ultra High Density Storage Devices,” 2009 Symposium on VLSI Technology Digest of Technical Papers, 2009），提供電荷捕捉式記憶體技術中NAND單元之垂直通道。描述於Katsumata等人之結構包括一垂直通道、一水平閘極NAND，利用矽-氧-氮-氧-矽(SONOS，以下以SONOS稱之)電荷捕捉式技術來創造於各個閘極/垂直通道界面間的儲存位置。此記憶體結構係以佈置為NAND閘極的垂直通道之半導體材料的圓柱為基礎，在相鄰基板處具有一較低的選擇閘極，在頂部具有一較高的選擇閘極。複數個水平字元線係利用與圓柱相交之平面字元線層而形成，於每一層形成一垂直通道與環繞式閘極(Gate-All-Around, GAA，以下以GAA稱之)單元。
在其它實施例中，垂直通道（或NAND位元線）可設置於垂直型NAND串列配置之條帶之間。例如，參照於2013年1月29日頒布（申請於2011年1月19日）的US專利編號第8,363,476號，其標題為「Memory Device, Manufacturing Method And Operating Method Of The Same」，發明人為Hang-Ting Lue與Shi-Hung Chen，其揭露內容係作為本發明之參考，如同本文所完全闡述。
已進行一些技術以改善三維陣列之結構以及製造其之製程，例如，於2013年7月03日申請之US專利申請號第13/935,375號所揭露之內容，其標題為「Damascene Conductor for a 3D Device」，發明人為Chia-Jung Chiu與Guanru Lee；以及於2013年9月17日申請之US專利申請號第14/029,305號所揭露之內容，其標題為「Conductor with a Plurality of Vertical Extensions for a 3D Device」，發明人為Yen-Hao Shih與Hang-Ting Lue；其揭露內容係作為本發明之參考，如同本文所完全闡述。
高深寬比溝槽中(例如於3DVG結構、垂直型NAND結構以及其它高密度結構中所使用)，包括在稜線之間的垂直圓柱之導電線的形成可能需要複雜的圖案化技術。利用溝槽技術形成之似稜線堆疊可非常窄。然而，似稜線堆疊在製造過程期間可能會彎曲或擺動(wiggle)。這些問題和其它與高密度堆疊之形成有關的問題會使產量減少。
因此，希望能提供可於複雜的三維結構中使用之記憶體單元技術以及用以讀取記憶體單元之字元線與位元線之形成的技術。
係描述一種記憶體元件，包括記憶體單元之一區塊，記憶體單元包括複數個水平主動線之一堆疊、複數個垂直切面以及一記憶體薄膜。垂直切面係被水平主動線所穿過並環繞水平主動線；記憶體薄膜係在堆疊中的水平主動線與垂直切面之間。
係描述一介電電荷捕捉記憶體單元，其可在用於此些單元之三維NAND陣列的區塊結構中實現。記憶體單元可包括一水平通道線、環繞水平通道線的一介電電荷捕捉結構以及環繞多層之介電電荷捕捉結構與水平通道線的一垂直式環繞式閘極結構。
係描述一種用以製造一記憶體的方法。此方法涉及一支撐製程，且在任何特定次序下可包括下述步驟：
(1) 形成複數個犧牲層與複數個主動層交替之一堆疊層，主動層可為形成於陣列當中的記憶體單元中用作通道線使用之導體材料；
(2) 形成一第一孔洞陣列，第一孔洞陣列係延伸通過堆疊層，以形成複數個圖案化的主動層，第一孔洞陣列中的複數個孔洞係以行與列的方式排列，第一孔洞陣列可為決定形成於陣列當中的記憶體單元中之通道長度的一項因素；
(3) 除去暴露於第一孔洞陣列的孔洞中之犧牲層的部份材料使一支柱陣列形成，支柱陣列延伸於圖案化的主動層之間，支柱陣列以及圖案化的主動層之組合提供一支撐結構；
(4) 以一記憶體薄膜內襯(lining)於支撐結構中至少部分之圖案化的主動層，記憶體薄膜可為用於形成於陣列中的記憶體單元的一多層之介電電荷儲存結構。
(5) 在所述的內襯步驟之後，以一主動材料填充支撐結構，主動材料可為一摻雜半導體或其它用於形成於陣列中的記憶體單元之字元線所使用的導電材料；以及
(6) 形成一第二孔洞陣列，第二孔洞陣列係與第一孔洞陣列偏離，以切斷第一孔洞陣列的孔洞之間被內襯之圖案化的主動層在一字元線方向上的複數個延伸部分，以形成在一第一方向上延伸之襯裡式(lined)的複數個水平主動線，並使主動材料分隔為複數個垂直切面，垂直切面係被襯裡式的水平主動線所穿過。水平主動線可為用於形成於陣列中的記憶體單元之水平通道(或NAND串列位元線)。主動材料的垂直切面可為GAA字元線，其環繞水平主動線。水平通道、GAA快閃記憶體單元之一三維陣列可使用本文所描述的製程所製成。
(1) 形成複數個犧牲層與複數個主動層交替之一堆疊層，主動層可為形成於陣列當中的記憶體單元中用作通道線使用之導體材料；
(2) 形成一第一孔洞陣列，第一孔洞陣列係延伸通過堆疊層，以形成複數個圖案化的主動層，第一孔洞陣列中的複數個孔洞係以行與列的方式排列，第一孔洞陣列可為決定形成於陣列當中的記憶體單元中之通道長度的一項因素；
(3) 除去暴露於第一孔洞陣列的孔洞中之犧牲層的部份材料使一支柱陣列形成，支柱陣列延伸於圖案化的主動層之間，支柱陣列以及圖案化的主動層之組合提供一支撐結構；
(4) 以一記憶體薄膜內襯(lining)於支撐結構中至少部分之圖案化的主動層，記憶體薄膜可為用於形成於陣列中的記憶體單元的一多層之介電電荷儲存結構。
(5) 在所述的內襯步驟之後，以一主動材料填充支撐結構，主動材料可為一摻雜半導體或其它用於形成於陣列中的記憶體單元之字元線所使用的導電材料；以及
(6) 形成一第二孔洞陣列，第二孔洞陣列係與第一孔洞陣列偏離，以切斷第一孔洞陣列的孔洞之間被內襯之圖案化的主動層在一字元線方向上的複數個延伸部分，以形成在一第一方向上延伸之襯裡式(lined)的複數個水平主動線，並使主動材料分隔為複數個垂直切面，垂直切面係被襯裡式的水平主動線所穿過。水平主動線可為用於形成於陣列中的記憶體單元之水平通道(或NAND串列位元線)。主動材料的垂直切面可為GAA字元線，其環繞水平主動線。水平通道、GAA快閃記憶體單元之一三維陣列可使用本文所描述的製程所製成。
更普遍地，係描述一種用於製造任何類型之一分層式積體電路結構的方法，包括形成包括一犧牲層於複數個主動層之間的一堆疊，並形成複數個延伸通過堆疊的孔洞，複數個孔洞形成圖案化的主動層。接著，除去暴露於孔洞陣列的孔洞中的犧牲層使一支撐結構形成的量，支撐結構包括圖案化的主動層以及一支撐陣列，支撐陣列藉由保留部分延伸於圖案化的主動層之間的犧牲層來形成。孔洞可具有各種形狀，且可被排列為各種圖案，例如一有規律的陣列或一不規則的陣列。形狀及排列取決於用於主動層所需的圖案以及支撐所需的圖案。如此一來，複數個孔洞中的孔洞可為圓形、矩形、橢圓形或其它的形狀。而且，複數個孔洞可包括具有不同形狀的孔洞。接著，在支撐結構形成之後，一材料或多個材料可被沉積在主動層之間，並圍繞支撐結構的支撐。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
1‧‧‧第一金屬層
2‧‧‧第二金屬層
3‧‧‧第三金屬層
102~105、112~115‧‧‧半導體條帶
102B~105B 、112A~115A‧‧‧位元線襯墊
109、119‧‧‧串列選擇線(SSL)
125-1~125-N‧‧‧字元線
126、127‧‧‧閘極選擇線(GSL)
128‧‧‧源極線
201‧‧‧硬遮罩層
202a、202b、202c、202d、206a、206b、207a、207b‧‧‧支柱
200-1~200-8‧‧‧半導體層
203-1、203-2‧‧‧犧牲層
204-1、204-2、210、211、212、451、452、501~505‧‧‧(第一)孔洞
213‧‧‧暴露的邊緣與突出部分
214‧‧‧氧化層
214-1、214-2‧‧‧開孔
215‧‧‧區域
215d‧‧‧寬度
216‧‧‧記憶體薄膜
218‧‧‧主動材料
220-1~220-4、304-1~304-4‧‧‧(第二)孔洞
250、251、252、253‧‧‧延伸部分
260、261‧‧‧箭頭
270、271‧‧‧通路
280、401~405、421~424、511~514‧‧‧(記憶體)單元
290‧‧‧通道
310、311、312、400、510‧‧‧字元線切面
311a‧‧‧字元線條帶區域
320‧‧‧位元線條帶
320A、320B‧‧‧截面
320x‧‧‧通道區域
321‧‧‧支撐區域
322‧‧‧支撐支柱
410‧‧‧通道區域
411‧‧‧記憶體材料
420‧‧‧絕緣層
500‧‧‧遮罩
601~610‧‧‧形狀
611‧‧‧列解碼器
612‧‧‧耦接終端
613‧‧‧區塊
614‧‧‧源極線
615‧‧‧匯流排
616‧‧‧頁面緩衝器
617‧‧‧資料匯流排
619‧‧‧狀態機
623‧‧‧資料輸入線
624‧‧‧其它電路
650‧‧‧快閃記憶體陣列
625‧‧‧積體電路
701‧‧‧第一區塊
702‧‧‧第二區塊
703‧‧‧第三區塊
704‧‧‧第四區塊
705‧‧‧第五區塊
706‧‧‧第六區塊
707‧‧‧第七區塊
708‧‧‧第八區塊
709‧‧‧第九區塊
A、B、C、D‧‧‧層
CD_A~CD_D‧‧‧(半導體條帶)寬度
d、x‧‧‧距離
d1、d2、L1、L2‧‧‧尺寸
r‧‧‧半徑
WA、WB‧‧‧寬度
BL‧‧‧位元線
PB‧‧‧距離
OE‧‧‧過度的蝕刻
WL‧‧‧字元線
A-A’、B-B’‧‧‧線
2‧‧‧第二金屬層
3‧‧‧第三金屬層
102~105、112~115‧‧‧半導體條帶
102B~105B 、112A~115A‧‧‧位元線襯墊
109、119‧‧‧串列選擇線(SSL)
125-1~125-N‧‧‧字元線
126、127‧‧‧閘極選擇線(GSL)
128‧‧‧源極線
201‧‧‧硬遮罩層
202a、202b、202c、202d、206a、206b、207a、207b‧‧‧支柱
200-1~200-8‧‧‧半導體層
203-1、203-2‧‧‧犧牲層
204-1、204-2、210、211、212、451、452、501~505‧‧‧(第一)孔洞
213‧‧‧暴露的邊緣與突出部分
214‧‧‧氧化層
214-1、214-2‧‧‧開孔
215‧‧‧區域
215d‧‧‧寬度
216‧‧‧記憶體薄膜
218‧‧‧主動材料
220-1~220-4、304-1~304-4‧‧‧(第二)孔洞
250、251、252、253‧‧‧延伸部分
260、261‧‧‧箭頭
270、271‧‧‧通路
280、401~405、421~424、511~514‧‧‧(記憶體)單元
290‧‧‧通道
310、311、312、400、510‧‧‧字元線切面
311a‧‧‧字元線條帶區域
320‧‧‧位元線條帶
320A、320B‧‧‧截面
320x‧‧‧通道區域
321‧‧‧支撐區域
322‧‧‧支撐支柱
410‧‧‧通道區域
411‧‧‧記憶體材料
420‧‧‧絕緣層
500‧‧‧遮罩
601~610‧‧‧形狀
611‧‧‧列解碼器
612‧‧‧耦接終端
613‧‧‧區塊
614‧‧‧源極線
615‧‧‧匯流排
616‧‧‧頁面緩衝器
617‧‧‧資料匯流排
619‧‧‧狀態機
623‧‧‧資料輸入線
624‧‧‧其它電路
650‧‧‧快閃記憶體陣列
625‧‧‧積體電路
701‧‧‧第一區塊
702‧‧‧第二區塊
703‧‧‧第三區塊
704‧‧‧第四區塊
705‧‧‧第五區塊
706‧‧‧第六區塊
707‧‧‧第七區塊
708‧‧‧第八區塊
709‧‧‧第九區塊
A、B、C、D‧‧‧層
CD_A~CD_D‧‧‧(半導體條帶)寬度
d、x‧‧‧距離
d1、d2、L1、L2‧‧‧尺寸
r‧‧‧半徑
WA、WB‧‧‧寬度
BL‧‧‧位元線
PB‧‧‧距離
OE‧‧‧過度的蝕刻
WL‧‧‧字元線
A-A’、B-B’‧‧‧線
第1圖係根據先前技術之一三維垂直型閘極NAND結構的透視圖。
第2圖係於本文中所描述之製造過程中形成為一中間組件的一三維支撐(buttress)結構的透視圖。
第3圖係於本文中所描述之製造過程的第一代表階段中之一組件的透視圖。
第4圖係於本文中所描述之製造過程的第二代表階段中之一組件的透視圖。
第5圖係於本文中所描述之製造過程的第三代表階段中之一組件的透視圖。
第6圖係第5圖中所示之組件的佈局圖。
第7圖係於本文中所描述之製造過程的替代性第三代表階段中之一組件的透視圖。
第8圖係第7圖中所示之組件的佈局圖。
第9圖係用於孔洞之一第一陣列的一光罩圖案佈局的視圖。
第10圖係用於討論在除去犧牲層的步驟中所使用的蝕刻製程，形成如第5圖及第7圖中所繪示之一支柱陣列。
第11圖係於本文中所描述之製造過程的第四代表階段中之一組件的透視圖。
第12圖係根據一用以圓化如第11圖中所示之主動層的邊緣的方法所形成之一組件的透視圖。
第13A圖和第13B圖係根據另一用以圓化如第11圖中所示之主動層的邊緣的方法所形成之組件的透視圖。
第14圖係根據又另一用以圓化如第11圖中所示之主動層的邊緣的方法所形成之組件的透視圖。
第15圖係於本文中所描述之製造過程的第五代表階段中之一組件的透視圖。
第16圖係於本文中所描述之製造過程的第六代表階段中之一組件的透視圖。
第17圖係於本文中所描述之製造過程的第七代表階段中之一組件的透視圖。
第18圖係為了說明某些特徵的目的而省略了記憶體薄膜的一結構之透視圖。
第19圖係第18圖中所示省略了記憶體薄膜之結構的佈局圖。
第19A圖係第19圖中所示省略了字元線條帶之結構的佈局圖。
第19B圖和第19C圖係由第19A圖中所示之佈局的線A-A’與B-B’之剖面圖。
第20圖係X-Z平面的剖面圖，繪示貫穿一垂直切面字元線的一環繞式閘極記憶體單元陣列。
第21-25圖繪示用於上述提及之孔洞的第一陣列之替代的佈局圖案。
第26圖繪示於本文中所描述之GAA記憶體單元的複數個剖面形狀。
第27A圖和第27B圖繪示會被不具有垂直側壁之孔型蝕刻所影響的記憶體單元之通道寬度與通道高度。
第28A圖和第28B圖繪示結構的不同層中具有不同幾何形狀的記憶體單元之一陣列的寫入與抹除特性。
第29A圖和第29B圖繪示可以本文所描述之技術來實現之理想的寫入和抹除特性。
第30圖繪示用於根據本文所描述之一實施例的環繞式閘極記憶體單元的通道剖面形狀。
第31圖係如本文所述之包含GAA的積體電路記憶體、水平通道、NAND快閃記憶體的一簡化圖表。
第32圖係用於如本文所描述之一支撐結構為基礎的一製造過程流程圖。
請參照第1-32圖，提供本發明之實施例的詳細內容。
第1圖係於先前技術US專利編號第8,503,213號中之一三維垂直型閘極NAND快閃記憶體陣列結構的透視圖，其具有作為NAND串列位元線之多層水平半導體條帶，並具有與作為字元線之條帶相交的多個圖案化導電線，字元線之條帶係垂直延伸於層間之條帶堆疊之間。第1圖中，圖式中係省略絕緣材料，以暴露出另外的結構。舉例來說，在稜線形堆疊中係省略於半導體條帶之間的絕緣層，並省略於半導體條帶的稜線形堆疊之間的絕緣層。
多層陣列係形成在絕緣層之上，並包括圖案化之多晶矽層，多晶矽層提供與複數個稜線形堆疊共形之複數個字元線125-1、...、125-N-1、125-N。複數個稜線形堆疊包括半導體條帶112、113、114、115。在相同平面上的半導體條帶係經由階梯狀接觸結構而電性耦接在一起。
階梯狀接觸結構之位元線襯墊112A、113A、114A、115A的尾端終止於半導體條帶，例如半導體條帶112、113、114、115。如圖所繪示，位元線襯墊112A、113A、114A、115A係電性連接至不同的位元線，用以連接至解碼電路，以選擇陣列之中的層。位元線襯墊112A、113A、114A、115A可在複數個稜線形堆疊被定義的同時被圖案化。
階梯狀接觸結構之位元線襯墊102B、103B、104B、105B終止於半導體條帶，例如半導體條帶102、103、104、105。如圖所繪示，此些位元線襯墊102B、103B、104B、105B係電性連接至不同的位元線，用以連接至解碼電路，以選擇陣列之中的層。此些位元線襯墊102B、103B、104B、105B可在複數個稜線形堆疊被定義的同時被圖案化。
在此配置中，任何給定的半導體條帶之堆疊不是耦接至位元線襯墊112A、113A、114A、115A，就是耦接至位元線襯墊102B、103B、104B、105B，但不同時耦接至位元線襯墊112A、113A、114A、115A與位元線襯墊102B、103B、104B、105B。半導體條帶之堆疊具有位元線終端至源極線終端的方向，或源極線終端至位元線終端的方向之兩種相對方向中的一者。舉例來說，半導體條帶112、113、114、115之堆疊具有位元線終端至源極線終端的方向；而半導體條帶102、103、104、105之堆疊具有源極線終端至位元線終端的方向。
一終端終止於階梯狀結構之位元線襯墊112A、113A、114A、115A的半導體條帶112、113、114、115之堆疊通過串列選擇線(SSL)119、閘極選擇線(GSL)126、字元線(WL)125-1至125-N、閘極選擇線(GSL)127，另一終端終止於一相對應之源極線128。半導體條帶112、113、114、115之堆疊並未延伸到位元線襯墊102B、103B、104B、105B。
一終端終止於位元線襯墊102B、103B、104B、105B的半導體條帶102、103、104、105之堆疊通過串列選擇線(SSL) 109、閘極選擇線(GSL)127、字元線(WL)125-N至125-1、閘極選擇線(GSL)126，另一終端終止於一相對應之源極線(圖式中被其他元件所遮蔽而未繪示出)。半導體條帶102、103、104、105之堆疊並未延伸到位元線襯墊112A、113A、114A、115A。
記憶體材料之層自半導體條帶112-115與102-105分隔字元線125-1至125-N。閘極選擇線(GSL)126與127係與類似於字元線之複數個稜線形堆疊共形(conformal)。
位元線與串列選擇線係形成在第一金屬層1、第二金屬層2與第三金屬層3。
電晶體係形成在位元線襯墊112A、113A、114A以及字元線125-1之間。電晶體中，半導體條帶(例如113)係作為元件的通道區域。串列選擇線(SSL)閘極結構(例如119、109)係在定義字元線125-1至125-N的相同步驟期間被圖案化。一矽化物層可沿著字元線、閘極選擇線並越過串列選擇線(SSL)閘極結構109、119的頂表面形成。此記憶體材料層可作為電晶體的閘極介電質。這些電晶體係作為耦接至解碼電路的串列選擇閘極，用以在陣列之中選擇特定的稜線形堆疊。
第一金屬層1包括平行於半導體金屬條帶之一縱向方向的串列選擇線。這些第一金屬層1串列選擇線係經由層間連接器而連接至不同的串列選擇線(SSL)閘極結構(例如109、119)。
第二金屬層2包括平行於字元線之一橫向方向的串列選擇線。這些第二金屬層2串列選擇線係經由層間連接器而連接至不同的第一金屬層1串列選擇線。
此些第一金屬層1串列選擇線與第二金屬層2串列選擇線之組合給予一串列選擇線訊號來選擇半導體條帶的一特定堆疊。
第一金屬層1也包括平行於字元線之一橫向方向的兩條源極線。
第三金屬層3包括平行於半導體金屬條帶之一縱向方向的位元線。不同的位元線係經由層間連接器而電性連接至與位元線襯墊112A、113A、114A、115A及102B、103B、104B、105B連接之階梯狀結構的不同階段。這些第三金屬層3位元線給予一位元線訊號來選擇半導體條帶的一特定水平平面。
可包括一第四金屬層(可稱為第四金屬層4，未繪示於圖中)，用以連接外圍電路至記憶體陣列，例如驅動器、感測放大器、解碼器、電壓供應發電器等類似。
提供層間連接器(繪示於圖中，但未標註)於圖案化層之間的通孔中，以使連接器在節點之中，並使導電體在多個圖案化導電層中以及使其它部件在元件之上。在第1圖所繪示的結構中，垂直型閘極結構係設置於每個條帶的兩側上而形成記憶體單元，其可具有雙門閘極單元的特徵，於通道條帶的兩側上具有閘極。
繪示於第1圖中的複數個稜線形堆疊可利用一線型蝕刻圖案而實現，其係經由蝕刻通過材料的起始堆疊之一長溝槽而形成。在其它的方法中，可利用一孔型蝕刻圖案來形成，孔型蝕刻圖案中的孔洞圖案係透過材料的起始堆疊而被蝕刻。此兩種方法各有其優點。參照於2013年09月17日所申請之US專利申請號第14/029,305號，其標題為「Conductor with a Plurality of Vertical Extensions for a 3D Device」，此申請案係作為本發明之參考，如同本文所完全闡述。
本文所描述的一支撐方法可用來形成圍繞於通道條帶之垂直型閘極結構。圍繞於通道條帶之閘極結構使記憶體單元可具有GAA單元的特徵，其閘極結構圍繞於通道條帶。一支撐方法可用於製作不包括GAA單元之結構。
第2圖係利用一支撐方法於三維水平通道GAA NAND結構的中間製造階段期間之一組件的透視圖。
在包括第2圖的許多圖式中，X、Y和Z軸係作為參考。在所有圖式中，X軸表示在區塊範圍內之字元線結構的方向，Y軸表示在區塊範圍內之位元線結構(NAND串列之通道條帶)的方向，Z軸表示在區塊中垂直於記憶體單元之階層或層(名義上為垂直方向)的方向。
第2圖繪示半導體層200-1至200-8的一堆疊，及一重疊硬遮罩層201。一孔洞圖案通過硬遮罩層201，並通過半導體層200-1至200-8的堆疊。由於半導體層200-1至200-8於本文中係形成記憶體單元的主動部件來使用，於本文中的半導體層200-1至200-8係指圖案化之主動層。在3DVG NAND的情況下，半導體層係形成NAND串列的通道條帶來使用，有時則意指NAND串列位元線。此些主動層可包括其它半導體材料或導電材料、或可根據所形成之結構的目的(包括使用作為字元線與位元線)而使用來攜帶電流的主動材料之組合。代表性的材料包括多晶矽、摻雜多晶矽、單晶矽、金屬矽化物、如鈦(Ti)、鎢(W)、鉭(Ta)、鉑(Pt)之金屬以及如氮化鈦(TiN)、氮化鎢(WN)、氮化鉭(TaN)之金屬氮化物，其可單獨使用或組合使用來作為主動層。
一支柱(例如202a、202b、202c、202d)之陣列係設置在半導體層200-1至200-8之中。每一支柱(例如202a、202b、202c、202d)係固定在一直立位置上(Z軸)，以作為主動層之間的支柱或支撐。支柱陣列中的支柱可包括絕緣材料或其它阻擋主動層之間電流的配置。代表性的材料包括如氧化矽、氮化矽、氮氧化矽、碳氧化矽(silicon oxycarbide, SiOC)、氟氧化矽(silicon oxyfluoride, SiOF)以及其它作為層間介電質之材料的絕緣材料，其可單獨使用或組合使用而作為支柱。
如第2圖所示之支柱的結果組件作為一支撐結構，其可在所製造之記憶體結構的位元線、記憶體層與位元線的形成期間用於支撐圖案化主動層。請參照以下圖式，係描述如第2圖所示之一支撐結構的製造方法，並利用此支撐結構完成一記憶體結構。
第3到第20圖繪示各方面可用於製造使用如第2圖所示之支撐結構的記憶體元件之一製造過程。在第3到第20圖中，為了簡化圖式，僅有繪示二層與二或四個垂直孔洞。利用多層(在某些範例中為16、32或64半導體層)之記憶體元件可以此方法形成。
第3圖繪示犧牲層203-1、203-2與半導體層200-1、200-2交替之一堆疊。此些層可經由標準的沉積與層形成技術來形成。在此範例中，半導體層200-1、200-2係利用適合作為所形成之記憶體單元中的通道使用的未摻雜或微摻雜矽而形成。以一代表性的結構來說，主動層可包括具有20至40奈米之數量級厚度的一多晶矽層，其係使用化學氣相沉積製程而形成。犧牲層可由具有50或70奈米之數量級厚度的一氧化矽層所組成，其係使用化學氣相沉積製程而形成。在此範例中，犧牲層203-1、203-2係使用二氧化矽形成，其係由於與主動層的相容性以及相較於主動層材料的選擇性蝕刻能力而被選擇，如下所述之內容。因此，其它材料也可作為犧牲層，例如，當半導體層為矽時，可使用氮化矽作為犧牲層。犧牲層之材料的選擇可取決於主動層的材料。作為犧牲層之材料並不導電，因而可作為主動層之間的絕緣支柱。
第4圖繪示在形成延伸通過堆疊之孔洞204-1、204-2的陣列步驟之後的一製造階段結構。在結構更為延伸的部分，孔洞陣列係以行列排列，於陣列之中的列的部分可視為在字元線方向上(X軸)延伸，行的部分可視為在位元線方向上(Y軸)延伸，且在字元線方向上係偏離於彼此。參照第2圖將可更為容易觀察到此孔洞陣列的配置。用以形成孔洞陣列的蝕刻可包括首先形成之一硬遮罩層，並使用一微影步驟圖案化此硬遮罩，接著使用此硬遮罩，執行一高深寬比之孔洞蝕刻。對包括矽之半導體層以及包括氧化矽之犧牲層來說，一氮化矽層可形成於堆疊的頂部上方，作為硬遮罩之形成的蝕刻終止層。孔洞蝕刻可使用一脈衝電漿蝕刻製程來執行，例如藉由脈衝射頻(RF)輻射所激發之一異相性乾式蝕刻製程(利用氟源氣體與的電漿蝕刻，例如以NF3及/或SF6作為主要蝕刻氣體，以及利用碳源氣體的電漿蝕刻，例如以CH2F2、CH4作為附加氣體)，以實現高深寬比之孔洞圖案。
第5圖及第6圖係類似於第2圖展示之一支撐結構的透視圖與平面視圖，其係經由執行選擇性地攻擊犧牲材料之一蝕刻製程所形成。此蝕刻製程係穿過孔洞陣列而實施，並攻擊堆疊中的所有犧牲層。當犧牲層材料為氧化矽且主動層為矽時，蝕刻除去犧牲層材料，同時留下支柱，蝕刻可為原子層蝕刻(Atomic Layer Etching, ALE)或似ALE製程，例如所謂的「SiCoNi」製程（例如，參照US專利編號第8,501,629號，其揭露內容係作為本發明之參考，如同本文所完全闡述）或所謂的「Certas」製程（例如，參照US專利編號第8,058,179號，其揭露內容係作為本發明之參考，如同本文所完全闡述）。並且，也可使用其它的濕式蝕刻製程，如稀氫氟酸(Diluted Hydrofluoric Acid, DHF)或緩衝氧化物蝕刻(Buffered Oxide Etch, BOE)。取決於所使用的材料、目標結構的尺寸以及其它的因素，也可使用其它的選擇性蝕刻製程。
選擇蝕刻製程的時機或以其它的方式控制，使沿著經由孔洞陣列所定義之列及行的方向上所有的犧牲層皆被除去，同時留下於對角線上所在之區域的支柱(例如206a、206b)，對角線係經由陣列中四個相鄰孔洞的周邊之間最短的連線所定義。以下更詳細地描述此圖案。在第5圖和第6圖所繪示的範例中，支柱具有四個側邊的形態(參照第6圖中的206a)，幾乎為一四點星形的形態，其可在除去犧牲材料以形成在列及行方向上之通路的步驟後，立即停止蝕刻製程而產生。
第7圖及第8圖係類似於第2圖所示之一支撐結構的透視圖與平面視圖，其與第5、6圖一樣，係經由執行選擇性地攻擊犧牲材料之一蝕刻製程所形成。此蝕刻製程係穿過孔洞陣列而執行，並攻擊堆疊中的所有犧牲層。選擇蝕刻製程的時機或以其它的方式控制係如以上描述內容並參照第5圖。在第7圖和第8圖所繪示的範例中，支柱具有一圓型的形態(參照207a、207b及第8圖)。結構可由相對於第5、6圖之製程過度蝕刻的一蝕刻製程而產生。選擇作為支柱的圖案可經由與一特定製造過程及所形成之結構的需求相襯而決定。第7、8圖的實施例提供支撐結構中材料之形成更多的空間，同時第5、6圖的實施例在製造過程期間可提供更佳的結構支撐。
參照第6、8圖，可描述於此範例中每一半導體層(例如半導體層200-1)之結構的特徵。半導體層在具有四個延伸部分的一支撐區域中具有一支柱(206a、207a)。兩圖式中，雖可理解其特定的結構可能不同，然為便於說明，延伸部分係給予相同的參考標號。從支柱206a或207a的支撐區域的四個延伸部分包括延伸部分250與251，其係沿著位元線方向的一線以0°及180°延伸，如箭頭260所表示。從支柱206a或207a的支撐區域的四個延伸部分包括延伸部分252與253，其係沿著字元線方向的一線以90°及270°延伸，如第6圖中的箭頭261所表示。在位元線方向上的延伸部分250與251係作為在此些延伸部分上之記憶體單元中的通道區域。一同沿著位元線方向的此些延伸部分在三維快閃結構中，形成可為NAND串列位元線或通道之一半導體條帶。沿著字元線方向的延伸部分252與253係在隨後的一製程步驟或隨後的多道製程步驟中被切斷。
第9圖和第10圖的目的係用於解釋用以形成如第5-8圖中所示支柱的蝕刻製程參數。第9圖係在硬遮罩層201中之孔洞陣列的佈局視圖，繪示所形成之結構孔洞之間的間隔以及位元線間距。在此範例中，陣列中的孔洞包括孔洞210、211、212，其為圓形並具有相同的半徑r。字元線方向上(X軸)的孔洞之間的距離d係與位元線方向上(Y軸)的孔洞之間的距離d相同。在孔洞210與孔洞212的中心之間所取得的對角線，其亦為在孔洞周邊上最近點之間的連線，此對角線具有兩倍的半徑r加上距離x的長度，其中距離x係與孔洞210、212的圓周上最近點之間的距離相等。距離x須大於距離d至少沿著所形成之支柱的對角線之寬度。
因此，如第10圖所繪示，一蝕刻製程可用於使犧牲材料除去一距離PB，距離PB係垂直於孔洞圓周的切線。如範例所繪示，此距離PB產生過度的蝕刻(OE)，此足以根據所形成之結構的需求在字元線方向上形成一寬的通路，並在位元線方向上形成一寬的通路。然而，距離PB係小於第9圖所繪示之距離x的二分之一。如此產生了一區域215，且一支柱係形成在區域215中，區域215在對角線上具有一寬度215d，此寬度等於(x - 2*PB)。如上所述，關於第8圖，其進一步的過度蝕刻可使支柱產生圓形的輪廓，也減少了支柱的直徑。
蝕刻製程之結果，可形成如第5、7圖所示的一支撐結構。
如上所述，半導體層200-1與200-2係在此範例中使用，以在記憶體結構中形成通道條帶或NAND條帶位元線。對於某些類型的記憶體材料，係希望能至少在經由孔洞陣列所暴露出的邊緣上執行一製程，以圓化半導體層200-1與200-2的邊緣。第11、12、13A、13B及14圖的目的係用於繪示圓化邊緣的不同技術。
第11圖繪示在圓化第9圖之結構的邊緣的步驟後之結構。第7圖的參考標號在第11圖中也提供相對應的結構。然而，在選擇性地圓化半導體層之邊緣的圓化製程(rounding process)之後，孔洞之間的材料延伸部分之通道的剖面(例如於通道290中所見)係被圓化。使所形成之記憶體單元的通道剖面具有圓型的輪廓，其可改善於讀取、寫入及抹除過程期間的電場分佈。
第12圖中繪示用以形成圓形邊緣的技術。在此技術中，第4圖所繪示之階段的結構係暴露至一氧化環境，使半導體層氧化。在此範例中，半導體層包括矽，犧牲層包括二氧化矽，半導體層所氧化的暴露區域(例如214)也包括氧化矽。此情況中，於除去犧牲層的蝕刻製程期間，氧化層214亦被除去，留下類似第11圖所示的圓形邊緣。
第13A及13B圖繪示另一用以圓化邊緣的製程。在第13A及13B圖的製程中，由類似於第4圖中所示的結構開始，係執行一蝕刻製程，以略為回蝕刻犧牲層，留下半導體層200-1、200-2中所暴露的邊緣(例如213)。接著，如第13B圖所繪示，執行此製程以氧化半導體層200-1、200-2暴露的邊緣與突出部分213而形成一氧化層214。在此範例中，半導體層包括矽，犧牲層包括氧化矽，半導體層(例如200-1)的氧化層214也包括氧化矽。此情況中，於除去犧牲層的蝕刻製程期間，氧化層214亦被除去，留下類似第11圖所示的圓形邊緣。
第14圖繪示又另一用以圓化邊緣的製程。在第14圖的範例中，由類似於第13A圖中所示的一結構開始，留下半導體層200-1、200-2中暴露的突出部分(例如213)，並在犧牲層的面前執行選擇性地蝕刻半導體層之一製程。可選擇性地圓化矽層的一範例製程係一HNA系統(HF:Nitric:Acetic)之矽的等向性濕蝕刻，其係硝酸與氫氟酸之組合，並添加有醋酸或氟化銨作為緩衝液。其可直接對邊緣進行圓化，使圖案化半導體層中的通道290被圓化。在其它方法中，結構可進行除去少量犧牲層的多個反覆的循環，接著在每循環中以等向性濕蝕刻的方式略為圓化所暴露之半導體。
往回參照第2、5及7圖，除去犧牲材料並同時留下支柱陣列，使連通於列上孔洞間的主動層之間形成列通路，並使連通於行上孔洞間的主動層的主動層之間形成行通路。孔洞係留下了一開口，在後續的步驟中，使導電材料或半導體材料之沉積可在此開口中完成，當沿著孔洞之間連線的犧牲材料已完全被除去或已被除去某種程度時，通路可說是連通於孔洞間的橋梁。
第15圖繪示在實施記憶體薄膜216之後，使之至少沿著在執行記憶體單元之區域中(例如第6、8圖的250、251)的表面上內襯(line)於支撐結構的一製程階段。記憶體薄膜216之形成至少於半導體層中產生一資訊儲存結構於通道區域上。如範例所繪示，記憶體薄膜216內襯於支撐結構的所有表面，包括每一半導體層的頂側和底側上之表面、支撐支柱的表面以及作為通道條帶的表面。為了便於繪製，記憶體薄膜216係繪示為一單一層，如第15圖中所示。在一快閃記憶體的實施例中，記憶體薄膜216係一多層的介電質結構，包括一穿隧層(tunneling layer)、一電荷捕捉層(charge trapping layer)以及一隔離層(blocking layer)。在某些被稱為BE-SONOS的實施例中，介電電荷儲存層中的穿隧層可包括厚度小於約2奈米的一第一氧化矽層、厚度小於約3奈米的一氮化矽層以及厚度小於約3奈米的一第二氧化矽層。電荷捕捉層可包括一具有厚度約5至7奈米的氮化矽層。隔離層可由一具有厚度約5至8奈米的氧化矽層所組成。在一代表性的實施例中，一BE-SONOS電荷捕捉結構例如係利用具有15至25奈米之間的一組合厚度，或更具體地可使用約20奈米的厚度。原子層沉積技術在能充分保形的某種程度上可用於形成BE-SONOS電荷捕捉結構，使均勻的記憶體層可至少在所形成之記憶體單元的通道區域中建立。一範例製程係電漿輔助原子層沉積(Plasma Enhanced Atomic Layer Deposition, PEALD)，其係使用典型的PEALD製程氣體以及儀器，同時實現改善的地形覆蓋性及優異的厚度控制。舉例來說，一PEALD氮化矽製程係將矽晶圓暴露至由氮氣電漿曝光、氣體淨化(gas purging)、非電漿活化矽烷曝光(non-plasma activated SiH4
exposure)及氣體淨化所組成的一系列反覆製程所構成。在一範例中，係實現一ONO電荷捕捉結構。此ONO結構可使用半導體層的第一氧化作用以形成穿隧層氧化物、在穿隧層之上使用一氮化矽之原子層沉積技術以形成電荷捕捉層以及利用氮化矽之氧化作用以形成隔離層而實現。
在替代的實施例中，穿隧層可由一單一層氧化矽所組成。並且，在替代的實施例中，隔離層可由一氧化鉭層、一氧化鋁層、其他材料或可使用之材料的組合所組成。
各式各樣的電荷捕捉結構可作為記憶體材料。並且，也可使用其它類型的記憶體材料。舉例來說，實施例可使用過渡金屬氧化物或其它可程式化的電阻材料作為記憶體薄膜216。
記憶體薄膜216之層必須夠薄，使開孔214-1、214-2成為垂直方向上排列之孔洞陣列中的孔洞204-1、204-2之一部分填充後的結果，且使在字元線方向上穿過支撐結構的通路(例如270)未完全封閉，但留下足夠的間隔以沉積一主動材料，主動材料為例如適合用於三維NAND中提供字元線結構之材料。可使用的代表性主動材料包括摻雜多晶矽、金屬、金屬氮化物、金屬矽化物以及矽、矽化物、金屬之組合。某些實施例中，在位元線方向上的通路(例如通過區域之271)也保持在至少部分開放的狀態。通路的尺寸係取決於許多因素，包括孔洞陣列中的孔洞204-1、204-2的幾何形狀、在位元線以及字元線兩線方向上的孔洞之間的間隔、記憶體薄膜216的厚度、轉變為半導體材料的層間距離之犧牲層的厚度、半導體材料之層的厚度等等。
第16圖繪示在沉積主動材料218至如第15圖所示的開孔(例如214-1、214-2)及通路(例如270、271)之內的步驟後的一製程階段。在此範例中，主動材料可包括一字元線材料，如多晶矽，其係利用支持高深寬比孔洞填充料的一製程來沉積。代表性的製程可為原子層沉積(Atomic Layer Deposition, ALD)技術，例如氧氣自由基輔助(hydrogen radical-enhanced)ALD或電漿輔助ALD。沉積主動材料218的結果，使支撐結構由主動材料的三維矩陣所填充，其係透過於沉積記憶體薄膜216之後保留之垂直開孔(例如214-1、214-2)及水平通路(例如270、271)而連接。
第17圖繪示執行穿過所填充之支撐結構的第二孔洞(220-1、220-2、220-3、220-4)之陣列的圖案化蝕刻的一製程階段。所填充之支撐結構中的材料包括主動材料218(例如用於字元線之多晶矽)、記憶體薄膜216(例如ONO)及半導體材料之層的材料(例如用於通道的多晶矽)。參照第6、8圖，第二孔洞陣列係與平行於Y軸之一線上的第一孔洞陣列偏離，以切斷字元線方向上的圖案化半導體層的延伸部分，例如在半導體材料的層之中的延伸部分252、253。並且，在所繪示的座標系統的X-Z平面上，第二孔洞陣列也將主動材料218的矩陣劃分為一組單獨的垂直切面，當記憶體薄膜沉積在之間，其係被半導體層之位元線方向上的延伸部分(例如第6、8圖的250、251)所穿過。結構在主動材料垂直切面的交叉點處及在位元線方向上半導體層的延伸部分產生一記憶體單元(例如280)。如第17圖所示，記憶體單元在水平通道上具有一環繞式閘極(Gate-All-Around, GAA)結構，記憶體薄膜216環繞半導體層中的通道290，且字元線材料的垂直切面環繞記憶體薄膜。
第18、19圖提供省略記憶體薄膜216後之結構的透視圖，如此可更容易地觀察NAND位元線條帶與字元線切面。其繪示了三個字元線切面310、311、312，其中切面310、312係於中間處裁切，以示出剖面形狀。如圖所示，圖案化主動層中的通道線(例如位元線條帶320)穿過垂直切面312。第19圖繪示位於位元線條帶之支撐區域321的支撐支柱(例如322)的結構平面視圖，位元線條帶包括暴露之支撐區域321。孔洞304-1、304-2、304-3、304-4對應至第17圖的孔洞220-1、220-2、220-3、220-4，並切斷於半導體材料之層的字元線方向上的延伸部分，及在位元線方向上的字元線材料之延伸部分，如上所述之內容。如此一來，半導體層的剩餘部分包括複數個可為NAND串列之半導體條帶之堆疊。主動材料的剩餘部分包括複數個字元線材料的切面，其中半導體條帶延伸通過字元線材料，且在三維陣列中，字元線材料環繞在半導體條帶中所形成的記憶體單元的通道區域。
第19A圖採用第19圖的佈局，並省略了字元線切面310、311、312，其繪示位元線條帶(例如位元線條帶320)之形狀的上視圖。圖式中將字元線切面311從字元線條帶區域311a省略。位元線條帶320包括一通道區域320x在字元線條帶區域311a中。所繪示的範例中，位元線條帶的側邊在通道區域(例如320x)中並非筆直的，由於形成過程中所使用之孔洞的形狀而可為拱形的或具有其它切口輪廓的形狀。由於此形狀，位元線條帶具有波狀起伏(undulating)狀的側邊，且在靠近字元線條帶區域311a之中心處的截面(取自線A-A’)相較於在靠近字元線條帶區域311a之邊緣處的截面(取自線B-B’)還要更為狹窄。第19B圖繪示截自於線A-A’之位元線條帶320的截面320A，其被記憶體薄膜216與字元線切面311所環繞。如圖所示，位元線條帶在靠近字元線條帶區域之中心處的截面320A的寬度係標示為WA
。第19C圖繪示截自於線B-B’之位元線條帶320的截面320B，其被記憶體薄膜216與字元線切面311所環繞。如圖所示，位元線條帶在靠近字元線條帶區域之邊緣處的截面320B的寬度係標示為WB
。寬度WA
實質上係小於寬度WB
。而且，第19B、19C圖中所示之字元線切面311係環繞並與截面320A及截面320B中的記憶體薄膜之外表面共形，如此形成一環繞式閘極(GAA)單元。
第20圖係如第17圖所示對應於X-Z表面的剖面視圖，其係截自於三維陣列中的X-Z平面，其三維陣列通過形成在基板的一絕緣層420上方之一字元線切面400係具有八層之記憶體單元。圖中，記憶體單元包括在一第一堆疊之第一及第二層之中的單元401及402、在一第二堆疊之第四層之中的單元403、在一第三堆疊之第六層之中的單元404、以及在一第四堆疊之第八層之中的單元405。此些單元包括一通道區域在一半導體條帶中，並包括由字元線切面400中的字元線材料所環繞之一記憶體薄膜。關於單元401，通道區域410係繪示為圓形，且記憶體材料411環繞此圓形通道區域410。為簡化起見，所有的單元尺寸在圖示中係繪示為相同的尺寸。圖中示出了支撐結構可用以形成具有多層之一高密度的環繞式閘極結構。
第21-25圖繪示第一孔洞陣列的各種配置，其對應至第4圖之孔洞204-1、204-2。在第一孔洞陣列中之孔洞可取決於記憶體單元結構和元件中其它使用支撐件來實現的結構，以及在支撐結構中的支柱形狀。各個圖示繪示出一遮罩500，其定義孔洞的形狀。第21圖中，孔洞501係橢圓形的。尺寸L2定義孔洞中心至孔洞周邊在位元線方向上的距離。尺寸L1定義孔洞中心至孔洞周邊在字元線方向上的距離。尺寸d1定義陣列中的孔洞周邊之間在字元線方向上的距離。尺寸d2定義陣列中的孔洞周邊之間在位元線方向上的距離。尺寸x定義陣列中的孔洞周邊之間在對角線方向上的距離，陣列中的孔洞係在位元線方向上一列隔著一列、在字元線方向上一行隔著一行的方式隔開。尺寸L1和L2可決定陣列結構中的通道長度和位元線寬度。根據一特定的實施方式，尺寸d1和d2的值可相等或不相等。這些尺寸會影響支撐結構的支柱形成所需的蝕刻時間量。尺寸x必須大於d1與d2的總合至少所形成的支柱直徑。此些相同的尺寸係標記在第21-25圖中的每一個範例。
第22圖中，孔洞502係方形或菱形，可根據一特定的實施方式而調整其之尺寸。第23圖中的孔洞503係一星形圖案，其尺寸可被調整。第24圖中的孔洞504係六邊形，其尺寸同樣可因調整記憶體單元結構及其它陣列外觀的目的而被調整。第25圖中的孔洞505係已被旋轉的多邊形。其尺寸以及旋轉的量可因調整記憶體單元結構及其它陣列外觀的目的而被調整。
所繪示的支撐結構包括一第一孔洞陣列，其具有相同的尺寸，這對記憶體單元陣列來說是理想的，如此使得單元的操作能夠盡可能地一致。其它的結構中的記憶體單元區塊，如第1圖所示的區塊，也可使用支撐結構形成。
舉例來說，第1圖中所示的閘極選擇線(GSL)127、126可由使用支撐結構形成之一閘極選擇線(GSL)切面所取代。閘極選擇線(GSL)切面可比字元線切面厚，使所產生之閘極選擇線(GSL)電晶體相較於記憶體單元具有較長的通道長度。例如，較厚的切面可在閘極選擇線(GSL)切面的所在之處，使用第一孔洞陣列中在通道長度維度上(Y軸)延伸的孔洞來實現。
同樣地，例如第1圖中所示的串列選擇線(SSL) 119、109可由使用支撐結構形成之一SSL切面所取代，並藉由第二孔洞蝕刻或分離圖案化蝕刻(separate pattern etch)劃分為單獨的閘極結構。SSL切面可比字元線切面厚，使所產生之SSL電晶體相較於記憶體單元具有較長的通道長度。例如，較厚的切面可在SSL切面的所在之處，使用第一孔洞陣列中的延伸孔洞來實現。第1圖中所示的源極線結構也可根據特定的實施方式，使用分離圖案(separate pattern)及接觸形成(contact formation)製程來實現。
位元線襯墊(例如第1圖的102B、103B、104B、105B)可使用半導體層形成，並視需求在第一及第二孔洞蝕刻期間進行圖案化，利用階梯(stairstep)製程以作為層間導電體。
第21-25圖所討論的第一孔洞陣列的形狀係控制所形成之記憶體單元的幾何形狀以及陣列區塊中的其它結構的一項因素。另一因素有關於半導體層之厚度以及所執行之圓化製程。參見第17圖，記憶體單元280的截面形狀可為橢圓形，橢圓在區塊中的垂直軸(Z軸)上為長軸。
第26圖繪示記憶體單元的各種截面形狀。形狀601相似於第17圖中所繪示的形狀。其可以字元線方向上的孔洞之間的距離相對小於半導體層之厚度，並在沉積記憶體層之前執行一圓化製程的方式形成。形狀602也是一垂直排列的橢圓，但比形狀601略寬。其可以字元線方向上的孔洞之間的距離相對大於用以形成形狀601之距離的方式形成，但仍小於半導體層的厚度。並且，圓化製程可以在更短的時間內執行。形狀603及604可以孔洞之間的距離相等的方式形成，但形狀603的圓化程度較大，形狀604的圓化程度較小。形狀605代表一圓形的截面，其孔洞之間的形狀以及半導體層的厚度幾乎係相等的，圓化製程的結果使之成為圓形的形狀。形狀606可使用如同形成形狀605之孔洞的相同配置所製成，但圓化的程度較小，因此形成一圓化的方形(rounded square)截面。形狀607至610繪示孔洞之間的距離大於半導體層之厚度的實施例，其截面形狀係在水平方向上延展。形狀607係一相對勻稱的橢圓。形狀608係一圓化的矩形(rounded rectangle)，其係使用與形成形狀607大致相同的起始條件所形成，但圓化程度較小。形狀607可以一主動層之厚度明顯較孔洞之間的距離薄的方式形成，並進行圓化以形成橢圓。形狀610類似於形狀607及608，其圓化的量只有影響結構較小的邊緣部分。
記憶體單元的截面形狀，例如第26圖中所示之形狀，可根據記憶體材料的類型以及所應用之寫入及抹除的操作而調整。舉例來說，經由截面形狀所控制之記憶體結構的一項特徵，係在字元線與記憶體層外表面間的界面上以及在記憶體層內表面與通道間的界面上之電場的相對強度。經由施予一偏壓於環繞式字元線結構與元件通道區域之間所產生之電場，於靠近截面圓化部分之通道表面的強度係大於直線部分。並且，對於通道直徑小於記憶體層外直徑的結構，其相對差異較大。
第27A圖係半導體層之一堆疊的簡圖，包括層A、層B、層C及層D，孔洞451、452已穿過其中形成，孔洞451、452對應至上述所討論之第一孔洞陣列。理想的狀況是孔洞具有完全垂直的側壁。然而，對於高深寬比的結構，側壁可具有一微小的角度，如圖所示。因此，每一層孔洞間的半導體條帶寬度(標註為CD_A、CD_B、CD_C、CD_D)都有些許的不同。在底部孔洞的寬度CD_D係略寬於頂部孔洞的寬度CD_A，在兩者之間具有些微的差異。執行上述之支撐製程(buttress process)，並圓化半導體層，如此可形成如第27B圖所示之截面。如圖所示，記憶體單元(層A中的421、層B中的422、層C中的423與層D中的424)具有不同的截面形狀和不同的寬度。然而，記憶體單元的高度幾乎是相同的。這些差異可使記憶體單元結構在寫入與抹除操作時具有性能上的差異。
雖未繪示出，沿著一通道條帶的記憶體單元結構可藉由調整第一孔洞陣列中的孔洞之間的間隔，調整通道寬度尺寸，例如沿著具有較寬之通道寬度的一列上使用較小直徑的孔洞。舉例來說，沿著結構一層中的一水平通道條帶之NAND單元可在接近串列的GSL端具有較寬的通道寬度，而在接近串列的SSL端具有較窄的通道寬度，反之亦然。
舉例來說，第28A圖繪示傳統上進行寫入操作時，從一初始低臨界狀態至一高臨界狀態的臨界電壓分佈，單元在初始低臨界狀態下具有相對緊密的分佈，層D、層C、層B及層A在高臨界狀態下具有逐漸增加之臨界電壓分佈。第28B圖繪示傳統上進行抹除操作時，從一初始高臨界狀態至一低臨界狀態的臨界電壓分佈，單元在初始高臨界狀態下具有相對緊密的分佈，層D、層C、層B及層A在低臨界狀態下具有逐漸減小之臨界電壓分佈。在寫入與抹除表現上的這些變化限制了陣列之資料儲存的極限，且可能需要更複雜的寫入與抹除演算法來使臨界分佈均等。
第29A、29B圖繪示於進行寫入與抹除操作時更為理想的特性。如第29A圖所示，理想的狀況是使所有層中的單元在寫入操作時使一較低的初始狀態至一較高的狀態之臨界值增加，並具有更為緊密的分佈，如圖所示。同樣地，第29B圖繪示於進行抹除操作時更為理想的特性，或其它用以降低臨界值的操作，使得分佈更為緊密。
第30圖繪示支撐結構為何可用以調整記憶體單元的操作特性，以達成第29A、29B圖所示的特性。第30圖中，記憶體單元之一堆疊係以通過一字元線切面510的方式示出。記憶體單元之堆疊包括層A中的記憶體單元511、層B中的記憶體單元512、層C中的記憶體單元513及層D中的記憶體單元514。記憶體單元的操作與結構已藉由改變半導體層的厚度來調整。在此範例中，半導體層的厚度從最下層D往最上層A有些微的增加。由於孔型蝕刻之傾斜度(slope)，使記憶體單元514具有大於單元513、512、511之寬度的一寬度，如上述參照第27A、27B圖所討論的內容。然而，記憶體單元514具有小於單元513、512、511之至少一者、或者所有的單元513、512、511之一深度。因此，調整記憶體單元的電性可用以達成如第29A、29B圖所示之寫入與抹除的特性。半導體層、或其它類型的主動層之厚度的改變量可根據經驗來決定，或例如可以進行模擬的方法來決定。
因此，本技術的實施例包括記憶體單元，其在垂直維度上(高度)具有不同的厚度，並在水平維度上(寬度)具有不同的厚度，其差異係大於根據一般的製程變數所產生之差異，且具有使記憶體單元在進行寫入與抹除操作之一者或兩者時的電性標準化為一個量的趨向，改善了陣列之資料儲存的極限或寫入、抹除的速度。
第31圖係一積體電路625的簡易區塊圖，包括一快閃記憶體陣列650，其係由環繞式閘極(GAA)、水平通道、NAND快閃記憶體所構成。在某些實施例中，快閃記憶體陣列650係一三維記憶體，並包括多層單元。一列解碼器611係耦接至快閃記憶體陣列650中的複數個字元線、串列選擇線與接地選擇線(藉由耦接終端612連接)。區塊613中的一層/行解碼器係耦接至一組頁面緩衝器616，在此範例中是藉由資料匯流排(data bus)617連接，並耦接至總體位元線(global bit lines)與源極線614。位址(addresses)係在匯流排615上提供至層/行解碼器(區塊613)與列解碼器(區塊611)。資料係經由資料輸入線623從積體電路上的其它電路624(例如包括輸入/輸出埠)提供，例如一通用用途處理機(general purpose processor)或特殊用途應用電路(special purpose application circuitry)、或經由快閃記憶體陣列650提供系統單晶片(system-on-a-chip)功能性的模組之組合。資料係經由資料輸入線623提供至輸入/輸出埠或至其它在積體電路625內部或外部的資料目的地。
一控制器(此範例中係作為一狀態機619)提供訊號來控制所產生或透過電壓供應電路提供的偏壓配置供應電壓(bias arrangement supply voltages)，以實現各種操作，包括抹除、寫入及讀取。控制器可使用本領域習知的特殊用途邏輯電路(special-purpose logic circuitry)來實現。在替代的實施例中，控制器包括一通用用途處理機，其可在相同的積體電路上實現，並執行一計算機程式來控制元件的操作。在又一其它的實施例中，可利用特殊用途邏輯電路與通用用途處理機之組合來作為控制器。
第32圖係三維水平通道GAA記憶體區塊形成的基本步驟流程圖。在流程圖的第一區塊(701)中，半導體與犧牲層交替之一堆疊係形成在一基板上方。半導體層之厚度可例如為約20奈米。對於高密度元件來說，較佳地，厚度可相對地薄，例如為約10奈米，以善用環繞式閘極結構更為強烈的電場增強效果。如此一來在某些實施例中，半導體層可在10奈米或更小的數量級。某些情況中，對於電阻較低的半導體條帶(較高的單元電流)來說，較佳地，厚度可相對地厚，例如為約30奈米，以減小環繞式閘極結構過度電場增強效果的讀取干擾。如此一來在某些實施例中，半導體層可在30奈米或更高的數量級。由於這些因素(元件材料、元件尺寸、操作條件)將會影響最終的元件表現，因此最佳化的半導體厚度將取決於最終的元件表現。在又一其它實施例中，層之厚度為因應元件表現的調整而有所改變。舉例來說，較低的層可具有約10奈米的一厚度，同時較高的層可具有約20奈米的一厚度。
犧牲材料之層應大於所形成之記憶體材料之厚度的兩倍，以提供更多的空間去形成元件。如此一來在一範例中，犧牲材料可包括具有約50奈米之厚度的一氧化矽。
在流程圖的第二區塊(702)中，係圖案化一第一孔洞陣列。孔洞的直徑與形狀可根據上述所形成的一特定結構之需求而調整。在一範例中，孔洞可為圓形並具有在60至80奈米之範圍內的一直徑。在其它實施例中，孔洞陣列可具有任何合適之形狀的孔洞，並包括具有不同形狀的孔洞在相同的陣列中，包括圓形、橢圓形、菱形等等。孔洞之間的間距可為確定記憶體單元通道寬度的一項因素，且可在例如10至30奈米的範圍內。孔洞陣列的蝕刻輪廓應盡可能地垂直，以提供更一致的記憶體單元結構。環繞式閘極記憶體單元的通道大小(NAND串列位元線大小)係取決於孔洞之間的間距以及半導體層的厚度。
在流程圖的第三區塊(703)中，係執行一穿透孔洞的選擇性蝕刻，以除去犧牲材料，同時留下支撐支柱及在底部圖案化主動層之下的支撐支柱，如上所詳細討論的內容。所產生的支撐結構包括垂直通過孔洞以及在支柱之間水平地在位元線與字元線方向上的通路，字元線材料可沉積在其中。
在流程圖的第四區塊(704)中，可執行一用以圓化半導體層邊緣的製程，特別是在記憶體單元通道區域中。各種用於實現此圓化的製程已描述於上方。記憶體單元通道的圓化對記憶體單元陣列的電場增強特性可具有重大的影響。
在流程圖的第五區塊(705)中，記憶體材料係形成在支撐結構之中。針對一NAND快閃記憶體，記憶體材料包括一多層介電電荷捕捉結構，例如是一BE-SONOS結構、一ONO結構、一MANOS結構或其它的電荷捕捉技術。在一範例中，一BE-SONOS結構係以具有約20奈米之一標稱厚度的方式而形成。
在流程圖的第六區塊(706)中，例如是摻雜多晶矽或其它主動材料的字元線材料係填充在形成記憶體薄膜之後還保留在支撐結構中的通路中的孔洞之內。在此階段，字元線材料可填充在穿過支撐結構的字元線與位元線兩方向上延伸的通路，並完全環繞在圖案化半導體層上方的記憶體薄膜。
在流程圖的第七區塊(707)中，係圖案化一第二孔洞陣列，其係在平行於位元線方向之一線上與第一孔洞陣列偏離，以切斷在位元線方向上延伸之通路中的字元線材料，因此形成垂直切面或壁面，垂直切面或壁面係作為環繞式閘極字元線，並經由水平主動線(在此範例中是NAND串列位元線)所穿過。第二孔洞陣列也切斷在字元線方向上延伸的半導體層的延伸部分，因此隔離了每一層中沿著NAND串列之半導體材料的單獨條帶。在此製程範例中，支撐結構的支柱持續沿著作為NAND串列的通道線之半導體材料的條帶分佈，並在記憶體單元之間的區塊結構部分中相鄰的層中的半導體材料的單獨條帶之間延伸。
在所繪示的範例中，第二孔洞陣列中的孔型蝕刻直徑可例如在40至60奈米之數量級，以分隔記憶體實施例中的位元線與字元線。至少在記憶體單元區域中之第二孔洞陣列中的孔洞大小係取決於位元線尺寸與環繞式閘極字元線大小。第二孔洞陣列可具有任何合適之形狀的孔洞，並包括具有不同形狀的孔洞在相同的陣列中，包括圓形、橢圓形、菱形等等。在某些實施例中，可對第二孔洞陣列進行額外的加工處理，視需求進行例如是再氧化、字元線或通道之多晶矽的修整、記憶體材料的修整等等。
在流程圖的第八區塊(708)中，需要完成於記憶體單元區塊的其它形成步驟，包括製作SSL結構、GSL結構、源極線接觸及位元線襯墊。此外，亦提出這些需要完成周邊電路的步驟。當然，針對特定製造順序的目的，此些用於完成區塊中其它形成及周邊電路之額外步驟的順序係可選擇的。
在流程圖的第九區塊(709)中，係進行後端製程(Back End Of Line, BEOL)步驟。這些步驟係提供來使圖案化金屬層與其它需要完成積體電路的結構重疊。
本文之技術包括使用兩道孔洞圖案化步驟穿過主動層(例如半導體)與犧牲層(例如絕緣體)交替之一堆疊的製程，以定義具有水平通道及垂直閘極之一垂直型記憶體元件的位元線與字元線兩結構。第一孔洞圖案化步驟可定義每一單元的「記憶體單元大小」或通道長度及寬度，避免可能導致線性彎曲或擺動問題的高深寬比線型蝕刻。
本文所述之技術包括使用一高選擇性的等向性蝕刻之製程，以除去部分的犧牲層，同時留下一支柱陣列，其與主動層形成一用以在隨後的製程期間撐持住結構的支撐結構，以形成一GAA結構。
一圓化製程也可在絕緣支撐結構形成的之前或之後執行，使記憶體單元通道形成一圓化形狀，其可為元件表現之一顯著因素。
接著，將用以形成字元線之記憶體材料(例如ONO)與導電材料(例如多晶矽)填充進入第一孔洞圖案內，以形成GAA結構。
第二孔洞圖案化步驟使連接位元線與字元線導電材料之主動層中的延伸部分分離，以形成字元線。因此，可形成一水平通道陣列及GAA NAND快閃單元。並且，也可使用如上述提及用以形成各種陣列類型的其它類型之記憶體材料。
根據兩次的孔洞圖案化步驟，記憶體單元可形成緊密的面積4F2
，請配合參照第9圖，其中4F2
= (2F)2
= (2r+d)2
，2F為其中一孔洞之直徑2r與兩孔洞之間距離d之和的特徵尺寸。
對一水平通道、環繞式閘極快閃記憶體單元進行說明。此記憶體單元結構可在一單一的二維陣列中實現，或是作為一三維記憶體結構的基礎。二維陣列與三維記憶體結構可包括一水平通道及環繞式閘極NAND陣列。製造方法及陣列結構可應用於其它類型的記憶體技術，例如以可程式化的電阻記憶體材料取代介電電荷捕捉記憶體材料。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
216‧‧‧記憶體薄膜
218‧‧‧主動材料
220-1、220-2、220-3、220-4‧‧‧(第二)孔洞
280‧‧‧記憶體單元
290‧‧‧通道
Claims (28)
- 【第1項】一種記憶體元件，包括：
複數個水平主動線之一堆疊；
複數個垂直切面，該些垂直切面係被該些水平主動線穿過並環繞該些水平主動線；以及
一記憶體薄膜，在該堆疊中的該些水平主動線與該些垂直切面之間。 - 【第2項】如申請專利範圍第1項所述之記憶體元件，包括複數個支柱(posts)，該些支柱垂直延伸於該堆疊中的該些水平主動線之間。
- 【第3項】如申請專利範圍第1項所述之記憶體元件，其中該些水平主動線包括複數個半導體通道線，該些垂直切面包括複數個導電字元線，該些導電字元線環繞該些水平主動線。
- 【第4項】如申請專利範圍第1項所述之記憶體元件，其中該記憶體薄膜包括一多層之介電電荷捕捉結構，該些水平主動線包括一半導體，該些垂直切面包括一導電材料。
- 【第5項】如申請專利範圍第1項所述之記憶體元件，其中該些水平主動線之至少一者具有與同一堆疊中的該些水平主動線之至少另一者在一垂直維度方向上不同之一厚度。
- 【第6項】如申請專利範圍第1項所述之記憶體元件，其中該些水平主動線具有波狀起伏(undulating)狀的相對側邊。
- 【第7項】如申請專利範圍第1項所述之記憶體元件，其中該些水平主動線為矽，該記憶體薄膜包括一多層之介電電荷捕捉結構。
- 【第8項】如申請專利範圍第1項所述之記憶體元件，其中該些水平主動線具有圓化(rounded)的表面，該些水平主動線係穿過該些垂直切面。
- 【第9項】一種記憶體元件，包括：
一水平通道線；
一介電電荷捕捉結構，環繞該水平通道線；以及
一閘極，環繞於該介電電荷捕捉結構與該水平通道線。 - 【第10項】如申請專利範圍第9項所述之記憶體元件，其中該水平通道線具有一圓化的表面，該水平通道線係被該介電電荷捕捉結構所環繞。
- 【第11項】一種記憶體元件，包括：
水平通道及垂直型環繞式閘極(gate-all-around)快閃記憶體單元之一三維(3D)區塊。 - 【第12項】如申請專利範圍第11項所述之記憶體元件，其中該三維區塊包括：
複數個水平反及(NAND)位元線條帶之一堆疊；
複數個字元線垂直切面，該些字元線垂直切面係被該些水平反及位元線條帶穿過並環繞該些水平反及位元線條帶；以及
一介電電荷捕捉結構，在該堆疊中的該些水平反及位元線條帶與該些字元線垂直切面之間。 - 【第13項】如申請專利範圍第12項所述之記憶體元件，包括複數個支柱，該些支柱垂直延伸於該堆疊中的該些水平反及位元線條帶之間。
- 【第14項】如申請專利範圍第12項所述之記憶體元件，其中該些水平反及位元線條帶之至少一者具有與同一堆疊中的該些水平反及位元線條帶之至少另一者在一垂直維度方向上不同之一厚度。
- 【第15項】如申請專利範圍第12項所述之記憶體元件，其中該些水平反及位元線條帶為矽。
- 【第16項】如申請專利範圍第12項所述之記憶體元件，其中該些水平反及位元線條帶具有圓化的表面，該些水平反及位元線條帶係穿過該些字元線垂直切面。
- 【第17項】如申請專利範圍第12項所述之記憶體元件，其中該些水平反及位元線條帶具有波狀起伏狀的相對側邊。
- 【第18項】一種用以製造一記憶體的方法，包括：
形成複數個犧牲層與複數個主動層交替之一堆疊；
形成一第一孔洞陣列，該第一孔洞陣列係延伸通過該堆疊，以形成複數個圖案化的主動層，該第一孔洞陣列中的複數個孔洞係以行與列的方式排列；
除去暴露於該第一孔洞陣列的該些孔洞中之該些犧牲層的材料使一支撐結構形成的量，該支撐結構包括該些圖案化的主動層以及一支柱陣列，該支柱陣列延伸於該些圖案化的主動層之間；
以一記憶體薄膜內襯(lining)於該支撐結構中至少部分之該些圖案化的主動層；
在所述的內襯步驟之後，以一主動材料填充該支撐結構；以及
形成一第二孔洞陣列，該第二孔洞陣列係與該第一孔洞陣列偏離，以切斷該第一孔洞陣列的該些孔洞之間被內襯之該些圖案化的主動層在一字元線方向上的複數個延伸部分，以形成在一第一方向上延伸之襯裡式(lined)的複數個水平主動線，並使該主動材料分隔為複數個垂直切面，該些垂直切面係被襯裡式的該些水平主動線所穿過。 - 【第19項】如申請專利範圍第18項所述之方法，包括：
在所述的內襯步驟之前，圓化(rounding)該些圖案化的主動層之邊緣。 - 【第20項】如申請專利範圍第18項所述之方法，其中該記憶體薄膜包括一多層之介電電荷捕捉結構，該些水平主動線包括一半導體，該些垂直切面包括一半導體。
- 【第21項】如申請專利範圍第18項所述之方法，其中該些主動層之至少一者具有與同一堆疊中的該些主動層之至少另一者在一垂直維度方向上不同之一厚度。
- 【第22項】如申請專利範圍第18項所述之方法，其中該些水平主動線具有波狀起伏狀的相對側邊。
- 【第23項】如申請專利範圍第18項所述之方法，其中該些水平主動線為矽，該記憶體薄膜包括一多層之介電電荷捕捉結構。
- 【第24項】一種用以製造一分層式積體電路結構的方法，包括：
形成包括一犧牲層於複數個主動層之間的一堆疊；
形成一第一孔洞陣列，該第一孔洞陣列係延伸通過該堆疊，以形成複數個圖案化的主動層，該第一孔洞陣列中的複數個孔洞係以行與列的方式排列；以及
除去暴露於該第一孔洞陣列的該些孔洞中之該犧牲層的材料使一支撐結構形成的量，該支撐結構包括該些圖案化的主動層以及一支撐陣列，該支撐陣列藉由保留部分延伸於該些圖案化的主動層之間的該犧牲層來形成。 - 【第25項】如申請專利範圍第24項所述之方法，其中該第一孔洞陣列中的該些孔洞係圓形。
- 【第26項】如申請專利範圍第24項所述之方法，其中該第一孔洞陣列中的該些孔洞係矩形。
- 【第27項】如申請專利範圍第24項所述之方法，其中該第一孔洞陣列中的該些孔洞係橢圓形。
- 【第28項】如申請專利範圍第24項所述之方法，包括沉積材料於該些圖案化的主動層之間並圍繞該支撐結構的步驟。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14/548,252 US9589979B2 (en) | 2014-11-19 | 2014-11-19 | Vertical and 3D memory devices and methods of manufacturing the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201620077A true TW201620077A (zh) | 2016-06-01 |
| TWI557849B TWI557849B (zh) | 2016-11-11 |
Family
ID=53433092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW104100392A TWI557849B (zh) | 2014-11-19 | 2015-01-07 | 垂直型三維記憶體元件及其製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US9589979B2 (zh) |
| EP (1) | EP3024027B1 (zh) |
| JP (1) | JP6226917B2 (zh) |
| KR (1) | KR101644424B1 (zh) |
| CN (1) | CN105845683B (zh) |
| TW (1) | TWI557849B (zh) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI656601B (zh) * | 2017-03-23 | 2019-04-11 | 旺宏電子股份有限公司 | 非對稱階梯結構及其製造方法 |
| TWI681540B (zh) * | 2018-11-22 | 2020-01-01 | 大陸商長江存儲科技有限責任公司 | 立體記憶體件及其製造方法 |
| TWI696274B (zh) * | 2018-05-22 | 2020-06-11 | 旺宏電子股份有限公司 | 間距可擴充立體nand記憶體 |
| TWI707461B (zh) * | 2019-09-20 | 2020-10-11 | 大陸商長江存儲科技有限責任公司 | 三維記憶裝置及其製造方法 |
| TWI744604B (zh) * | 2018-09-05 | 2021-11-01 | 日商東芝記憶體股份有限公司 | 半導體記憶裝置及半導體記憶裝置之製造方法 |
| TWI779314B (zh) * | 2019-09-19 | 2022-10-01 | 日商鎧俠股份有限公司 | 半導體記憶裝置及其製造方法 |
| TWI811950B (zh) * | 2021-08-17 | 2023-08-11 | 日商鎧俠股份有限公司 | 半導體裝置 |
Families Citing this family (171)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10366970B2 (en) | 2009-10-12 | 2019-07-30 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10388863B2 (en) | 2009-10-12 | 2019-08-20 | Monolithic 3D Inc. | 3D memory device and structure |
| US11984445B2 (en) | 2009-10-12 | 2024-05-14 | Monolithic 3D Inc. | 3D semiconductor devices and structures with metal layers |
| US11374118B2 (en) | 2009-10-12 | 2022-06-28 | Monolithic 3D Inc. | Method to form a 3D integrated circuit |
| US11018133B2 (en) | 2009-10-12 | 2021-05-25 | Monolithic 3D Inc. | 3D integrated circuit |
| US10910364B2 (en) | 2009-10-12 | 2021-02-02 | Monolitaic 3D Inc. | 3D semiconductor device |
| US10497713B2 (en) | 2010-11-18 | 2019-12-03 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11482440B2 (en) | 2010-12-16 | 2022-10-25 | Monolithic 3D Inc. | 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits |
| US11600667B1 (en) | 2010-10-11 | 2023-03-07 | Monolithic 3D Inc. | Method to produce 3D semiconductor devices and structures with memory |
| US10896931B1 (en) | 2010-10-11 | 2021-01-19 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11469271B2 (en) | 2010-10-11 | 2022-10-11 | Monolithic 3D Inc. | Method to produce 3D semiconductor devices and structures with memory |
| US11158674B2 (en) | 2010-10-11 | 2021-10-26 | Monolithic 3D Inc. | Method to produce a 3D semiconductor device and structure |
| US11227897B2 (en) | 2010-10-11 | 2022-01-18 | Monolithic 3D Inc. | Method for producing a 3D semiconductor memory device and structure |
| US11024673B1 (en) | 2010-10-11 | 2021-06-01 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11257867B1 (en) | 2010-10-11 | 2022-02-22 | Monolithic 3D Inc. | 3D semiconductor device and structure with oxide bonds |
| US11018191B1 (en) | 2010-10-11 | 2021-05-25 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11315980B1 (en) | 2010-10-11 | 2022-04-26 | Monolithic 3D Inc. | 3D semiconductor device and structure with transistors |
| US11404466B2 (en) | 2010-10-13 | 2022-08-02 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors |
| US11327227B2 (en) | 2010-10-13 | 2022-05-10 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with electromagnetic modulators |
| US11694922B2 (en) | 2010-10-13 | 2023-07-04 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US11043523B1 (en) | 2010-10-13 | 2021-06-22 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors |
| US11929372B2 (en) | 2010-10-13 | 2024-03-12 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US10833108B2 (en) | 2010-10-13 | 2020-11-10 | Monolithic 3D Inc. | 3D microdisplay device and structure |
| US11437368B2 (en) | 2010-10-13 | 2022-09-06 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US11855114B2 (en) | 2010-10-13 | 2023-12-26 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US11063071B1 (en) | 2010-10-13 | 2021-07-13 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with waveguides |
| US10998374B1 (en) | 2010-10-13 | 2021-05-04 | Monolithic 3D Inc. | Multilevel semiconductor device and structure |
| US10679977B2 (en) | 2010-10-13 | 2020-06-09 | Monolithic 3D Inc. | 3D microdisplay device and structure |
| US11164898B2 (en) | 2010-10-13 | 2021-11-02 | Monolithic 3D Inc. | Multilevel semiconductor device and structure |
| US11855100B2 (en) | 2010-10-13 | 2023-12-26 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US11984438B2 (en) | 2010-10-13 | 2024-05-14 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US11869915B2 (en) | 2010-10-13 | 2024-01-09 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US11605663B2 (en) | 2010-10-13 | 2023-03-14 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US11133344B2 (en) | 2010-10-13 | 2021-09-28 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors |
| US11163112B2 (en) | 2010-10-13 | 2021-11-02 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with electromagnetic modulators |
| US10943934B2 (en) | 2010-10-13 | 2021-03-09 | Monolithic 3D Inc. | Multilevel semiconductor device and structure |
| US10978501B1 (en) | 2010-10-13 | 2021-04-13 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with waveguides |
| US11495484B2 (en) | 2010-11-18 | 2022-11-08 | Monolithic 3D Inc. | 3D semiconductor devices and structures with at least two single-crystal layers |
| US11854857B1 (en) | 2010-11-18 | 2023-12-26 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
| US11615977B2 (en) | 2010-11-18 | 2023-03-28 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11121021B2 (en) | 2010-11-18 | 2021-09-14 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11355380B2 (en) | 2010-11-18 | 2022-06-07 | Monolithic 3D Inc. | Methods for producing 3D semiconductor memory device and structure utilizing alignment marks |
| US11923230B1 (en) | 2010-11-18 | 2024-03-05 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US11862503B2 (en) | 2010-11-18 | 2024-01-02 | Monolithic 3D Inc. | Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
| US11482439B2 (en) | 2010-11-18 | 2022-10-25 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors |
| US11901210B2 (en) | 2010-11-18 | 2024-02-13 | Monolithic 3D Inc. | 3D semiconductor device and structure with memory |
| US11482438B2 (en) | 2010-11-18 | 2022-10-25 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device and structure |
| US11211279B2 (en) | 2010-11-18 | 2021-12-28 | Monolithic 3D Inc. | Method for processing a 3D integrated circuit and structure |
| US11784082B2 (en) | 2010-11-18 | 2023-10-10 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US11004719B1 (en) | 2010-11-18 | 2021-05-11 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device and structure |
| US11521888B2 (en) | 2010-11-18 | 2022-12-06 | Monolithic 3D Inc. | 3D semiconductor device and structure with high-k metal gate transistors |
| US11164770B1 (en) | 2010-11-18 | 2021-11-02 | Monolithic 3D Inc. | Method for producing a 3D semiconductor memory device and structure |
| US11031275B2 (en) | 2010-11-18 | 2021-06-08 | Monolithic 3D Inc. | 3D semiconductor device and structure with memory |
| US11094576B1 (en) | 2010-11-18 | 2021-08-17 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device and structure |
| US11508605B2 (en) | 2010-11-18 | 2022-11-22 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11569117B2 (en) | 2010-11-18 | 2023-01-31 | Monolithic 3D Inc. | 3D semiconductor device and structure with single-crystal layers |
| US11610802B2 (en) | 2010-11-18 | 2023-03-21 | Monolithic 3D Inc. | Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes |
| US11804396B2 (en) | 2010-11-18 | 2023-10-31 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
| US11018042B1 (en) | 2010-11-18 | 2021-05-25 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11443971B2 (en) | 2010-11-18 | 2022-09-13 | Monolithic 3D Inc. | 3D semiconductor device and structure with memory |
| US11355381B2 (en) | 2010-11-18 | 2022-06-07 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11107721B2 (en) | 2010-11-18 | 2021-08-31 | Monolithic 3D Inc. | 3D semiconductor device and structure with NAND logic |
| US11735462B2 (en) | 2010-11-18 | 2023-08-22 | Monolithic 3D Inc. | 3D semiconductor device and structure with single-crystal layers |
| US11694944B1 (en) | 2012-04-09 | 2023-07-04 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US11735501B1 (en) | 2012-04-09 | 2023-08-22 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US11476181B1 (en) | 2012-04-09 | 2022-10-18 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US10600888B2 (en) | 2012-04-09 | 2020-03-24 | Monolithic 3D Inc. | 3D semiconductor device |
| US11410912B2 (en) | 2012-04-09 | 2022-08-09 | Monolithic 3D Inc. | 3D semiconductor device with vias and isolation layers |
| US11616004B1 (en) | 2012-04-09 | 2023-03-28 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US11881443B2 (en) | 2012-04-09 | 2024-01-23 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US11088050B2 (en) | 2012-04-09 | 2021-08-10 | Monolithic 3D Inc. | 3D semiconductor device with isolation layers |
| US11594473B2 (en) | 2012-04-09 | 2023-02-28 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US11164811B2 (en) | 2012-04-09 | 2021-11-02 | Monolithic 3D Inc. | 3D semiconductor device with isolation layers and oxide-to-oxide bonding |
| US11784169B2 (en) | 2012-12-22 | 2023-10-10 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11916045B2 (en) | 2012-12-22 | 2024-02-27 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11018116B2 (en) | 2012-12-22 | 2021-05-25 | Monolithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US11309292B2 (en) | 2012-12-22 | 2022-04-19 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11967583B2 (en) | 2012-12-22 | 2024-04-23 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11217565B2 (en) | 2012-12-22 | 2022-01-04 | Monolithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US11063024B1 (en) | 2012-12-22 | 2021-07-13 | Monlithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US11961827B1 (en) | 2012-12-22 | 2024-04-16 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11087995B1 (en) | 2012-12-29 | 2021-08-10 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10892169B2 (en) | 2012-12-29 | 2021-01-12 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11177140B2 (en) | 2012-12-29 | 2021-11-16 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10600657B2 (en) | 2012-12-29 | 2020-03-24 | Monolithic 3D Inc | 3D semiconductor device and structure |
| US11430667B2 (en) | 2012-12-29 | 2022-08-30 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US11004694B1 (en) | 2012-12-29 | 2021-05-11 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10903089B1 (en) | 2012-12-29 | 2021-01-26 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11430668B2 (en) | 2012-12-29 | 2022-08-30 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US10651054B2 (en) | 2012-12-29 | 2020-05-12 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US8902663B1 (en) | 2013-03-11 | 2014-12-02 | Monolithic 3D Inc. | Method of maintaining a memory state |
| US11869965B2 (en) | 2013-03-11 | 2024-01-09 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and memory cells |
| US10325651B2 (en) | 2013-03-11 | 2019-06-18 | Monolithic 3D Inc. | 3D semiconductor device with stacked memory |
| US11935949B1 (en) | 2013-03-11 | 2024-03-19 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and memory cells |
| US11398569B2 (en) | 2013-03-12 | 2022-07-26 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11088130B2 (en) | 2014-01-28 | 2021-08-10 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11923374B2 (en) | 2013-03-12 | 2024-03-05 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US10840239B2 (en) | 2014-08-26 | 2020-11-17 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10224279B2 (en) | 2013-03-15 | 2019-03-05 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11487928B2 (en) | 2013-04-15 | 2022-11-01 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11720736B2 (en) | 2013-04-15 | 2023-08-08 | Monolithic 3D Inc. | Automation methods for 3D integrated circuits and devices |
| US11341309B1 (en) | 2013-04-15 | 2022-05-24 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11574109B1 (en) | 2013-04-15 | 2023-02-07 | Monolithic 3D Inc | Automation methods for 3D integrated circuits and devices |
| US11270055B1 (en) | 2013-04-15 | 2022-03-08 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US9021414B1 (en) | 2013-04-15 | 2015-04-28 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11030371B2 (en) | 2013-04-15 | 2021-06-08 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US10297586B2 (en) | 2015-03-09 | 2019-05-21 | Monolithic 3D Inc. | Methods for processing a 3D semiconductor device |
| US11107808B1 (en) | 2014-01-28 | 2021-08-31 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11031394B1 (en) | 2014-01-28 | 2021-06-08 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10381328B2 (en) | 2015-04-19 | 2019-08-13 | Monolithic 3D Inc. | Semiconductor device and structure |
| US10825779B2 (en) | 2015-04-19 | 2020-11-03 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11056468B1 (en) | 2015-04-19 | 2021-07-06 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11011507B1 (en) | 2015-04-19 | 2021-05-18 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US9818848B2 (en) * | 2015-04-29 | 2017-11-14 | Yale University | Three-dimensional ferroelectric FET-based structures |
| CN106469731B (zh) * | 2015-08-11 | 2020-02-04 | 旺宏电子股份有限公司 | 存储元件及其制造方法 |
| US11956952B2 (en) | 2015-08-23 | 2024-04-09 | Monolithic 3D Inc. | Semiconductor memory device and structure |
| US11978731B2 (en) | 2015-09-21 | 2024-05-07 | Monolithic 3D Inc. | Method to produce a multi-level semiconductor memory device and structure |
| CN108401468A (zh) | 2015-09-21 | 2018-08-14 | 莫诺利特斯3D有限公司 | 3d半导体器件和结构 |
| US10522225B1 (en) | 2015-10-02 | 2019-12-31 | Monolithic 3D Inc. | Semiconductor device with non-volatile memory |
| US10418369B2 (en) | 2015-10-24 | 2019-09-17 | Monolithic 3D Inc. | Multi-level semiconductor memory device and structure |
| US11991884B1 (en) | 2015-10-24 | 2024-05-21 | Monolithic 3D Inc. | 3D semiconductor device and structure with logic and memory |
| US11114464B2 (en) | 2015-10-24 | 2021-09-07 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11296115B1 (en) | 2015-10-24 | 2022-04-05 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10847540B2 (en) | 2015-10-24 | 2020-11-24 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11937422B2 (en) | 2015-11-07 | 2024-03-19 | Monolithic 3D Inc. | Semiconductor memory device and structure |
| US11114427B2 (en) | 2015-11-07 | 2021-09-07 | Monolithic 3D Inc. | 3D semiconductor processor and memory device and structure |
| US9837431B2 (en) * | 2015-11-20 | 2017-12-05 | Sandisk Technologies Llc | 3D semicircular vertical NAND string with recessed inactive semiconductor channel sections |
| TWI613761B (zh) * | 2016-07-12 | 2018-02-01 | 旺宏電子股份有限公司 | 三維非揮發性記憶體及其製造方法 |
| KR102637644B1 (ko) * | 2016-07-14 | 2024-02-19 | 삼성전자주식회사 | 메모리 장치 |
| JP6817752B2 (ja) * | 2016-09-09 | 2021-01-20 | 株式会社日立ハイテク | エッチング方法およびエッチング装置 |
| US11329059B1 (en) | 2016-10-10 | 2022-05-10 | Monolithic 3D Inc. | 3D memory devices and structures with thinned single crystal substrates |
| US11869591B2 (en) | 2016-10-10 | 2024-01-09 | Monolithic 3D Inc. | 3D memory devices and structures with control circuits |
| US11812620B2 (en) | 2016-10-10 | 2023-11-07 | Monolithic 3D Inc. | 3D DRAM memory devices and structures with control circuits |
| US11251149B2 (en) | 2016-10-10 | 2022-02-15 | Monolithic 3D Inc. | 3D memory device and structure |
| US11930648B1 (en) | 2016-10-10 | 2024-03-12 | Monolithic 3D Inc. | 3D memory devices and structures with metal layers |
| US11711928B2 (en) | 2016-10-10 | 2023-07-25 | Monolithic 3D Inc. | 3D memory devices and structures with control circuits |
| KR102633025B1 (ko) * | 2016-11-09 | 2024-02-05 | 에스케이하이닉스 주식회사 | 반도체 메모리 소자 |
| CN106847821B (zh) * | 2017-03-07 | 2018-09-14 | 长江存储科技有限责任公司 | 半导体结构及其形成方法 |
| KR101985590B1 (ko) * | 2017-07-28 | 2019-06-03 | 한양대학교 산학협력단 | 집적도를 개선시킨 3차원 플래시 메모리 및 그 제조 방법 |
| KR101983452B1 (ko) * | 2017-07-31 | 2019-09-10 | 한양대학교 산학협력단 | 에어 갭을 포함하는 3차원 소자 및 그 제조 방법 |
| KR102414511B1 (ko) * | 2017-08-02 | 2022-06-30 | 삼성전자주식회사 | 3차원 반도체 소자 |
| JP2019165114A (ja) | 2018-03-20 | 2019-09-26 | 東芝メモリ株式会社 | 抵抗変化型記憶装置 |
| US10825867B2 (en) * | 2018-04-24 | 2020-11-03 | Micron Technology, Inc. | Cross-point memory array and related fabrication techniques |
| US10950663B2 (en) | 2018-04-24 | 2021-03-16 | Micron Technology, Inc. | Cross-point memory array and related fabrication techniques |
| US10950786B2 (en) | 2018-05-17 | 2021-03-16 | Macronix International Co., Ltd. | Layer cost scalable 3D phase change cross-point memory |
| US10818729B2 (en) | 2018-05-17 | 2020-10-27 | Macronix International Co., Ltd. | Bit cost scalable 3D phase change cross-point memory |
| US11211390B2 (en) | 2018-10-11 | 2021-12-28 | International Business Machines Corporation | Staircase patterning for 3D NAND devices |
| KR20200061253A (ko) * | 2018-11-23 | 2020-06-02 | 에스케이하이닉스 주식회사 | 메모리 장치 및 이의 동작 방법 |
| KR102554712B1 (ko) * | 2019-01-11 | 2023-07-14 | 삼성전자주식회사 | 반도체 소자 |
| US11763864B2 (en) | 2019-04-08 | 2023-09-19 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures with bit-line pillars |
| US10892016B1 (en) | 2019-04-08 | 2021-01-12 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US11158652B1 (en) | 2019-04-08 | 2021-10-26 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US11018156B2 (en) | 2019-04-08 | 2021-05-25 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US11296106B2 (en) | 2019-04-08 | 2022-04-05 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| KR20210002775A (ko) * | 2019-06-27 | 2021-01-11 | 삼성전자주식회사 | 반도체 메모리 소자 |
| JP7439135B2 (ja) * | 2020-02-17 | 2024-02-27 | 長江存儲科技有限責任公司 | ３次元メモリデバイスおよびその製造方法 |
| KR20210106670A (ko) * | 2020-02-21 | 2021-08-31 | 삼성전자주식회사 | 수직형 메모리 장치 |
| JP2021141283A (ja) * | 2020-03-09 | 2021-09-16 | キオクシア株式会社 | 半導体記憶装置 |
| KR20220011715A (ko) * | 2020-03-23 | 2022-01-28 | 양쯔 메모리 테크놀로지스 씨오., 엘티디. | 3차원 메모리 디바이스의 계단 구조 및 이를 형성하기 위한 방법 |
| JP2021150564A (ja) | 2020-03-23 | 2021-09-27 | キオクシア株式会社 | 半導体記憶装置 |
| CN115210871A (zh) * | 2020-03-24 | 2022-10-18 | 铠侠股份有限公司 | 半导体存储装置 |
| CN111244095B (zh) * | 2020-03-25 | 2023-06-30 | 长江存储科技有限责任公司 | 三维存储器及其制备方法 |
| US11398496B2 (en) * | 2020-04-27 | 2022-07-26 | Sandisk Technologies Llc | Three-dimensional memory device employing thinned insulating layers and methods for forming the same |
| US11489043B2 (en) | 2020-04-27 | 2022-11-01 | Sandisk Technologies Llc | Three-dimensional memory device employing thinned insulating layers and methods for forming the same |
| US20220197131A1 (en) * | 2020-12-22 | 2022-06-23 | Nano-Master, Inc. | Mask and Reticle Protection with Atomic Layer Deposition (ALD) |
| US11737274B2 (en) | 2021-02-08 | 2023-08-22 | Macronix International Co., Ltd. | Curved channel 3D memory device |
| US11335411B1 (en) * | 2021-03-03 | 2022-05-17 | Sandisk Technologies Llc | Erase operation for memory device with staircase word line voltage during erase pulse |
| US11916011B2 (en) * | 2021-04-14 | 2024-02-27 | Macronix International Co., Ltd. | 3D virtual ground memory and manufacturing methods for same |
| US11710519B2 (en) | 2021-07-06 | 2023-07-25 | Macronix International Co., Ltd. | High density memory with reference memory using grouped cells and corresponding operations |
| TW202318635A (zh) * | 2021-08-23 | 2023-05-01 | 美商應用材料股份有限公司 | 用於三維動態隨機存取記憶體的半導體隔離橋 |
| TWI817319B (zh) * | 2022-01-13 | 2023-10-01 | 旺宏電子股份有限公司 | 三維and快閃記憶體元件及其製造方法 |
Family Cites Families (61)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7052941B2 (en) * | 2003-06-24 | 2006-05-30 | Sang-Yun Lee | Method for making a three-dimensional integrated circuit structure |
| US6906940B1 (en) | 2004-02-12 | 2005-06-14 | Macronix International Co., Ltd. | Plane decoding method and device for three dimensional memories |
| KR100528486B1 (ko) | 2004-04-12 | 2005-11-15 | 삼성전자주식회사 | 불휘발성 메모리 소자 및 그 형성 방법 |
| US7378702B2 (en) * | 2004-06-21 | 2008-05-27 | Sang-Yun Lee | Vertical memory device structures |
| US7315474B2 (en) | 2005-01-03 | 2008-01-01 | Macronix International Co., Ltd | Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays |
| US7420242B2 (en) | 2005-08-31 | 2008-09-02 | Macronix International Co., Ltd. | Stacked bit line dual word line nonvolatile memory |
| JP4822841B2 (ja) | 2005-12-28 | 2011-11-24 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| JP5016832B2 (ja) | 2006-03-27 | 2012-09-05 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| WO2007122567A1 (en) * | 2006-04-26 | 2007-11-01 | Nxp B.V. | Non-volatile memory device |
| JP2008078404A (ja) | 2006-09-21 | 2008-04-03 | Toshiba Corp | 半導体メモリ及びその製造方法 |
| JP4945248B2 (ja) | 2007-01-05 | 2012-06-06 | 株式会社東芝 | メモリシステム、半導体記憶装置及びその駆動方法 |
| JP5091491B2 (ja) | 2007-01-23 | 2012-12-05 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| KR20090037690A (ko) | 2007-10-12 | 2009-04-16 | 삼성전자주식회사 | 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법 |
| US8394683B2 (en) * | 2008-01-15 | 2013-03-12 | Micron Technology, Inc. | Methods of forming semiconductor constructions, and methods of forming NAND unit cells |
| KR20090079694A (ko) | 2008-01-18 | 2009-07-22 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
| JP2009238874A (ja) | 2008-03-26 | 2009-10-15 | Toshiba Corp | 半導体メモリ及びその製造方法 |
| JP2009295694A (ja) | 2008-06-03 | 2009-12-17 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| FR2933802B1 (fr) | 2008-07-10 | 2010-10-15 | Commissariat Energie Atomique | Structure et procede de realisation d'un dispositif microelectronique de memoire 3d de type flash nand. |
| KR101471858B1 (ko) * | 2008-09-05 | 2014-12-12 | 삼성전자주식회사 | 바 타입의 액티브 패턴을 구비하는 반도체 장치 및 그 제조방법 |
| KR101498676B1 (ko) | 2008-09-30 | 2015-03-09 | 삼성전자주식회사 | 3차원 반도체 장치 |
| US8058179B1 (en) | 2008-12-23 | 2011-11-15 | Novellus Systems, Inc. | Atomic layer removal process with higher etch amount |
| TWI433302B (zh) * | 2009-03-03 | 2014-04-01 | Macronix Int Co Ltd | 積體電路自對準三度空間記憶陣列及其製作方法 |
| JP2010205904A (ja) * | 2009-03-03 | 2010-09-16 | Toshiba Corp | 不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置 |
| US8829646B2 (en) | 2009-04-27 | 2014-09-09 | Macronix International Co., Ltd. | Integrated circuit 3D memory array and manufacturing method |
| KR101036155B1 (ko) * | 2009-07-09 | 2011-05-23 | 서울대학교산학협력단 | 스타 구조를 갖는 낸드 플래시 메모리 어레이 및 그 제조방법 |
| US8501629B2 (en) | 2009-12-23 | 2013-08-06 | Applied Materials, Inc. | Smooth SiConi etch for silicon-containing films |
| US8482051B2 (en) * | 2010-01-11 | 2013-07-09 | Hynix Semiconductor Inc. | 3D nonvolatile memory device including a plurality of channel contacts coupled to a plurality of channel layers and a plurality of section lines coupled to the plurality of channel contacts and method for fabricating the same |
| US8890233B2 (en) * | 2010-07-06 | 2014-11-18 | Macronix International Co., Ltd. | 3D memory array with improved SSL and BL contact layout |
| US8659944B2 (en) * | 2010-09-01 | 2014-02-25 | Macronix International Co., Ltd. | Memory architecture of 3D array with diode in memory string |
| JP5651415B2 (ja) * | 2010-09-21 | 2015-01-14 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| KR101787041B1 (ko) * | 2010-11-17 | 2017-10-18 | 삼성전자주식회사 | 식각방지막이 구비된 반도체 소자 및 그 제조방법 |
| US9018692B2 (en) * | 2011-01-19 | 2015-04-28 | Macronix International Co., Ltd. | Low cost scalable 3D memory |
| US8503213B2 (en) | 2011-01-19 | 2013-08-06 | Macronix International Co., Ltd. | Memory architecture of 3D array with alternating memory string orientation and string select structures |
| US8363476B2 (en) | 2011-01-19 | 2013-01-29 | Macronix International Co., Ltd. | Memory device, manufacturing method and operating method of the same |
| TWI497496B (zh) * | 2011-01-19 | 2015-08-21 | Macronix Int Co Ltd | 三維記憶體陣列架構 |
| US8486791B2 (en) * | 2011-01-19 | 2013-07-16 | Macronix International Co., Ltd. | Mufti-layer single crystal 3D stackable memory |
| US8860117B2 (en) * | 2011-04-28 | 2014-10-14 | Micron Technology, Inc. | Semiconductor apparatus with multiple tiers of memory cells with peripheral transistors, and methods |
| JP5674579B2 (ja) * | 2011-07-15 | 2015-02-25 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| JP2013026289A (ja) * | 2011-07-15 | 2013-02-04 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| KR20130045047A (ko) * | 2011-10-25 | 2013-05-03 | 에스케이하이닉스 주식회사 | 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법 |
| US9082656B2 (en) * | 2011-11-11 | 2015-07-14 | Macronix International Co., Ltd. | NAND flash with non-trapping switch transistors |
| KR20130072076A (ko) * | 2011-12-21 | 2013-07-01 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
| US8951862B2 (en) * | 2012-01-10 | 2015-02-10 | Macronix International Co., Ltd. | Damascene word line |
| US8501609B2 (en) | 2012-02-02 | 2013-08-06 | Tower Semiconductor Ltd. | Method for generating a three-dimensional NAND memory with mono-crystalline channels using sacrificial material |
| JP5624567B2 (ja) * | 2012-02-03 | 2014-11-12 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| KR101325492B1 (ko) | 2012-02-24 | 2013-11-07 | 서울대학교산학협력단 | 3차원 스타구조를 갖는 낸드 플래시 메모리 어레이 및 그 동작방법 |
| JP2013239622A (ja) * | 2012-05-16 | 2013-11-28 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| US8987098B2 (en) * | 2012-06-19 | 2015-03-24 | Macronix International Co., Ltd. | Damascene word line |
| KR101910500B1 (ko) * | 2012-07-04 | 2018-10-22 | 에스케이하이닉스 주식회사 | 수직채널트랜지스터를 구비한 반도체장치 및 그 제조 방법 |
| US9196315B2 (en) * | 2012-11-19 | 2015-11-24 | Macronix International Co., Ltd. | Three dimensional gate structures with horizontal extensions |
| KR20140068627A (ko) * | 2012-11-28 | 2014-06-09 | 삼성전자주식회사 | 가변저항막을 갖는 저항 메모리 소자 및 그 제조방법 |
| KR102059196B1 (ko) * | 2013-01-11 | 2019-12-24 | 에프아이오 세미컨덕터 테크놀로지스, 엘엘씨 | 3차원 반도체 장치 및 그 제조 방법 |
| US8759899B1 (en) | 2013-01-11 | 2014-06-24 | Macronix International Co., Ltd. | Integration of 3D stacked IC device with peripheral circuits |
| US9379126B2 (en) | 2013-03-14 | 2016-06-28 | Macronix International Co., Ltd. | Damascene conductor for a 3D device |
| JP2015015287A (ja) * | 2013-07-03 | 2015-01-22 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| US9041077B2 (en) * | 2013-09-03 | 2015-05-26 | Macronix International Co., Ltd. | Semiconductor device and manufacturing method of the same |
| US9099538B2 (en) | 2013-09-17 | 2015-08-04 | Macronix International Co., Ltd. | Conductor with a plurality of vertical extensions for a 3D device |
| US20150214239A1 (en) * | 2013-12-05 | 2015-07-30 | Conversant Intellectual Property Management Inc. | Three dimensional non-volatile memory with charge storage node isolation |
| CN203760476U (zh) * | 2014-02-26 | 2014-08-06 | 唐棕 | 半导体器件 |
| US9520485B2 (en) * | 2014-05-21 | 2016-12-13 | Macronix International Co., Ltd. | 3D independent double gate flash memory on bounded conductor layer |
| US9397110B2 (en) * | 2014-05-21 | 2016-07-19 | Macronix International Co., Ltd. | 3D independent double gate flash memory |
-
2014
- 2014-11-19 US US14/548,252 patent/US9589979B2/en active Active
-
2015
- 2015-01-07 TW TW104100392A patent/TWI557849B/zh active
- 2015-01-14 CN CN201510018499.3A patent/CN105845683B/zh active Active
- 2015-02-27 KR KR1020150028317A patent/KR101644424B1/ko active IP Right Grant
- 2015-06-16 EP EP15172313.7A patent/EP3024027B1/en active Active
- 2015-06-18 JP JP2015123078A patent/JP6226917B2/ja active Active
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI656601B (zh) * | 2017-03-23 | 2019-04-11 | 旺宏電子股份有限公司 | 非對稱階梯結構及其製造方法 |
| TWI696274B (zh) * | 2018-05-22 | 2020-06-11 | 旺宏電子股份有限公司 | 間距可擴充立體nand記憶體 |
| US10840254B2 (en) | 2018-05-22 | 2020-11-17 | Macronix International Co., Ltd. | Pitch scalable 3D NAND |
| TWI744604B (zh) * | 2018-09-05 | 2021-11-01 | 日商東芝記憶體股份有限公司 | 半導體記憶裝置及半導體記憶裝置之製造方法 |
| TWI681540B (zh) * | 2018-11-22 | 2020-01-01 | 大陸商長江存儲科技有限責任公司 | 立體記憶體件及其製造方法 |
| US10886294B2 (en) | 2018-11-22 | 2021-01-05 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory devices and fabrication methods thereof |
| US11706920B2 (en) | 2018-11-22 | 2023-07-18 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory devices and fabrication methods thereof |
| TWI779314B (zh) * | 2019-09-19 | 2022-10-01 | 日商鎧俠股份有限公司 | 半導體記憶裝置及其製造方法 |
| TWI707461B (zh) * | 2019-09-20 | 2020-10-11 | 大陸商長江存儲科技有限責任公司 | 三維記憶裝置及其製造方法 |
| US11751389B2 (en) | 2019-09-20 | 2023-09-05 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory device with reduced memory unit interference and manufacturing method thereof |
| TWI811950B (zh) * | 2021-08-17 | 2023-08-11 | 日商鎧俠股份有限公司 | 半導體裝置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20160141299A1 (en) | 2016-05-19 |
| TWI557849B (zh) | 2016-11-11 |
| US9589979B2 (en) | 2017-03-07 |
| KR101644424B1 (ko) | 2016-08-01 |
| CN105845683B (zh) | 2019-04-12 |
| EP3024027B1 (en) | 2021-07-21 |
| JP6226917B2 (ja) | 2017-11-08 |
| JP2016100596A (ja) | 2016-05-30 |
| KR20160059930A (ko) | 2016-05-27 |
| CN105845683A (zh) | 2016-08-10 |
| EP3024027A1 (en) | 2016-05-25 |
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