JP6226917B2 - 垂直３ｄメモリデバイス、並びにその製造方法 - Google Patents

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Description

本発明は高密度集積回路デバイスに関する。特に、本発明に係る実施形態は、高密度デバイスの製造方法及び高密度デバイスの構造を提供する。
集積回路内のデバイスの限界寸法が通常のメモリセル技術の限界まで小型化する中で、設計者はメモリセルの多重面を積重してより大きな容量を達成し、より低いビット当たりのコストを達成する技術を開発してきた。例えば、Lai他、「A Multi-Layer Stackable Thin-Film Transistor (TFT) NAND-Type Flash Memory」IEEE Int'l Electron Devices Meeting, 11-13 Dec. 2006や、Jung他、「Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node」IEEE Int'l Electron Devices Meeting, 11-13 Dec. 2006では、薄膜トランジスタ技術が電荷トラッピングメモリ技術に適用されている。
いくつかの構成では、３Ｄメモリデバイスは複数の隆線形状（ridge-shaped）スタックを、絶縁材料によって分離された半導体材料の多重ストリップの形態で備えている。半導体材料のストリップは、例えばＮＡＮＤストリングにおけるメモリセルの水平チャネルである。３Ｄ垂直ゲート（３ＤＶＧ）アーキテクチャーと呼ばれるこうした特徴部を備える１つの構成を、図１を参照して以下で説明する。２０１３年８月６日に発行された、発明者Shih-Hung Chen及びHang-Ting Lueによる「Memory Architecture of 3D Array with Alternating Memory String Orientation and String Select Structures」という発明の名称の米国特許第８，５０３，２１３号を参照されたい。
電荷トラッピングメモリ技術において垂直チャネル、ＮＡＮＤセルを提供する別の構造が、Katsumata他、「Pipe-shaped BiCS Flash Memory with 16 Stacked Layers and Multi-Level-Cell Operation for Ultra High Density Storage Devices」2009 Symposium on VLSI Technology Digest of Technical Papers, 2009において記載されている。この文献に記載されている構造は、各ゲート／垂直チャネルの界面に記憶サイト（storage site）を生成するシリコン−酸化物−窒化物−酸化物−シリコンＳＯＮＯＳ電荷トラッピング技術を用いた垂直チャネル、水平ゲートＮＡＮＤを含む。このメモリ構造は、ＮＡＮＤゲートのための垂直チャネルとして構成された半導体材料のカラムに基づくものであり、基板に隣接した下側選択ゲートと最上部の上側選択ゲートとを有する。複数の水平ワード線がそれらのカラムと交差する平面ワード線層を用いて形成され、各層において垂直チャネル・ゲートオールアラウンド（gate-all-around）ＧＡＡセルを形成している。
他の実施形態では、垂直チャネル（又はＮＡＮＤビット線）は垂直ＮＡＮＤストリング構成のためのストリップの間に配置することが可能である。例えば、２０１３年１月２９日に公開された（２０１１年１月１９日に出願された）、発明者Hang-Ting Lue及びShi-Hung Chenによる「Memory Device, Manufacturing Method And Operating Method Of The Same」という発明の名称の米国特許第８，３６３，４７６号を参照されたい。この文献は、引用することによりその全体が本明細書の一部をなす。
２０１３年７月３日に出願された、発明者Chia-Jung Chiu及びGuanru Leeによる「Damascene Conductor for a 3D Device」という発明の名称の米国特許出願第１３／９３５，３７５号、及び２０１３年９月１７日に出願された、発明者Yen-Hao Shih及びHang-Ting Lueによる「Conductor with a Plurality of Vertical Extensions for a 3D Device」という発明の名称の米国特許出願第１４／０２９，３０５号において開示されているように、３Ｄアレイの構造及びそれらを作る工程を改良するために多くの技術が求められてきた。これらの文献は、引用することによりその全体が本明細書の一部をなす。
３ＤＶＧアーキテクチャー、垂直ＮＡＮＤアーキテクチャー、及び他の高密度構造において用いられる導電線等の、高アスペクト比トレンチにおける突起（ridges）間の垂直カラムを含む導電線の形成は複雑なパターニング技術を必要とする場合がある。トレンチ技術を用いて形成された隆線形状（ridge-like）スタックは非常に狭くすることが可能である。しかしながら、隆線形状スタックは製造工程中に曲がるか、又は波状（wiggle）になる可能性がある。これらの問題及び高密度スタックの形成に関連付けられる他の問題は、歩留まりを低下させる可能性がある。
複雑な３Ｄ構造において用いることが可能なタイプのメモリセル技術、並びにメモリセルにアクセスするためのワード線及びビット線の形成のための技術を提供することが望ましい。
水平アクティブ線の複数のスタックと、水平アクティブ線によって貫通され、水平アクティブ線を取り囲む複数の垂直スライスと、複数のスタックの水平アクティブ線と複数の垂直スライスのうちの垂直スライスとの間のメモリ膜と、を含むメモリセルのブロックを含むメモリデバイスが記載される。
誘電体電荷トラッピングメモリセルが記載される。これは、そのようなセルの３Ｄ ＮＡＮＤアレイのブロック構造において実装することができる。メモリセルは水平チャネル線と、水平チャネル線を取り囲む誘電体電荷トラッピング構造と、多層誘電体電荷トラッピング構造及び水平チャネル線を取り囲む垂直ＧＡＡ構造とを含むことができる。
メモリを製造する方法が記載される。本方法はバットレス（buttress）工程を含み、以下のステップを任意の実用的な順序で含むことができる。
（１）犠牲層とアクティブ層との交互のスタックを形成することであり、アクティブ層はアレイに形成されるメモリセルのチャネル線として用いられる半導体材料とすることができる。
（２）スタックを貫通して延在する第１の穴のアレイを形成することであり、アレイは穴の行及び列に配列されてパターニングされたアクティブ層を形成し、第１の穴のアレイはアレイに形成されるメモリセルのチャネル長の決定要因とすることができる。
（３）穴のアレイのうちの穴において露出する犠牲層の材料を、パターニングされたアクティブ層の間に延在する支柱（post）のアレイを結果として形成することになる量だけ除去することであり、支柱のアレイはパターニングされたアクティブ層と組み合わさってバットレス構造を提供する。
（４）バットレス構造におけるパターニングされたアクティブ層の全て又は少なくとも一部分に、メモリ膜を用いてライニングを施すことであり、メモリ膜はアレイに形成されるメモリセルの多層誘電体電荷蓄積構造とすることができる。
（５）上記ライニングを施すことの後に前記バットレス構造をアクティブ材料（活性材料）で充填することであり、アクティブ材料は、アレイに形成されるメモリセルのためのワード線として用いることが可能な、ドープされた半導体又は他の導電性材料とすることができる。
（６）第１のアレイからずらして第２の穴のアレイを形成し、これにより、ライニングを施されたアクティブ層の第１の穴のアレイのうちの穴の間のワード線方向のエクステンションを分断して、第１の方向に延在するライニングを施された水平アクティブ線を形成し、アクティブ材料を、これらのライニングを施された水平アクティブ線によって貫通される垂直スライスに分離すること。水平アクティブ線はアレイに形成されるメモリセルの水平チャネル（又はＮＡＮＤストリングビット線）とすることができる。アクティブ材料の垂直スライスは水平アクティブ線を取り囲むＧＡＡワード線とすることができる。水平チャネルＧＡＡフラッシュメモリセルの３Ｄアレイは本明細書に記載される工程を用いて作製することができる。
より包括的に、任意のタイプの層の集積回路構造を製造する方法が記載され、本方法は、アクティブ層間に犠牲層を含むスタックを形成することと、そのスタックを貫通して延在する複数の穴を形成することとを含み、その複数の穴が、結果としてパターニングされたアクティブ層をもたらす。次に、穴において露出する犠牲層は、パターニングされたアクティブ層と、パターニングされたアクティブ層間に延在する犠牲層の残っている部分によって形成された支持体のアレイとを含むバットレス構造を結果として形成することになる量だけ、穴のアレイにおいて除去される。穴は様々な形状を有することができ、規則的なアレイ又は規則的でないアレイ等の様々なパターンに配列することができる。形状及び配列は所望のアクティブ層のパターニング、及び所望の支持体の形状に依拠する。したがって、複数の穴のうちの穴は円形、矩形、楕円形であってもよいし、又は、他の形状を有していてもよい。また、複数の穴は異なる形状を有する穴を含むこともできる。次に、バットレス構造を形成した後、１又は複数の材料を、バットレス構造の支持体の回りのアクティブ層の間に堆積することができる。
本発明の他の態様及び利点は以下の図面、詳細な説明及び特許請求の範囲を参照することによって理解できる。
従来技術による３Ｄ垂直ゲートＮＡＮＤ構造の斜視図である。 本明細書に記載する製造工程における中間組立体として形成された３Ｄバットレス構造の斜視図である。 本明細書に記載する製造工程の第１の代表的な段階における組立体の斜視図である。 本明細書に記載する製造工程の第２の代表的な段階における組立体の斜視図である。 本明細書に記載する製造工程の第３の代表的な段階における組立体の斜視図である。 図５に示される組立体のレイアウト図である。 本明細書に記載する製造工程の代替的な第３の代表的な段階における組立体の斜視図である。 図７に示される組立体のレイアウト図である。 第１の穴のアレイためのマスクパターンのレイアウト図である。 図５及び図７に示すような支柱のアレイの形成につながる、犠牲層の除去に用いられるエッチング工程を論ずるために参照される図である。 本明細書に記載する製造工程の第４の代表的な段階における組立体の斜視図である。 図１１に示すアクティブ層の縁部を丸めるための或る工程に従って形成された組立体の斜視図である。 図１１に示すアクティブ層の縁部を丸めるための別の工程に従って形成された組立体の斜視図である。 図１１に示すアクティブ層の縁部を丸めるための別の工程に従って形成された組立体の斜視図である。 図１１に示すアクティブ層の縁部を丸めるための更に別の工程に従って形成された組立体の斜視図である。 本明細書に記載する製造工程の第５の代表的な段階における組立体の斜視図である。 本明細書に記載する製造工程の第６の代表的な段階における組立体の斜視図である。 本明細書に記載する製造工程の第７の代表的な段階における組立体の斜視図である。 或る特定の特徴を示す目的でメモリ膜を取り除いた構造の斜視図である。 メモリ膜が取り除かれた状態の図１８に示す構造のレイアウト図である。 ワード線ストリップが取り除かれた状態の図１９に示す構造のレイアウト図である。 図１９Ａに示されているレイアウトの線Ａ−Ａ’において取られた断面図である。 図１９Ａに示されているレイアウトの線Ｂ−Ｂ’において取られた断面図である。 垂直スライスワード線を貫通しているゲートオールアラウンドメモリセルのアレイを示す、Ｘ−Ｚ平面における断面図である。 上述した第１の穴のアレイの代替的なレイアウトパターンを示す図である。 上述した第１の穴のアレイの代替的なレイアウトパターンを示す図である。 上述した第１の穴のアレイの代替的なレイアウトパターンを示す図である。 上述した第１の穴のアレイの代替的なレイアウトパターンを示す図である。 上述した第１の穴のアレイの代替的なレイアウトパターンを示す図である。 本明細書に記載するＧＡＡメモリセルの複数の断面形状を示す図である。 垂直な側壁を有しない穴タイプのエッチングによって影響を受け得る、メモリセルのチャネル幅及びチャネル高の態様を示す図である。 垂直な側壁を有しない穴タイプのエッチングによって影響を受け得る、メモリセルのチャネル幅及びチャネル高の態様を示す図である。 構造の異なる層において異なる形状を有するメモリセルのアレイのプログラム特性を示す図である。 構造の異なる層において異なる形状を有するメモリセルのアレイの消去特性を示す図である。 本明細書に記載する技術によって達成することができる望ましいプログラム特性を示す図である。 本明細書に記載する技術によって達成することができる望ましい消去特性を示す図である。 本明細書に記載する一実施形態に係るゲートオールアラウンドメモリセルのチャネルの断面形状を示す図である。 本明細書に記載するＧＡＡ水平チャネルＮＡＮＤフラッシュメモリを組み込んだ集積回路メモリの簡易ブロック図である。 本明細書に記載するバットレス構造に基づく製造工程のフローチャートである。
本発明の実施形態の詳細な説明を図１〜図３２を参照して提供する。
図１は、米国特許第８，５０３，２１３号に記載された従来技術の３Ｄ垂直ゲート（３ＤＶＧ）ＮＡＮＤフラッシュメモリアレイ構造の斜視図である。この構造は、ＮＡＮＤストリングビット線として構成される複数層の水平半導体ストリップと、そのストリップと交差する複数のパターニングされた導電線であって、ワード線として機能する導電線とを、層におけるストリップのスタック間の垂直エクステンションとともに有する。図１では、絶縁材料は図面からは取り除かれていて、更なる構造が露出するようにしている。例えば、絶縁層は隆線形状のスタックの半導体ストリップ間において取り除かれており、半導体ストリップの隆線形状のスタック間においても取り除かれている。
多層アレイは、絶縁層上に形成されており、複数の隆線形状スタックに対して整合性を有する複数のワード線１２５−１、…、１２５−Ｎ−１、１２５−Ｎを提供するパターニングされたポリシリコン層を含む。複数の隆線形状スタックは、半導体ストリップ１１２、１１３、１１４、１１５を含む。同一平面における半導体ストリップ同士は、階段構造によって電気的に結合されている。
階段構造１１２Ａ、１１３Ａ、１１４Ａ、１１５Ａは、半導体ストリップ１１２、１１３、１１４、１１５等の半導体ストリップを終端させる。図示されているように、これらの階段構造１１２Ａ、１１３Ａ、１１４Ａ、１１５Ａは、アレイにおける平面を選択するためのデコード回路に接続するために、異なるビット線に電気的に接続されている。これらの階段構造１１２Ａ、１１３Ａ、１１４Ａ、１１５Ａは、複数の隆線形状スタックが画定されるのと同時にパターニングすることができる。
階段コンタクト構造を有するビット線パッド１０２Ｂ、１０３Ｂ、１０４Ｂ、１０５Ｂは、半導体ストリップ１０２、１０３、１０４、１０５等の半導体ストリップを終端させる。図示されているように、これらのビット線パッド１０２Ｂ、１０３Ｂ、１０４Ｂ、１０５Ｂは、アレイにおける平面を選択するためのデコード回路に接続するために、異なるビット線に電気的に接続されている。これらのビット線パッド１０２Ｂ、１０３Ｂ、１０４Ｂ、１０５Ｂは、複数の隆線形状スタックが画定されるのと同時にパターニングすることができる。
この構成では、半導体ストリップの任意のスタックは、ビット線パッド１１２Ａ、１１３Ａ、１１４Ａ、１１５Ａ、又はビット線パッド１０２Ｂ、１０３Ｂ、１０４Ｂ、１０５Ｂのいずれか一方に結合されるが、双方には結合されない。半導体ストリップのスタックは、ビット線端部からソース線端部への向き、又はソース線端部からビット線端部への向きの２つの逆の向きのうちの一方を有する。例えば、半導体ストリップ１１２、１１３、１１４、１１５のスタックは、ビット線端部からソース線端部への向きを有する。半導体ストリップ１０２、１０３、１０４、１０５のスタックは、ソース線端部からビット線端部への向きを有する。
階段構造１１２Ａ、１１３Ａ、１１４Ａ、１１５Ａによって一方の端部で終端される半導体ストリップ１１２、１１３、１１４、１１５のスタックは、ＳＳＬゲート構造１１９、ゲート選択線ＧＳＬ１２６、ワード線１２５−１ ＷＬ〜１２５−Ｎ ＷＬ、ゲート選択線ＧＳＬ１２７を通過して、対応するソース線によって他方の端部で終端される。半導体ストリップ１１２、１１３、１１４、１１５のスタックは、階段構造１０２Ｂ、１０３Ｂ、１０４Ｂ、１０５Ｂに達しない。
ビット線パッド１０２Ｂ、１０３Ｂ、１０４Ｂ、１０５Ｂによって一方の端部で終端される半導体ストリップ１０２、１０３、１０４、１０５のスタックは、ＳＳＬゲート構造１０９、ゲート選択線ＧＳＬ１２７、ワード線１２５−Ｎ ＷＬ〜ワード線１２５−１ ＷＬ、ゲート選択線ＧＳＬ１２６を通過して、ソース線（図の他の部分によって見え難くなっている）によって他方の端部で終端される。半導体ストリップ１０２、１０３、１０４、１０５のスタックは、ビット線パッド１１２Ａ、１１３Ａ、１１４Ａ、１１５Ａに達しない。
メモリ材料の層は、ワード線１２５−１〜１２５−Ｎを、半導体ストリップ１１２〜１１５及び１０２〜１０５から隔絶する。グラウンド選択線ＧＳＬ１２６及びＧＳＬ１２７は、ワード線と同様に複数の隆線形状スタックに対して整合性を有する。
ビット線及びストリング選択線は、金属層ＭＬ１、ＭＬ２、及びＭＬ３において形成される。
トランジスタが、ビット線パッド１１２Ａ、１１３Ａ、１１４Ａとワード線１２５−１との間に形成される。トランジスタでは、半導体ストリップ（例えば、１１３）がデバイスのチャネル領域として機能する。ＳＳＬゲート構造（例えば、１１９、１０９）は、ワード線１２５−１〜１２５−Ｎが画定されるのと同じステップ中にパターニングされる。シリサイドの層を、ワード線、グラウンド選択線の上の表面に沿って、またゲート構造１０９、１１９の上に形成することができる。メモリ材料の層は、トランジスタのゲート誘電体として機能することができる。これらのトランジスタは、アレイにおける特定の隆線形状スタックを選択するためにデコード回路に結合されるストリング選択ゲートとして機能する。
第１の金属層ＭＬ１は、半導体材料ストリップに対して平行な縦方向の向きを有するストリング選択線を含む。これらのＭＬ１ストリング選択線は、層間コネクタによって、異なるＳＳＬゲート構造（例えば、１０９、１１９）に接続されている。
第２の金属層ＭＬ２は、ワード線に対して平行な横方向の向きを有するストリング選択線を含む。これらのＭＬ２ストリング選択線は、層間コネクタによって、異なるＭＬ１ストリング選択線に接続されている。
これらのＭＬ１ストリング選択線及びＭＬ２ストリング選択線は組み合わさって、ストリング選択線信号が半導体ストリップの特定のスタックを選択することを可能にする。
第１の金属層ＭＬ１は、ワード線に対して平行な横方向の向きを有する２つのソース線も含む。
第３の金属層ＭＬ３は、半導体材料ストリップに対して平行な縦方向の向きを有するビット線を含む。異なるビット線は、層間コネクタによって、ビット線パッド１１２Ａ、１１３Ａ、１１４Ａ、１１５Ａ及びビット線パッド１０２Ｂ、１０３Ｂ、１０４Ｂ、１０５Ｂに接続される階段構造のうちの異なる段に電気的に接続される。これらのＭＬ３ビット線は、ビット線信号が半導体ストリップの特定の水平面を選択することを可能にする。
周辺回路をドライバー、センスアンプ、デコーダー、電圧供給生成器等のようなメモリアレイに接続するための、第４の金属層（図示されていないが、ＭＬ４と称することができる）が含められてもよい。
パターニングされた層の間のビアにおける層間コネクタ（図示されているが符号は付されていない）が、複数のパターニングされた導体層のノード及び導体と、デバイス上の他の構成要素との間を接続させるために設けられる。図１に示されている構造において、垂直ゲート構造は各ストリップの両側に配置され、結果としてチャネルストリップの２つの側部にゲートを有するダブルゲートセルとして特徴付けることができるメモリセルとなる。
図１に示されている複数の隆線形状のスタックは線タイプのエッチングパターンを用いて実装することができ、このエッチングパターンにおいて、長いトレンチを材料の最初のスタックまでエッチングすることによってスタックが形成される。他の工程において、スタックは穴タイプのエッチングパターンを用いて形成することができ、このパターンにおいては、穴のパターンが材料の最初のスタックまでエッチングされる。双方の手法とも利点を有する。２０１３年９月１７日に出願された「Conductor with a Plurality of Vertical Extensions for a 3D Device」という発明の名称の米国特許出願第１４／０２９，３０５号を参照されたい。この出願は、引用することによりその全体が本明細書の一部をなす。
チャネルストリップを取り囲む垂直ゲート構造を形成するのに用いることができるバットレス工程を本明細書において説明する。チャネルストリップを取り囲むゲート構造は、結果としてゲート構造がチャネルストリップを取り囲むゲートオールアラウンドＧＡＡセルとして特徴付けることができるメモリセルとなる。バットレス工程はＧＡＡセルを含まない場合がある構造を作ることにも適用可能である。
図２は、バットレス工程を利用した３Ｄ水平チャネルＧＡＡ ＮＡＮＤ構造の製造における中間段階での組立体（assembly）の斜視図である。
図２を含む多くの図面では、基準としてＸ軸、Ｙ軸、及びＺ軸が特定されている。全ての図面では、Ｘ軸はブロックにおけるワード線構造の方向を示し、Ｙ軸はブロックにおけるビット線構造（ＮＡＮＤストリングのチャネルストリップ)の方向を示し、Ｚ軸はブロックにおけるメモリセルの階層（levels）又は層（layers）に直交する線（名目上の垂直方向）を示す。
図２は半導体層２００−１〜２００−８のスタック及び上に重なるハードマスク層２０１を示す。ハードマスク層２０１を通り抜けて、半導体層２００−１〜２００−８のスタックを通り抜ける穴のパターンが示されている。半導体層２００−１〜２００−８はメモリセルのアクティブ素子を形成するのに用いるので、本明細書においてパターニングされたアクティブ層（活性層）とも呼ばれる。３ＤＶＧ ＮＡＮＤのケースでは、半導体層は、ときにＮＡＮＤストリングビット線と呼ばれるＮＡＮＤストリングのチャネルストリップを形成するのに用いられる。アクティブ層は、他の半導体材料若しくは導電性材料、又は形成される構造の目的（ワード線及びビット線としての使用を含む）に従って電流を搬送するのに使用することができるという意味においてアクティブ（活性的）な材料の組合せを含むことができる。アクティブ層に対して単独で又は組合せで用いることができる代表的な材料にはポリシリコンと、ドープされたポリシリコンと、単結晶シリコンと、金属シリサイドと、Ｔｉ、Ｗ、Ｔａ、ＰＴ等の金属と、ＴｉＮ、ＷＮ、ＴａＮ等の金属窒化物とが含まれる。
支柱のアレイ（例えば、２０２ａ、２０２ｂ、２０２ｃ、２０２ｄ）は半導体層２００−１〜２００−８の間に配置される。支柱の各々（例えば、２０２ａ、２０２ｂ、２０２ｃ、２０２ｄ）は、アクティブ層間のステー（stay）又は支持体（support）として直立する姿勢（Ｚ軸上）で固定される。支柱のアレイのうちの支柱は絶縁材料を含むか、アクティブ層間の電流をブロックするように構成することができる。支柱に対して単独で又は組合せで用いることができる代表的な材料にはシリコン酸化物、窒化シリコン、シリコン酸窒化物、シリコンオキシカーバイド（silicon oxycarbide:ＳｉＯＣ）、シリコンオキシフッ化物（silicon oxyfluoride:ＳｉＯＦ），及び層間誘電体に用いられる他の材料等の絶縁材料が含まれる。
図２に示されるような、結果としての支柱の組立体は、製造されるメモリ構造のビット線、メモリ層、及びワード線の形成中に、パターニングされたアクティブ層を支持するのに用いることができるバットレス構造として機能する。図２に示されるようなバットレス構造の製造方法、及びバットレス構造を使用したメモリ構造を完成させる方法を以下の図面を参照して説明する。
図３〜図２０は、図２に示すようなバットレス構造を用いたメモリデバイスを製造するのに用いることができる製造工程の態様を示している。図３〜図２０では、図面を簡略化するために、２つの層及び２つ又は４つの垂直穴のみが描かれている。多くの層、ある例では１６層、３２層又は６４層の半導体層などを利用するメモリデバイスは、この方法で形成することができる。
図３は、交互に並ぶ犠牲層２０３−１、２０３−２と半導体層２００−１、２００−２とのスタックを示している。これらの層は標準的な堆積技術及び層形成技術によって形成することができる。この例では、半導体層２００−１及び２００−２は、形成されるメモリセルのチャネルとしての使用に適した非ドープ又は低濃度ドープのシリコンを用いて形成される。代表的な構造に関しては、アクティブ層は化学蒸着ＣＶＤ工程を用いて堆積された、２０ｎｍ〜４０ｎｍオーダーの厚さを有するポリシリコンの層を含むことができる。犠牲層はＣＶＤ工程を用いて堆積された５０ｎｍ〜７０ｎｍオーダーの厚さを有するシリコン酸化物の層からなることができる。この例では、犠牲層２０３−１、２０３−２は二酸化ケイ素を用いて形成される。この二酸化ケイ素は、以下で説明するように、アクティブ層との適合性があり、アクティブ層の材料に優先して選択的にエッチングされる能力があることから選択される。したがって、犠牲層として、例えば、半導体層がシリコンである場合の窒化シリコン等、他の材料を利用することもできる。犠牲層として用いられる材料の選択は、アクティブ層に用いられる材料に基づくことがあり得る。犠牲層は、導電性ではなく、アクティブ層間の絶縁支柱として機能することができる材料を用いて実装されることが望ましい。
図４は、スタックを貫通して延在する穴２０４−１、２０４−２のアレイの形成後の製造段階における構造を示している。構造のより広範な部分においては、穴のアレイが穴の行と列の形に配置され、行はワード線方向（Ｘ軸）に延在するとみなすことができ、列はビット線方向（Ｙ軸）に延在するとみなすことができ、ワード線方向に互いに対してずらされている。この穴のアレイの構成は、図２を参照することにより、より容易に観察することができる。穴のアレイを形成するのに用いられるエッチングは、最初にハードマスク層を形成することと、リソグラフィーステップを用いてハードマスクをパターニングすることと、その後、ハードマスクを用いて高アスペクト比の穴のエッチングを施すこととを含むことができる。シリコンを含む半導体層及びシリコン酸化物を含む犠牲層に対して、窒化シリコン層をハードマスク形成のためのエッチング止め（etch stop）として、スタックの上に形成することができる。穴エッチングは、高アスペクト比の穴のパターンを達成するために、パルス無線周波数ＲＦ放射（pulsed radio frequency RF radiation）によってエネルギーを与えられた高異方性ドライエッチング工程（highly anisotropic dry etch process：主たるエッチングガスとして例えばＮＦ３及び／又はＳＦ６等のフッ素ソースガスを、付加的なガスとして例えばＣＨ２Ｆ２、ＣＨ４等の炭素ソースガスを用いたエッチングプラズマ）等のパルスプラズマエッチング工程を用いて実行することができる。
図５は、犠牲部材に選択的に作用するエッチング工程を施すことによって形成される、図２に示すバットレス構造と同様のバットレス構造の斜視図であり、図６はその平面図である。このエッチング工程は、穴のアレイにわたって施され、スタックにおける全ての犠牲層に作用する。犠牲部材がシリコン酸化物であり、アクティブ層がシリコンである場合に犠牲部材を除去し、一方で支柱を残すためのエッチングは、原子層エッチング（ＡＬＥ）又はＡＬＥ類似の工程とすることができ、例えば、いわゆる「ＳｉＣｏＮｉ」工程（例えば、引用することによりその全体が本明細書の一部をなす米国特許第８，５０１，６２９号を参照されたい）、又はいわゆる「Ｃｅｒｔａｓ」工程（例えば、引用することによりその全体が本明細書の一部をなす米国特許第８，０５８，１７９号を参照されたい）である。また、ＤＨＦ又は緩衝酸化物エッチング（ＢＯＥ）のような他のウェットエッチング工程を用いることもできる。用いられている材料、ターゲットとなる構造の寸法、及び他の要因に応じて、他の選択的なエッチング工程を利用することもできる。
このエッチング工程は、穴のアレイによって画定される行方向の線に沿って、及び列方向の線に沿って、犠牲部材の全てが除去され、一方でアレイにおける４つの隣接する穴の縁の間の最短の線によって画定される対角線上に位置する領域における支柱（例えば、２０６ａ、２０６ｂ）は残すように、時間によって又はその他の方法によって制御される。このパターンについて、以下でより詳細に説明する。図５及び図６に示されている例では、支柱は４つの辺を有する形状（図６の２０６ａ、２０６ｂを参照）を有し、これは概ね、４点を有する星形の形状であり、これは、犠牲部材を除去して行及び列方向に通路を形成した直後にエッチング工程を停止した結果として得ることができる。
図７は、同様に、犠牲部材に選択的に作用するエッチング工程を施すことによって形成される、図２並びに図５及び図６に示すバットレス構造と同様のバットレス構造の斜視図であり、図８はその平面図である。このエッチング工程は、穴のアレイにわたって施され、スタックにおける全ての犠牲層に作用する。このエッチング工程は、図５を参照して上記で説明したように、時間によって又はその他の方法によって制御される。図７及び図８に示す例では、支柱は円形の形状（２０７ａ、２０７ｂ及び図８を参照）を有する。この構造は、図５及び図６の工程に比してオーバーエッチングするエッチング工程の結果として生じ得る。支柱のために選択されるパターンは、特定の製造工程及び形成される構造の必要性に合うよう決定することができる。図７及び図８の実施形態はバットレス構造に材料を形成するためのより広い空間を提供し、一方で、図５及び図６の実施形態は、製造工程中により良好な構造的支えを提供することができる。
図６及び図８を参照して、この例における各半導体層（例えば、層２００−１）の構造の特徴を述べる。半導体層は４つのエクステンションを有するバットレスエリアに支柱（２０６ａ、２０７ａ）を有する。説明を簡略化するために、双方の図面でエクステンションに対して同じ参照符号が与えられているが、それらの特定の構造は異なっていてもよいと理解される。支柱２０６ａ又は２０７ａのバットレスエリアからの４つのエクステンションには、矢印２６０によって表されるようなビット線方向の線に沿って０度及び１８０度に延在しているエクステンション２５０及び２５１が含まれる。支柱２０６ａ又は２０７ａのバットレスエリアからの４つのエクステンションには、図６で矢印２６１によって表されるようなワード線方向の線に沿って９０度及び２７０度に延在しているエクステンション２５２及び２５３が含まれる。ビット線方向のエクステンション２５０及び２５１は、これらのエクステンション上のメモリセルにおけるチャネル領域として機能するように構成される。これらのエクステンションは、ともにビット線方向に沿って、３Ｄフラッシュ構造におけるＮＡＮＤストリングビット線又はチャネルとして機能することが可能な半導体ストリップを形成する。ワード線方向に沿ったエクステンション２５２及び２５３は１又は複数の後続の工程ステップにおいて切断される。
図５〜図８に示す支柱を形成するのに用いられるエッチング工程のパラメーターを説明するために、図９及び図１０を参照する。図９はハードマスク層２０１における穴のアレイのレイアウト図であり、穴間の間隔と形成される構造のビット線ピッチとを示している。穴２１０、２１１、２１２を含むアレイのうちの穴は、この例では等しい半径「ｒ」を有する円である。ワード線方向（Ｘ軸）の穴間の距離「ｄ」はビット線方向（Ｙ軸）の穴間の距離「ｄ」と同じである。穴２１０と穴２１２との中心間に引かれる対角線は、穴の円周上の最も近接する点間の線でもあり、半径「ｒ」の２倍に距離「ｘ」を加算した長さを有し、この距離「ｘ」は穴２１０と穴２１２との円周上の最も近接する点間の距離に等しい。距離「ｘ」は、少なくとも、形成される支柱の対角線に沿った幅の分だけ距離「ｄ」より長くなければならない。
このようにして、図１０に示すように、犠牲部材を、穴の円周の接線に対して垂直に距離ＰＢだけ除去するために、エッチング工程を施すことができる。この距離ＰＢは、結果として、図示の例においてはオーバーエッチングＯＥとなり、形成される構造の必要性に応じて、ワード線方向の広い通路とビット線方向の広い通路とを形成するのに十分である。しかしながら、距離ＰＢは、図９に関して示されている距離「ｘ」の２分の１より小さい。これにより、結果として、（ｘ−２＊ＰＢ）に等しい対角線上の幅２１５ｄを有する領域２１５が得られ、この領域に支柱が形成される。図８に関して上述したように、更なるオーバーエッチングの結果として、支柱の輪郭は丸くなり、支柱の径が減少し得る。
エッチング工程の結果として、図５及び図７に示すようなバットレス構造を形成することができる。
上述したように、この例においては、メモリ構造におけるチャネルストリップ又はＮＡＮＤストリップビット線を形成するために、半導体層２００−１及び２００−２が使用される。いくつかのタイプのメモリ材料にとって、半導体層２００−１及び２００−２の縁部、少なくとも穴のアレイによって露出する縁部を丸める工程を施すことが望ましい場合がある。図１１、図１２、図１３Ａ、図１３Ｂ、及び図１４を、縁部を丸める様々な技術を示す目的で参照する。
図１１は図９の構造の縁部を丸めた後の構造を示している。図７に対して適用されている参照符号は図１１の対応する構造にも与えられている。しかし、半導体層の縁部を選択的に丸める丸め工程の後、穴間の材料のエクステンションのチャネルの断面（例えば、チャネル２９０において見られるような）は丸められる。この結果として、形成されるメモリセルのチャネルの断面は丸められた輪郭を有し、それにより読み出し処理、プログラム処理、及び消去処理中の電界分布を改善することができる。
図１２では、丸められた縁部を形成する技術が示されている。この技術において、図４に示す段階における構造は酸化雰囲気中に曝露され、それによって半導体層を酸化する。半導体層がシリコンを含み、犠牲層が二酸化シリコンを含むこの例では、半導体層の酸化された曝露領域（例えば、２１１）もシリコン酸化物を含む。このケースでは、犠牲層を除去するエッチング工程中に酸化物層２１１も除去され、図１１に示すような丸められた縁部が残る。
図１３Ａ及び図１３Ｂは縁部を丸めるための別の工程を示している。図１３Ａ及び図１３Ｂの工程は、図４に示すような構造から開始し、エッチング工程を施し犠牲層を僅かにエッチバックし、半導体層２００−１、２００−２において露出した縁部（例えば、２１３）を残す。次に、図１３Ｂに示すように、半導体層２００−１、２００−２において露出した縁部及びレッジ（ledge）２１３を酸化して酸化物層２１４を形成する工程が施される。半導体層がシリコンを含み、犠牲層がシリコン酸化物を含むこの例においては、半導体層（例えば、２１１）の酸化物層２１４もシリコン酸化物を含む。このケースでは、犠牲層を除去するエッチング工程中に酸化物層２１４も除去され、図１１に示すような丸められた縁部を残す。
図１４は縁部を丸めるための更に別の工程を示している。図１４に示す例では、図１３Ａに示すような構造から開始して、半導体層２００−１、２００−２において露出したレッジ（例えば、２１３）を残し、犠牲層の存在下で半導体層を選択的にエッチングする工程が施される。シリコン層を選択的に丸めることができる工程の一例は、シリコンのＨＮＡシステム（HF:Nitric:Acetic）等方性ウェットエッチングであり、これは、酢酸（acetic acid）又はフッ化アンモニウム（ammonium fluoride）を緩衝剤として用いた、硝酸（nitric acid）とフッ化水素酸（hydrofluoric acid）との組合せである。この結果として縁部を直接丸めることができ、これにより、パターニングされた半導体層のチャネル２９０が丸められる。他の手法においては、構造は、僅かな量の犠牲層を除去する何回かの繰り返しのサイクルに曝露することができ、その後各サイクルにおいて等方性のウェットエッチングによって露出した半導体が少しずつ丸められる。
図２並びに図５及び図７を再度参照すると、犠牲部材を除去し、一方で支柱のアレイを残すことは、結果として、行に配列された穴の間を連通する行通路（row passage）をアクティブ層間に形成し、列に配列された穴の間を連通する列通路（column passage）をアクティブ層間に形成することになる。犠牲部材が完全に除去されたとき、又は後続のステップにおいて導電体材料若しくは半導体材料の堆積を成し遂げることができる開口が穴の間の線に沿って残される程度まで除去されたとき、通路は穴の間を連通していると言える。
図１５は、少なくともメモリセルが実装されている領域（例えば、図６、図８の２５０、２５１）の表面上で、バットレス構造にライニングを施す工程において、メモリ膜２１６を施した後の工程段階を示している。メモリ膜２１６の形成の結果として、少なくとも半導体層のチャネル領域上の情報記憶構造が得られる。図示されている例において、メモリ膜２１６は、各半導体層の上部側及び下部側の表面と、バットレス支柱の表面と、チャネルストリップとして用いられる表面とを含むバットレス構造の全ての表面にライニングを施す。図面を簡略化するために、図１５ではメモリ膜２１６が単一の層として描かれている。フラッシュメモリの実施形態では、メモリ膜２１６は、トンネル層、電荷トラッピング層、及び阻止層を含む多層誘電体構造である。ＢＥ−ＳＯＮＯＳとして知られているいくつかの例では、誘電体電荷蓄積層におけるトンネル層は約２ｎｍ未満の厚さのシリコン酸化物の第１の層と、約３ｎｍ未満の厚さの窒化シリコンの層と、約３ｎｍ未満の厚さのシリコン酸化物の第２の層とを含むことができる。電荷トラッピング層は約５ｎｍ〜７ｎｍの厚さを有する窒化シリコンの層を含むことができる。阻止層は約５ｎｍ〜８ｎｍの厚さを有するシリコン酸化物の層から構成することができる。代表的な実施形態では、例えば、組合せた厚さで１５ｎｍ〜２５ｎｍ、より具体的には約２０ｎｍの厚さを有するＢＥ−ＳＯＮＯＳ電荷トラッピング構造が利用される。少なくとも、形成されるメモリセルのチャネル領域に均一なメモリ層が築かれるように、ＢＥ−ＳＯＮＯＳ電荷トラッピング構造を十分同じ形（conformal）で形成するために、原子層堆積技術を用いることができる。１つの例示的な工程はプラズマ励起原子層堆積（ＰＥＡＬＤ）であり、これは表面形状についての改善された適用可能範囲（improved topography coverage）とすぐれた厚さ制御をもたらしつつ、通常のＰＥＣＶＤプロセスガス及び装置を利用する。例えば、ＰＥＡＬＤ ＳｉＮ工程は、Ｓｉウェハーを、Ｎ２プラズマ曝露、ガスパージ、非プラズマ活性化ＳｉＨ４曝露及びガスパージからなるシーケンスの繰返しに晒すことから構成される。１つの例では、ＯＮＯ電荷トラッピング構造が実装される。ＯＮＯ構造は、トンネル層酸化物を形成するための半導体層の第１の酸化と、電荷トラッピング層を形成するためのトンネル層にわたる窒化シリコンの原子層堆積技術を用いる堆積と、阻止層を形成するための窒化シリコン層の酸化とによって実施することができる。
代替的な実施形態では、トンネル層はシリコン酸化物の単一の層から構成されてもよい。また、代替的な実施形態では、阻止層はタンタル酸化物の層、アルミニウム酸化物の層若しくは他の材料から構成されてもよく、又、材料の組合せを用いることもできる。
幅広い種類の電荷トラッピング構造がメモリ材料として機能することができる。また、他のタイプのメモリ材料を用いることもできる。例えば、実施形態ではメモリ膜２１６として遷移金属酸化物又は他のプログラマブル抵抗材料を用いることができる。
垂直方向に整列した穴のアレイのうちの穴２０４−１、２０４−２の部分的充填の結果として穴２１４−１、２１４−２が残り、ワード線方向のバットレス構造を通る通路（例えば、２７０）が完全には閉じていないが、３Ｄ ＮＡＮＤのためのワード線構造を提供するのに適した材料等のアクティブ材料を堆積させるための十分な空間を残すように、メモリ膜２１６の層は十分に薄くなければならない。用いることができる代表的なアクティブ材料には、ドープされたポリシリコン、金属、金属窒化物、及び金属シリサイド、並びに、シリコン、シリサイド、及び金属の組合せが含まれる。いくつかの実施形態では、ビット線方向の（例えば、領域２７１を通る）通路も少なくとも部分的に開通した状態のままである。通路の寸法は、穴のアレイのうちの穴２０４−１、２０４−２の形状、ビット線方向及びワード線方向の双方における穴間の間隔、メモリ膜２１６の厚さ、半導体材料の層間の距離に変換される犠牲層の厚さ、半導体材料の層の厚さ等を含む様々な要因によって決まる。
図１６は、アクティブ材料２１８を図１５に示す穴（例えば、２１４−１、２１４−２）及び通路（例えば、２７０、２７１）へと堆積した後の工程段階を示している。この例では、アクティブ材料は高アスペクト比の穴の充填をサポートする工程を用いて堆積させたポリシリコン等のワード線材料を含むことができる。代表的な工程は水素ラジカル励起ＡＬＤ又はプラズマ励起ＡＬＤ等の原子層堆積技術とすることができる。アクティブ材料２１８を堆積させた結果として、バットレス構造は垂直穴（例えば、２１４−１、２１４−２）を介し、又メモリ膜２１６の堆積後に残る水平通路（例えば、２７０、２７１）を介して接続されるアクティブ材料の３次元マトリックスによって充填される。
図１７は、充填されたバットレス構造を通りぬけて第２の穴のアレイ（２２０−１、２２０−２、２２０−３、２２０−４）にパターンエッチングを実行した後の工程段階を示している。充填されたバットレス構造における材料には、アクティブ材料２１８（例えば、ワード線のためのポリシリコン）、メモリ膜２１６（例えば、ＯＮＯ）、及び半導体材料の層の材料（例えば、チャネルのためのポリシリコン）が含まれる。図６及び図８を参照すると、第２の穴のアレイはＹ軸に平行な線上の第２の穴のアレイからずらされ、半導体材料の層のエクステンション２５２、２５３等の、ワード線方向のパターニングされた半導体層のエクステンションを分断するように構成される。また、第２の穴のアレイは、アクティブ材料２１８のマトリックスを、図示の座標系のＸ−Ｚ平面内の個々の垂直スライスの組に分割するように構成され、その個々の垂直スライスは、間に配置されるメモリ膜とともに半導体層のビット線方向のエクステンション（例えば、図６及び図８の２５０、２５１）によって貫通される。その結果として、構造は、アクティブ材料の垂直スライスと、ビット線方向の半導体層のエクステンションとの交点においてメモリセル（例えば、２８０）となる。図１７に示すように、メモリセル２８０は水平チャネル上のゲートオールアラウンドＧＡＡ構造を有し、この構造では、メモリ膜２１６は半導体層のチャネル２９０を取り囲み、ワード線材料の垂直スライスはメモリ膜を取り囲む。
図１８及び図１９は、ＮＡＮＤビット線ストリップ及びワード線スライスをより観察しやすくすることができるように、メモリ膜２１６が取り除かれた構造の斜視図を提供している。３つのワード線スライス３１０、３１１、３１２が描かれており、スライス３１０及び３１２は断面の形を示すために中央部でカットされている。図示されるように、パターニングされたアクティブ層のチャネル線３２０は垂直スライス３１２を貫通している。図１９はバットレス支柱（例えば、３２２）が、露出したバットレス領域を含むビット線ストリップのバットレス領域３２１の上に配置されている構造を平面図にて示している。穴３０４−１、３０４−２、３０４−３、３０４−４は図１７の穴２２０−１、２２０−２、２２０−３、２２０−４に対応し、上記で述べたように、半導体材料の層のワード線方向のエクステンションを分断し、ワード線材料のエクステンションをビット線方向に分断する。結果として、半導体層の残っている部分は、ＮＡＮＤストリングとして構成することが可能な半導体ストリップの複数のスタックを含む。アクティブ材料の残りの部分はワード線材料の複数のスライスを含み、そこを通りぬけて半導体ストリップが延在し、そのスライスが３次元アレイの半導体ストリップに形成されたメモリセルのチャネル領域を取り囲む。
図１９Ａは図１９のレイアウト図を取り出したものであり、ワード線スライス３１０、３１１、３１２を取り除き、結果としてビット線ストリップ（例えば、ストリップ３２０）の上から見た形を示している。この図では、ワード線ストリップ３１１が領域３１１ａから取り除かれている。ビット線ストリップ３２０は領域３１１ａにおいてチャネル領域３２０ｘを含む。図示する例において、ビット線ストリップの側部はチャネル領域（例えば、３２０ｘ）において直線状ではなく、弧状としてもよく、形成時に用いられた穴形の結果としての他の切抜き型を有していてもよい。この形の結果として、ビット線ストリップは波打ち形状の側部を有し、ワード線ストリップ領域３１１ａの中央部近くの断面Ａ−Ａ’において、ワード線ストリップ領域３１１の端部近くの断面Ｂ−Ｂ’よりも狭くなっている。図１９Ｂは線Ａ−Ａ’においてとられたビット線ストリップ３２０の断面３２０Ａを示しており、この断面は、メモリ膜２１６及びワード線ストリップ３１１によって囲まれている。図示されているように、ワード線ストリップ領域の中央部近くの断面３２０Ａにおけるビット線ストリップの幅はＷＡと符号付けされている。図１９Ｃは線Ｂ−Ｂ’においてとられたビット線ストリップ３２０の断面３２０Ｂを示しており、この断面は、メモリ膜２１６及びワード線ストリップ３１１によって囲まれている。図示されているように、ワード線ストリップ領域の端部近くの断面３２０Ｂにおけるビット線ストリップの幅はＷＢと符号付けされている。幅ＷＡは幅ＷＢより大幅に狭い。また、図１９Ｂ及び図１９Ｃに示されるワード線ストリップ３１１は、断面３２０Ａ及び断面３２０Ｂの双方においてメモリ膜の外側表面を取り囲み、かつその外側表面に整合しており、ゲートオールアラウンドＧＡＡセルを成立させている。
図２０は、基板の絶縁層４２０の上に形成され、ワード線スライス４００を通るメモリセルの８層を有する３ＤアレイのＸ−Ｚ平面で取り出した、図１７に示すＸ−Ｚ面に対応する断面図である。この図では、メモリセルは第１のスタックの第１及び第２の階層のセル４０１、４０２と、第２のスタックの第４の階層のセル４０３と、第３のスタックの第６の階層のセル４０４と、第４のスタックの第８の階層のセル４０５とを含む。セルは半導体ストリップのチャネル領域及びメモリ膜を含み、メモリ膜はスライス４００のワード線材料によって取り囲まれている。セル４０１を参照すると、チャネル領域４１０は円形として示されており、メモリ材料４１１は円形のチャネル領域４１０を取り囲む。簡略化するために、この図では全てのセルの寸法が同じであるとして示されている。バットレス構造は、多くの階層を有する高密度のゲートオールアラウンドメモリ構造の形成に使用できることが示されている。
図２１〜図２５は図４の穴２０４−１、２０４−２に対応する第１の穴のアレイの様々な構成を示している。バットレスを用いて実装されるデバイスにおけるメモリセル構造及び他の構造や、バットレス構造における支柱の形は、第１の穴のアレイのうちの穴の構成によって決めることができる。各図面は穴の形を画定するマスク５００を示している。図２１では、穴５０１は楕円形である。寸法「Ｌ２」は穴の中心から穴の周縁までのビット線方向における距離を規定する。寸法「Ｌ１」は穴の中心から穴の周縁までのワード線方向における距離を規定する。寸法「ｄ１」はアレイのうちの穴の周縁間のワード線方向における距離を規定する。寸法「ｄ２」はアレイのうちの穴の周縁間のビット線方向における距離を規定する。寸法「ｘ」はアレイのうちの穴の周縁間の対角線方向における距離を規定し、これらの穴はビット線方向に１行隣で、ワード線方向に１列上の間隔をあけられている。寸法「Ｌ１」及び「Ｌ２」は、アレイ構造におけるチャネル長及びワード線幅を決定するために設定することができる。寸法「ｄ１」及び「ｄ２」は特定の実装に適合させるように、等しい値又は異なる値に設定することができる。これらの寸法は、バットレス構造の支柱を形成するのに必要とされるエッチング時間の量に影響を及ぼす傾向がある。寸法「ｘ」は、少なくとも、「ｄ１」と「ｄ２」との和より、形成される支柱の直径の分だけ大きくなければならない。図２１〜図２５に示す各例では、これらの同じ寸法が符号付けされている。
図２２では、穴５０２は正方形又はひし形であり、その寸法は特定の実装に適合させるように調節することができる。図２３の穴５０３は星形であり、その寸法は調節することができる。図２４の穴５０４は六角形であり、その寸法はメモリセル構造やアレイのその他の側面の調整のために、同様に調節することができる。図２５の穴５０５は回転された多角形である。寸法及び回転量はメモリセル構造やアレイのその他の側面の調整のために調節することができる。
バットレス構造は均一な寸法を有する第１の穴のアレイを含み、このことはセルの動作を可能な限り均一にすることができるので、メモリセルアレイにとって望ましい。メモリセルブロックにおける他の構造も、図１に示すブロックと同様に、バットレス構造を用いて形成することができる。
例えば、図１に示すＧＳＬ線１２７、１２６はバットレス構造を用いて形成されたＧＳＬスライスによって置き換えることができる。結果としてできるＧＳＬトランジスタがメモリセルより長いチャネル長を有することができるよう、ＧＳＬスライスはワード線スライスより厚くすることができる。より厚いスライスは、例えば、ＧＳＬスライスの位置において、第１の穴のアレイにおけるチャネル長寸法（channel length dimension）（Ｙ軸）において長く伸びた穴を用いることによって実装することができる。
同様に、例えば、図１に示すＳＳＬゲート構造１１９、１０９はバットレス構造を用いて形成されたＳＳＬスライスによって置き換えることができ、第２の穴エッチングを用いて、又は分割パターンエッチング（separate pattern etch）を用いて個々のゲート構造に分割することができる。結果としてできるＳＳＬトランジスタがメモリセルより長いチャネル長を有することができるよう、ＳＳＬスライスはワード線スライスより厚くすることができる。より厚いスライスは、例えば、ＳＳＬスライスの位置において、第１の穴のアレイのうちの長く伸ばした穴を用いることによって実装することができる。図１に示すソースライン構造は、特定の実装に適した分割パターン工程及びコンタクト形成工程を用いて実装することができる。
ビット線パッド（例えば、図１の１０２Ｂ、１０３Ｂ、１０４Ｂ、１０５Ｂ）は半導体層を用い形成することができ、必要に応じて第１の穴エッチング及び第２の穴エッチングの最中に層間導体に対して階段工程（stairstep processes）を用いてパターニングすることができる。
図２１〜図２５を参照して検討した第１の穴のアレイの形状は、形成されるメモリセルの形状及びアレイブロックにおける他の構造を制御する１つの要因である。別の要因は半導体層の厚さと、適用される丸め工程とに関連する。図１７を参照すると、メモリセルの断面２８０の形状は、ブロックにおいて垂直軸（Ｚ軸）に楕円の長軸を有する楕円とすることができる。
図２６はメモリセルの様々な断面形状を示している。形状６０１は図１７に示すものと同様である。これは、ワード線方向の穴間の距離を半導体層の厚さに対して相対的に小さく設定し、メモリ層を堆積する前に丸め工程を施すことによって形成することができる。形状６０２も垂直方向に向けられた楕円であるが、形状６０１より僅かに幅広である。これは、ワード線方向の穴間の距離を、形状６０１を形成するのに用いられるものより相対的に大きいが依然として半導体層の厚さより小さく設定することによって形成することができる。また、丸め工程はより短時間施すことができる。形状６０３及び６０４は同じ穴間距離を用いて形成することができるが、形状６０３に対しては丸めの度合いがより大きく、形状６０４に対しては丸めの度合いがより小さい。形状６０５は円形の断面を示しており、穴間の距離と半導体層の厚さとが略等しく、丸め工程を施した結果として円形の形状となっている。形状６０６は形状６０５を形成するのに用いるものと同じ穴の構成を用いて作製することができるが、丸みを帯びた矩形の断面が形成されるよう、より小さい度合いの丸めを施している。形状６０７〜６１０は穴間の距離が半導体層の厚さより長い実施形態を図示しており、その結果として、水平方向に引き伸ばされた断面の形状となっている。形状６０７は比較的大きく丸みを帯びた楕円形である。形状６０８は、形状６０７に対して用いるものとおそらく同じ開始条件を用いるが、丸めはより少なくして形成された、丸みを帯びた矩形である。形状６０９はアクティブ層の厚さを穴間の距離より著しく薄く設定することにより形成することができ、丸められて楕円形を形成することができる。形状６１０は形状６０７及び６０８と同様であるが、構造の縁部のうち、より小さい割合にのみ効果を及ぼす度合いの丸めを用いている。
図２６に示すようなメモリセルの断面形状は、メモリ材料のタイプ、並びに利用されるプログラム動作及び消去動作に応じて調整することができる。例えば、断面形状によって制御されるメモリ構造の１つの特徴は、ワード線とメモリ層の外側表面との間の界面及びメモリ層の内側表面とチャネルとの間の界面における電界の相対的な強度である。ゲートオールアラウンドワード線構造とセルのチャネル領域との間にバイアスを印加することの結果として生じる電界は、断面の直線部分よりも、丸められた部分におけるチャネル表面に近いところでより強度が高い。また、相対的な差は、チャネルの直径がメモリ層の外径に対してより小さい構造ほど大きい。
図２７Ａは半導体層のスタックの簡略化した図であり、層Ａと、層Ｂと、層Ｃと、層Ｄとを含み、それらを通って穴４５１、４５２が形成されており、これらの穴が上記で検討した第１の穴のアレイに対応する。穴は完全に垂直な側壁を有することが望ましい。しかしながら、深い高アスペクト比の構造に関しては、図に示すように側壁は僅かに角度を有する場合がある。この結果、ＣＤ＿Ａ、ＣＤ＿Ｂ、ＣＤ＿Ｃ、ＣＤ＿Ｄと符号付けされた、各階層の穴間の半導体ストリップの幅は僅かずつ異なっている。穴の底部における幅ＣＤ＿Ｄは最上部における幅ＣＤ＿Ａより僅かに広く、それらの間でも僅かずつ変化している。上記で説明したバットレス工程を適用し、半導体層を丸めることによって、結果として図２７Ｂに示すような断面を得ることができる。図示されているように、メモリセル（層Ａの４２１、層Ｂの４２２、層Ｃの４２３及び層Ｄの４２４）は異なる断面形状及び異なる幅を有する。しかしながら、メモリセルの高さは略同じである。メモリセルの構造におけるこれらの差によって、結果としてプログラム動作及び消去動作中の性能の差が生じ得る。
図示されてはいないが、チャネルストリップに沿ったメモリセルの構造は、より広いチャネル幅が実装されることになる行に沿って、より小さな直径の穴を用いること等により第１の穴のアレイの穴の間の間隔を調節することによって、チャネル幅寸法を調節することができる。例えば、構造の或る階層の水平チャネルストリングに沿ったＮＡＮＤセルは、ストリングのＧＳＬ端部に近いところでより広いチャネル幅を、ストリングのＳＳＬ端部に近いところでより狭いチャネル幅を有するように、又はその反対に、実装することができる。
例えば図２８Ａは、セルが比較的近接した分布を有する初期の低スレッショルド（低Ｖｔ）状態から、層Ｄ、層Ｃ、層Ｂ及び層Ａが段々と高くなるスレッショルド電圧分布を有する高スレッショルド（高Ｖｔ）状態へのプログラム動作に対するスレッショルド電圧の分布を示している。図２８Ｂは、セルが比較的近接した分布を有する初期の高スレッショルド状態から、層Ｄ、層Ｃ、層Ｂ及び層Ａが段々と低くなるスレッショルド電圧分布を有する低スレッショルド状態への消去動作に対するスレッショルド電圧の分布を示している。プログラム性能及び消去性能におけるこれらの変動は、アレイに対してデータ記憶の余地を制限するとともに、スレッショルド分布を等化するためにより複雑なプログラムアルゴリズム及び消去アルゴリズムを要求する可能性がある。
図２９Ａ及び図２９Ｂは、プログラム動作及び消去動作に対する、より望ましい特性を示している。図２９Ａに示すように、全ての層におけるセルに対する、スレッショルドをより低い初期状態からより高い状態へと増加させるプログラム動作の結果として、図に示すようなより密集した分布が得られることが望ましい。同様に、図２９Ｂは、消去動作又は他のより低いスレッショルドへの動作に対する、より望ましい特性を示しており、この結果としてより密集した分布が得られる。
図３０は、メモリセルの動作特性を調整し、図２９Ａ及び図２９Ｂに示す特性を達成するのを助けるために、どのようにしてバットレス構造を使用することができるかを示している。図３０では、メモリセルのスタックをワード線スライス５１０を通る断面で示している。メモリセルのスタックは層Ａにメモリセル５１１、層Ｂにメモリセル５１２、層Ｃにメモリセル５１３、層Ｄにメモリセル５１４を含む。メモリセルの動作及び構造は半導体層の厚さを変化させることによって調整されている。この例では、半導体層の厚さが上部層Ａから下部層Ｄへと向かうにつれ少しずつ増加している。図２７Ａ及び図２７Ｂを参照して上記で検討したように、メモリセル５１４は、穴タイプのエッチングの傾斜の結果として、セル５１３、５１２、５１１の幅より広い幅を有している。一方、メモリセル５１４は、それより上方にあるセル５１３、５１２、５１１のうちの少なくとも１つ又は全ての深さより小さい深さを有している。これが、図２９Ａ及び図２９Ｂに示すプログラム動作及び消去動作を達成するのに用いることが可能なメモリセルの電気的特性の調整につながる。半導体層又は他のタイプのアクティブ層の厚さの変化量は、例えば、経験的に、又はシミュレーション工程を実行することにより決定することができる。
したがって、本技術の実施形態は、垂直方向における異なる厚さ（高さ）及び水平方向における異なる厚さ（幅）を有するメモリセルを含む。それらの差は、通常の処理のばらつきによって発生するものより大きく、メモリセルに適用されるプログラム動作及び消去動作のうちの１つ又は双方について、そのメモリセルの電気的特性を、アレイにおけるデータ記憶の余地又はプログラム速度若しくは消去速度が改善する分だけ、正常化する傾向がある。
図３１は、ゲートオールアラウンドＧＡＡ・水平チャネル・ＮＡＮＤフラッシュメモリからなるフラッシュメモリアレイ６５０を含む集積回路６２５の簡略化したブロック図である。いくつかの実施形態では、アレイ６５０は３Ｄメモリであり、複数の階層のセルを備える。ローデコーダー（row decoder）６１１はメモリアレイ６５０の複数のワード線、ストリング選択線、及びグランド選択線（６１２）と結合されている。この例では、ブロック６１３の階層／カラムデコーダー（level/column decoder）は、データバス６１７を介して１組のページバッファー６１６と結合され、グローバルビット線及びソース線６１４と結合されている。アドレスはバス６１５上において階層／カラムデコーダー（ブロック６１３）及びローデコーダー（ブロック６１１）に与えられる。データは、データ入力線６２３を介して、汎用プロセッサ若しくは用途特定回路等の集積回路の他の回路６２４（例えば、入力／出力ポートを含む）、又はアレイ６５０によってサポートされるシステムオンチップ機能を提供するモジュールの組合せから与えられる。データは、データ入力線６２３を介して入力／出力ポートへ、又は集積回路６２５の内部若しくは外部の他のデータ宛先へと与えられる。
この例ではステートマシン６１９として実装されているコントローラーは、消去、プログラム、及び読み出しを含む様々な動作を実行するために、電圧供給回路を通じて生成又は提供されるバイアス構成供給電圧の印加を制御する信号を供給する。コントローラーは、当該技術分野で既知の専用ロジック回路を用いて実装することができる。代替の実施形態では、コントローラーは汎用プロセッサを含み、当該汎用プロセッサは同じ集積回路上で実施することができ、デバイスの動作を制御するコンピュータープログラムを実行する。更に別の実施形態では、専用ロジック回路と汎用プロセッサとの組合せをコントローラーの実装に利用することができる。
図３２は３Ｄ・水平チャネル・ＧＡＡメモリブロックを形成する基本的なステップのフローチャートである。フローチャートの第１のブロック（７０１）では、半導体と犠牲層との交互のスタックが基板上に形成される。半導体層の厚さは、例えば、約２０ｎｍとすることができる。高密度デバイスに関しては、ゲートオールアラウンド構造からのより強い電界増強を利用するために、厚さが約１０ｎｍ等、比較的薄いことが好ましい場合がある。したがって、いくつかの実施形態では、半導体層を１０ｎｍのオーダーとすることができる。いくつかのケースでは、半導体ストリップの抵抗値を低くする（セル電流を高くする）ため、またゲートオールアラウンド構造からの過大な電界増強による読み出しディスターブ（read disturb）を減少させるために、厚さが約３０ｎｍ等、比較的厚いことが好ましいことがある。したがって、いくつかの実施形態では、半導体層を３０ｎｍ以上のオーダーとすることができる。最適な半導体の厚さは、最終的なデバイス性能に依存する。なぜなら、これら全ての素因（デバイス材料、デバイス寸法、動作状態）が最終的なデバイス性能に影響を及ぼすであろうからである。更なる他の実施形態では、層の厚さはデバイス性能を調整するために変化する。例えば、下部層は１０ｎｍの厚さを有することができる一方、上部層は２０ｎｍの厚さを有することができる。
犠牲部材の層は、デバイスの形成のための余地を与えるため、形成されるメモリ材料の厚さの２倍より厚くするべきである。したがって、１つの例では、犠牲部材は約５０ｎｍの厚さを有するシリコン酸化物を含むことができる。
フローチャートの第２のブロック（７０２）では、第１の穴のアレイがパターニングされる。穴の直径及び形状は、上記で検討したように、形成される特定の構造の必要に応じて調整することができる。１つの例では、穴は円形とすることができ、６０ｎｍ〜８０ｎｍの範囲の直径を有することができる。他の実施形態では、穴のアレイは任意の適切な形状の穴を有し、同じアレイに円形、楕円形、偏菱形等を含む異なる形状を有する穴を含むことができる。穴間の間隔はメモリセルのチャネル幅の決定要因と成り得ることができ、例えば１０ｎｍ〜３０ｎｍの範囲内とすることができる。穴のアレイに対するエッチングの輪郭（etching profile）は、より均一なメモリセル構造を提供するために、可能な限り垂直であるべきである。ゲートオールアラウンドメモリセルのチャネルサイズ（ＮＡＮＤストリングビット線サイズ）は穴間の間隔及び半導体層の厚さによって決定される。
フローチャートの第３のブロック（７０３）では、上記で詳細に説明したように、底部のパターニングされたアクティブ層の下のバットレス支柱を含むバットレス支柱を残しつつ、犠牲部材を除去するための選択的エッチングが穴を介して実行される。結果としてのバットレス構造は、支柱の間において、穴を垂直に通過し、かつ、ビット線方向及びワード線方向と水平な通路であって、その中にワード線材料を堆積することが可能な通路を含む。
フローチャートの第４のブロック（７０４）では、半導体層の縁部を、特にメモリセルチャネルの領域において、丸める工程を実行することができる。この丸めを実施する様々な工程が上記で説明されている。メモリセルチャネルを丸めることは、メモリセルアレイに対する電界増強特性に重大な影響を及ぼす可能性がある。
フローチャートの第５のブロック（７０５）では、メモリ材料がバットレス構造に形成される。ＮＡＮＤフラッシュの場合、メモリ材料はＢＥ−ＳＯＮＯＳ構造、ＯＮＯ構造、ＭＡＮＯＳ構造、又は他の電荷トラッピング技術等の多層誘電体電荷トラッピング構造を含むことができる。１つの例では、ＢＥ−ＳＯＮＯＳ構造は通常約２０ｎｍの厚さを有するように形成される。
フローチャートの第６のブロック（７０６）では、ドープされたポリシリコン又は他のアクティブ材料等のワード線材料がメモリ膜の形成後にバットレス構造に残された通路の中の穴に充填される。この段階で、ワード線材料はバットレス構造を通ってワード線方向及びビット線方向の双方に延在する通路を充填することができ、パターニングされた半導体層上のメモリ膜を完全に取り囲むことができる。
フローチャートの第７のブロック（７０７）では、第２の穴のアレイが、第１の穴のアレイからビット線方向に平行な線の上でずらされてパターニングされ、ビット線方向に延在している通路におけるワード線材料を分断し、これにより、ゲートオールアラウンドワード線として動作し、この例ではＮＡＮＤストリングビット線である水平のアクティブ線によって貫通される垂直スライス又は壁を形成する。また、第２の穴のアレイはワード線方向に向かう半導体層のエクステンションも分断し、これにより、各層のＮＡＮＤストリングに沿った半導体材料の個々のストリップが分離される。この工程例において、バットレス構造の支柱は、ＮＡＮＤストリングのチャネル線として動作する半導体材料のストリップに沿って分布した状態のまま残り、メモリセル間のブロック構造の部分の、隣接する階層の半導体材料の個々のストリップの間に延在する。
図示する例では、第２のアレイの穴タイプのエッチングの直径は、例えば、４０ｎｍ〜６０ｎｍのオーダーとすることができて、メモリ実施形態におけるビット線及びワード線を分離する。第２のアレイの穴のサイズは、少なくともメモリセル領域においては、ビット線の寸法及びゲートオールアラウンドワード線のサイズに依存する。第２の穴のアレイは、任意の適切な形状の穴を有することができ、同じアレイで円形、楕円形、偏菱形等を含んだ異なる形状の穴を有することができる。いくつかの実施形態では、第２の穴のアレイにわたって再酸化、ワード線又はチャネルのポリシリコンのトリミング、メモリ材料のトリミング等の追加の処置を所望とあれば実行することができる。
フローチャートの第８のブロック（７０８）では、ＳＳＬ構造、ＧＳＬ構造、ソース線コンタクト、及びビット線パッドを含む、メモリセルブロックのための他の構造を完成するのに必要なステップが実行される。また、周辺回路を完成するのに必要なステップについても述べておく。当然のことながら、ブロックにおける他の構造及び周辺回路を完成させるためのそれらの追加のステップを実行する順序は特定の製造シーケンスに応じて選択することができる。
フローチャートの第９のブロック（７０９）では、バックエンドオブラインＢＥＯＬステップが明らかにされる。上に重なるパターニングされた金属層及び集積回路を完成させるのに必要な他の構造を提供するために、これらのステップが実行される。
本明細書における技術は、水平チャネル及び垂直ゲートを有する垂直メモリデバイスのビット線構造及びワード線構造の双方を画定するために、アクティブ層（例えば、半導体）と犠牲層（例えば、絶縁体）の交互のスタックにわたって２つの穴のパターニング工程を用いる工程を含む。第１の穴パターニングステップは、線の曲がり又は波状になる問題点に煩わされる可能性がある高アスペクト比の線タイプのエッチングを避けて、各セルの「メモリセルサイズ」、又はチャネル長及びチャネル幅を画定することができる。
本明細書において記載される技術は、ＧＡＡ構造を形成する後続の工程の間、アクティブ層とともに構造を維持するバットレスを形成する支柱のアレイを残しつつ、犠牲層の一部分を除去する高選択性等方性エッチングを用いる工程を含む。
丸め工程は絶縁バットレスの形成の前又は後のいずれかに実行することができ、メモリセルチャネルが丸みを帯びた形状を形成するのを可能にする。この丸みを帯びた形状を形成することはデバイス性能に関する重大な要因と成り得る。
次に、メモリ材料（例えば、ＯＮＯ）及びワード線を形成する導電性材料（例えば、ポリシリコン）を第１の穴パターンを通じて充填してＧＡＡ構造を形成する。
第２の穴パターニングによって、ビット線と、ワード線を形成するワード線導電材料とを接続するアクティブ層のエクステンションを分離する。結果として水平チャネルＧＡＡ ＮＡＮＤフラッシュセルのアレイを形成することができる。また、上記で検討したように、様々なアレイタイプを形成するために他のタイプのメモリ材料を用いることもできる。
この２回の穴パターニングに基づき、コンパクトな４Ｆ２のフットプリントでメモリセルを実装することができる。
水平チャネル・ゲートオールアラウンドフラッシュメモリセルが記載される。このメモリセル構造は単一の２Ｄアレイにおいて実装するか、又は３Ｄメモリ構造の基礎として動作させることができる。２Ｄアレイ及び３Ｄメモリ構造は水平チャネル・ゲートオールアラウンドＮＡＮＤアレイを含むことができる。製造方法及びアレイ構造は、例えば、誘電体電荷トラッピングメモリ材料をプログラマブル抵抗メモリ材料と置き換えることによって、他のタイプのメモリ技術に適用することができる。
本発明は、上記で詳述した好ましい実施形態及び例を参照することによって開示されているが、これらの例については、限定的な意味ではなく例示的な意味を意図していることを理解されたい。本発明の趣旨及び添付の特許請求の範囲の範囲内に入る変更形態及び組合せが当業者には容易に思い浮かぶことが想定される。

Claims (13)

  1. 複数の階層において材料の層の一部を有する水平アクティブ線の複数のスタックであって、前記材料の層の一部は、行及び列で配置されて該材料の層を貫通する第１の穴のアレイと第２の穴のアレイによって画定される側部を有する水平アクティブ線を形成し、前記第２の穴のアレイは前記第１の穴のアレイから第１方向にずらされることでワード線方向の前記水平アクティブ線を分断し、かつ、前記水平アクティブ線は前記第１方向に延在する、スタックと、
    前記複数のスタックにおける前記水平アクティブ線の間に垂直に延在する複数の絶縁支柱を含むバットレス構造であって、前記複数の絶縁支柱中の各絶縁支柱は、前記水平アクティブ線間の支持体として垂直に固定され、前記複数の絶縁支柱中の各絶縁支柱は、前記アレイの２つの列及び２つの行において隣接する穴の周縁の間で、かつ、前記隣接する穴の周縁から間隔をあけて設けられる、バットレス構造と、
    前記第１の穴のアレイ中の穴の行の間に設けられる前記水平アクティブ線によって貫通され、前記水平アクティブ線を取り囲む複数の垂直スライスであって、前記第２の穴のアレイ中の穴の行と列によって分断される前記垂直スライスは、垂直方向と前記ワード線方向の両方に延在することでワード線として動作する、複数の垂直スライスと、
    前記水平アクティブ線を取り囲み、かつ、前記複数のスタックにおける前記水平アクティブ線と前記複数の垂直スライスのうちの前記垂直スライスとの間に設けられるメモリ膜と、
    を含むメモリデバイス。
  2. 前記水平アクティブ線は半導体チャネル線を含む、請求項１に記載のメモリデバイス。
  3. 前記メモリ膜は多層誘電体電荷トラッピング構造を含み、前記水平アクティブ線は半導体を含み、前記垂直スライスは導電性材料を含む、
    請求項１に記載のメモリデバイス。
  4. 前記水平アクティブ線のうちの少なくとも１つは、同じスタックにおける前記水平アクティブ線のうちの他の少なくとも１つの垂直方向の厚さと異なる垂直方向の厚さを有する、
    請求項１に記載のメモリデバイス。
  5. 前記水平アクティブ線は、波形形状の対向する側部を有する、
    請求項１に記載のメモリデバイス。
  6. 前記複数の水平アクティブ線は丸められた表面を有し、前記複数の水平アクティブ線は前記丸められた表面で前記複数の垂直スライスを貫通する、
    請求項１に記載のメモリデバイス。
  7. 前記水平アクティブ線は水平ＮＡＮＤビット線ストリップを含み、前記メモリ膜は誘電体電荷トラッピング構造を含む、
    請求項１に記載のメモリデバイス。
  8. 犠牲層とアクティブ層との交互のスタックを形成することと、
    前記スタックを貫通して延在する第１の穴のアレイを形成することであって、前記アレイは穴の行及び列に配列されてパターニングされたアクティブ層を形成することと、
    前記穴のアレイのうちの前記穴において露出する前記犠牲層の材料を、前記パターニングされたアクティブ層と前記パターニングされたアクティブ層の間に延在する支柱のアレイとを含むバットレス構造を結果として形成することになる量だけ除去することと、
    前記バットレス構造の前記パターニングされたアクティブ層の少なくとも一部分に、メモリ膜を用いてライニングを施すことと、
    前記ライニングを施すことの後に前記バットレス構造をアクティブ材料で充填することと、
    前記第１の穴のアレイからずらして第２の穴のアレイを形成し、これにより、ライニングを施された前記アクティブ層の前記第１の穴のアレイのうちの穴の間のワード線方向のエクステンションを分断して、第１の方向に延在するライニングを施された水平アクティブ線を形成し、前記アクティブ材料を、前記ライニングを施された水平アクティブ線によって貫通される垂直スライスに分離することと、
    を含むメモリの製造方法。
  9. 前記ライニングを施すことの前に、前記パターニングされたアクティブ層の縁部を丸めることを含む、
    請求項８に記載の方法。
  10. 前記メモリ膜は多層誘電体電荷トラッピング構造を含み、前記水平アクティブ線は半導体を含み、前記垂直スライスは半導体を含む、
    請求項８に記載の方法。
  11. 前記アクティブ層のうちの少なくとも１つは、前記スタックの前記アクティブ層のうちの他の少なくとも１つの厚さと異なる厚さを有する、
    請求項８に記載の方法。
  12. 前記水平アクティブ線は、波形形状の対向する側部を有する、
    請求項８に記載の方法。
  13. 前記第１の穴のアレイのうちの穴は円形、矩形、又は楕円形である、
    請求項８に記載の方法。
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