KR20160059930A - 수직 및 3차원 메모리 장치들과 그 제조 방법들 - Google Patents

수직 및 3차원 메모리 장치들과 그 제조 방법들 Download PDF

Info

Publication number
KR20160059930A
KR20160059930A KR1020150028317A KR20150028317A KR20160059930A KR 20160059930 A KR20160059930 A KR 20160059930A KR 1020150028317 A KR1020150028317 A KR 1020150028317A KR 20150028317 A KR20150028317 A KR 20150028317A KR 20160059930 A KR20160059930 A KR 20160059930A
Authority
KR
South Korea
Prior art keywords
holes
horizontal
array
memory
lines
Prior art date
Application number
KR1020150028317A
Other languages
English (en)
Other versions
KR101644424B1 (ko
Inventor
시흐-핑 홍
Original Assignee
매크로닉스 인터내셔널 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매크로닉스 인터내셔널 컴퍼니 리미티드 filed Critical 매크로닉스 인터내셔널 컴퍼니 리미티드
Publication of KR20160059930A publication Critical patent/KR20160059930A/ko
Application granted granted Critical
Publication of KR101644424B1 publication Critical patent/KR101644424B1/ko

Links

Images

Classifications

    • H01L27/11521—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1443—Non-volatile random-access memory [NVRAM]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

메모리 장치가 개시되며, 게이트-올-어라운드 구조를 제공하도록 NAND 스트링 채널 라인들과 같은 수평 액티브 라인들의 복수의 스택들과 함께 상기 수평 액티브 라인들에 의해 관통되고 둘러싸는 복수의 수직 슬라이스들을 구비하는 메모리 셀들의 블록을 포함한다. 메모리 필름은 상기 복수의 스택들 내의 상기 수평 액티브 라인들 및 상기 복수의 수직 슬라이스들 내의 수직 슬라이스들 사이에 배치된다. 3차원의 수평 채널 게이트-올-어라운드 NAND 플래시 메모리가 제공된다. 메모리를 제조하기 위한 방법은 버트레스 공정을 수반한다. 상기 버트레스 공정은 수평 채널의 게이트-올-어라운드 구조들을 가능하게 한다.

Description

수직 및 3차원 메모리 장치들과 그 제조 방법들{VERTICAL AND 3D MEMORY DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 고밀도 집적 회로 장치들에 관한 것이다. 특히, 본 발명에 따른 실시예들은 고밀도 장치를 위한 구조와 제조 방법을 제공한다.
집적 회로들 내의 장치들의 임계 치수들이 통상의 메모리 셀 기술들의 한계들까지 축소됨에 따라, 설계자들은 보다 큰 저장 용량을 구현하고, 보다 낮은 비트 당 비용을 구현하기 위해 메모리 셀들의 다중 평면들을 적층하기 위한 기술들을 개발해오고 있다. 예를 들면, 박막 트랜지스터 기술들이 Lai 등의 "다층 적층 가능한 박막 트랜지스터(TFT) NAND형 플래시 메모리(A Multi-Layer Stackable Thin-Film Transistor(TFT) NAND-Type Flash Memory)"(IEEE Int'l Electron Devices Meeting, 11-13 Dec. 2006); 및 Jung 등의 "30㎚ 이상의 노드를 위한 TANOS 구조상의 단결정 실리콘 층들의 적층을 이용한 3차원적으로 적층된 NAND 플래시 메모리 기술(Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30㎚ Node"(IEEE Int'l Electron Devices Meeting, 11-13 Dec. 2006)에 기재된 전하 트래핑 기술들에 적용되고 있다.
일부 배치들에 있어서, 3D 메모리 장치는 절연 물질에 의해 분리되는 반도체 물질의 다중 스트립들(strips)의 형태로 복수의 리지(ridge) 형상의 스택들을 포함한다. 상기 반도체 물질의 스트립들은, 예를 들면 NAND 스트링들 내의 메모리 셀들의 수평 채널들이다. 3차원 수직 게이트(3DVG) 구성으로 언급되는 이들 특징들을 구비하는 하나의 구성이 도 1을 참조하여 다음에 기재된다. Shih-Hung Chen 및 Hang-Ting Lue가 발명자들로서 2013년 8월 6일에 등록된 미국 특허 제8,503,213호(발명의 명칭: "Memory Architecture of 3D Array with Alternating Memory String Orientation and String Select Structures")를 참조하기 바란다.
전하 트래핑 기술에 수직 채널의 NAND 셀들을 제공하는 다른 구조가 Katsumata 등의 "초고밀도 저장 장치들을 위한 16의 적층된 층들을 갖는 피아프 형상의 BiCS 플래시 메모리 및 다층-레벨-셀 동작(Pipe-shaped BiCS Flash Memory with 16 Stacked Layers and Multi-Level-Cell Operation for Ultra High Density Storage Devices)"(2009 Symposium on VLSI Technology Digest of Technical Papers, 2009)에 기재되어 있다. Katsumata 등에 기재된 구조는 각 게이트/수직 채널 계면에서 저장 사이트를 생성하기 위해 실리콘-산화물-질화물-산화물-실리콘(SONOS) 전하 트래핑 기술을 이용하는 수직 채널의 수평 게이트 NAND를 포함한다. 상기 메모리 구조는 기판에 인접하는 보다 낮은 선택 게이트 및 상단의 상부 선택 게이트를 구비하는 상기 NAND 게이트를 위한 수직 채널로서 정렬되는 반도체 물질의 칼럼을 기초로 한다. 복수의 수평 워드 라인들은 상기 칼럼들과 교차되는 평면형 워드 라인층들을 이용하여 형성되어, 각 층에서 수직 채널의 게이트-올-어라운드(gate-all-around: GAA) 셀을 형성한다.
다른 예들에 있어서, 수직 채널들(또는 NAND 비트 라인들)은 수직 NAND 스트링 구성들을 위한 스트립들 사이에 배치될 수 있다. 예를 들면, Hang-Ting Lue 및 Shi-Hung Chen이 발명자들로서 2013년 1월 29일에 등록(2011년 1월 19일에 출원)되고, 여기에 개시 사항이 전체적으로 참조로 포함되는 미국 특허 제8,363,476호(발명의 명칭: "Memory Device, Manufacturing Method And Operating Method Of The Same")를 참조하기 바란다.
그 개시 사항들이 여기에 전체적으로 참조로 포함되는 Chia-Jung Chiu와 Guanru Lee가 발명자들로서 2013년 7월 3일에 출원된 미국 특허 출원 제13/935,375호(발명의 명칭: 3차원 장치를 위한 다마신 도전체"(Damascene Conductor for a 3D Device") 및 Yen-Hao Shih와 Hang-Ting Lue가 발명자들로서 2013년 9월 17일에 출원된 미국 특허 출원 제14/029,305호(발명의 명칭: "3차원 장치를 위한 복수의 연장부들을 갖는 도전체(Conductor with a Plurality of Vertical Extensions for a 3D Device")에 기재된 바와 같이 많은 기술들이 3차원(3D) 어레이들의 구조와 미들을 제조하기 위한 공정들을 개선하도록 추구되어 왔다.
3DVG 구성, 수직 NAND 구성 및 다른 고밀도 구조들에 이용되는 것들과 같은 큰 종횡비의 트렌치들 내의 리비들 사이에 수직 칼럼들을 포함하는 도전성 라인들의 형성은 복잡한 패터닝 기술들을 필요로 할 수 있다. 트렌치 기술들을 이용하여 형성되는 상기 리지 같은 스택들은 매우 협소할 수 있다. 그러나, 상기 리지 같은 스택들은 제조 공정 동안에 구부러지거나 움직일 수 있다. 이들 문제점들과 고밀도의 스택들의 형성과 관련된 다른 문제점들 수율을 감소시킬 수 있다.
메모리 셀 기술들과 복잡한 3차원(3D) 구조들 내에 이용될 수 있는 형태의 메모리 셀들을 액세스하기 위한 워드 라인들 및 비트 라인들의 형성을 위한 기술들을 제공하는 것이 요구된다.
메모리 장치가 개시되며, 수평 액티브 라인들의 복수의 스택들(stacks)을 포함하는 메모리 셀들의 블록(block); 상기 수평 액티브 라인들에 의해 관통되고, 상기 수평 액티브 라인들을 둘러싸는 복수의 수직 슬라이스들(slices); 그리고 상기 복수의 스택들 내의 상기 수평 액티브 라인들 및 상기 복수의 수직 슬라이스들 내의 상기 수직 슬라이스들 사이의 메모리 필름을 포함한다.
이러한 셀들의 3차원(3D) NAND 어레이를 위한 블록 구조 내에 구현될 수 있는 유전 전하 트래핑(dielectric charge trapping) 메모리 셀이 기재된다. 상기 메모리 셀은 수평 채널 라인, 상기 수평 채널 라인을 둘러싸는 유전 전하 트래핑 구조, 그리고 다층의 유전 전하 트래핑 구조 및 상기 수평 채널 라인을 둘러싸는 수직 게이트-올-어라운드(GAA) 구조를 포함할 수 있다.
메모리를 제조하기 위한 방법이 기재된다. 상기 방법은 버트레스(buttress) 공정을 수반하며, 임의의 실행 순서로 다음의 단계들을 포함할 수 있다.
(1) 교대로 배치되는 희생층들 및 액티브층들의 스택을 형성하는 단계를 포함할 수 있고, 여기서 상기 액티브층들은 상기 어레이 내에 형성되는 메모리 셀들을 위한 채널 라인들로 이용되는 반도체 물질이 될 수 있으며;
(2) 상기 스택을 통해 연장되는 홀들의 어레이를 형성하는 단계를 포함할 수 있고, 상기 어레이는 패터닝된 액티브층들을 형성하도록 홀들의 열들(rows) 및 행들(columns)로 정렬되며, 여기서 상기 홀들의 제1 어레이는 상기 어레이 내에 형성되는 메모리 셀들을 위한 채널 길이의 결정에서의 인자가 될 수 있고;
(3) 상기 패터닝된 액티브층들과 결합하여 버트레스 구조(buttress structure)를 제공하는 상기 패터닝된 액티브층들 사이로 연장되는 포스트들(posts)의 어레이의 형성을 가져오는 양으로 상기 홀들의 어레이 내의 상기 홀들 내에 노출되는 상기 희생층들의 물질을 제거하는 단계를 포함하며;
(4) 상기 버트레스 구조 내의 상기 패터닝된 액티브층들의 모두 또는 적어도 일부들을 메모리 필름으로 라이닝(lining)하는 단계를 포함하고, 여기서 상기 메모리 필름은 상기 어레이 내에 형성되는 메모리 셀들을 위한 다층의 유전 전하 저장 구조가 될 수 있으며;
(5) 상기 라이닝 후에 액티브 물질로 상기 버트레스 구조를 채우는 단계를 포함하고, 여기서 상기 액티브 물질은 상기 어레이 내에 형성되는 메모리 셀들을 위한 워드 라인들로 이용되는 도핑된 반도체 또는 다른 도전성 물질이 될 수 있으며;
(6) 제1 방향으로 연장되는 정렬된 수평 액티브 라인들을 형성하도록 상기 홀들 사이의 워드 라인 방향으로 연장부들을 자르고, 상기 액티브 물질을 상기 정렬된 수평 액티브 라인들에 의해 관통되는 수직 슬라이스로 분리하도록 상기 제1 어레이로부터 오프셋(offset)되는 홀들의 제2 어레이를 형성하는 단계를 포함한다. 상기 수평 액티브 라인들은 상기 어레이 내에 형성되는 메모리 셀들을 위한 수평 채널들(또는 NAND 스트링 비트 라인들)이 될 수 있다. 상기 액티브 물질의 수직 슬라이스들은 상기 수평 액티브 라인들을 둘러싸는 GAA 워드 라인들이 될 수 있다. 수평 채널 GAA 플래시 메모리 셀들의 3차원 어레이는 여기에 기재되는 공정들을 이용하여 만들어질 수 있다.
보다 통상적으로는, 임의의 형태의 적층형 집적 회로 구조를 제조하는 방법이 개시되며, 액티브층들 사이의 희생층을 포함하는 스택을 형성하는 단계, 그리고 상기 스택을 통해 연장되는 복수의 홀들을 형성하는 단계를 포함하고, 상기 복수의 홀들은 패터닝된 액티브층들을 가져온다. 이후에, 상기 홀들 내에 노출되는 상기 희생층이 상기 패터닝된 액티브층들 및 상기 패터닝된 액티브층들 사이로 연장되는 상기 희생층의 남아 있는 부분들에 의해 형성되는 지지체들(supports)의 어레이를 포함하는 버트레스 구조의 형성을 가져오는 양으로 상기 홀들의 어레이 내에서 제거된다. 상기 홀들은 다양한 형상들을 가질 수 있고, 규칙적인 어레이 또는 불규칙한 어레이와 같이 다양한 패턴들로 정렬될 수 있다. 상기 형상들과 배열은 상기 액티브층들 및 상기 지지체들의 원하는 형상들을 위한 바람직한 패턴에 의존한다. 따라서, 상기 복수의 홀들 내의 홀들은 원형, 사각형, 타원형 또는 다른 형상들이 될 수 있다. 또한, 상기 복수의 홀들은 다른 형상들을 갖는 홀들을 포함할 수 있다. 이후에, 상기 버트레스 구조의 형성 후, 물질이나 물질들이 상기 버트레스 구조의 지지체들 주위의 액티브층들 사이에 증착될 수 있다.
본 발명의 다른 측면들과 이점들은 다음의 도면들, 발명의 상세한 설명 및 특허청구범위에 대한 검토를 통해 알 수 있을 것이다.
본 발명은 수평 채널들 및 수직 게이트들을 갖는 수직 메모리 장치를 위한 비트 라인 및 워드 라인 구조들을 정의하도록 교대로 배치되는 액티브층들(예를 들면, 반도체) 및 희생층들(예를 들면, 절연체)의 스택을 통한 두 홀 패터닝 단계들을 이용하는 공정을 포함한다. 상기 제1 홀 패터닝 단계는 각 셀에 대하여 상기 "메모리 셀 크기" 또는 채널 길이 및 폭을 정의할 수 있고, 라인 구부러짐이나 움직임(wiggling) 문제들을 야기할 수 있는 높은 종횡비의 라인 형태 식각이 방지된다. 본 발명에 따른 기술은 GAA 구조를 형성하는 후속하는 공정 동안에 액티브층들과 함께 상기 구조를 유지하기 위한 버트레스를 형성하는 포스트들의 어레이를 남기면서 희생층들의 일부들을 제거하도록 높은 선택비의 등방성 식각을 이용하는 공정을 포함한다. 라운딩 공정은 절연 버트레스 형성 후에 또는 전에 수행될 수 있으며, 장치 성능 상의 중요한 인자가 될 수 있는 상기 메모리 셀 채널들을 위한 라운드진 형상의 형성을 가능하게 한다. 워드 라인을 위한 메모리 물질(예를 들면, ONO) 및 도전성 물질(예를 들면, 폴리실리콘)이 이후에 상기 GAA 구조를 형성하도록 상기 제1 홀 패턴을 통해 채워진다. 상기 제2 홀 패터닝은 워드 라인들을 형성하도록 비트 라인들과 워드 라인 도전성 물질을 연결하는 상기 액티브층들 내의 연장부들을 분리시킨다. 그 결과, 수직 채널 GAA NAND 플래시 셀들의 어레이가 형성될 수 있다. 또한, 다른 유형들의 메모리 물질들이 다양한 어레이 형태들의 형성을 위해 전술한 바와 같이 사용될 수 있다. 이러한 두 번의 홀 패터닝에 기초하여, 상기 메모리 셀들은 조밀한 4F2 풋 프린트(foot print)를 가지고 구현될 수 있다. 수평 채널 게이트-올-어라운드 플래시 메모리 셀이 설명된다. 이러한 메모리 셀 구조는 단일 2차원 어레이 내에 구현될 수 있거나, 3차원 메모리 구조의 기초로 기능할 수 있다. 상기 2차원 어레이 및 상기 3차원 어레이 구조는 수평 채널 게이트-올-어라운드 NAND 어레이를 포함할 수 있다. 상기 제조 방법과 어레이 구조는, 예를 들면 상기 전하 트래핑 메모리 물질을 프로그램 가능한 저항 메모리 물질로 대체함에 의해 다른 형태들의 메모리 기술들에 대해 적용될 수 있다.
도 1은 종래 기술에 따른 3D 수직 게이트 NAND 구조의 사시도이다.
도 2는 여기서 설명되는 제조 공정에서 중간 어셈블리로서 형성되는 3차원 버트레스 구조의 사시도이다.
도 3은 여기서 설명되는 제조 공정의 제1 대표 단계에서의 어셈블리의 사시도이다.
도 4는 여기서 설명되는 제조 공정의 제2 대표 단계에서의 어셈블리의 사시도이다.
도 5는 여기서 설명되는 제조 공정의 제3 대표 단계에서의 어셈블리의 사시도이다.
도 6은 도 5에 도시된 어셈블리의 레이아웃도이다.
도 7은 여기서 설명되는 제조 공정의 선택적인 제3 대표 단계에서의 어셈블리의 사시도이다.
도 8은 도 5에 도시된 어셈블리의 레이아웃도이다.
도 9는 홀들의 제1 어레이를 위한 마스크 패턴의 레이아웃에서의 도면이다.
도 10은 도 5 및 도 7에 예시된 바와 같은 포스트들의 어레이의 형성을 가져오는 희생층의 제거에 이용되는 식각 공정의 논의를 위해 언급되는 도면이다.
도 11은 여기서 설명되는 제조 공정의 제4 대표 단계에서의 어셈블리의 사시도이다.
도 12는 도 11에 도시된 바와 같은 액티브층들의 에지들을 라운딩시키기 위한 하나의 공정에 따라 형성되는 어셈블리의 사시도이다.
도 13a 및 도 13b는 도 11에 도시된 액티브층들의 에지들을 라운딩시키기 위한 다른 공정에 따라 형성되는 어셈블리의 사시도이다.
도 14는 도 11에 도시된 액티브층들의 에지들을 라운딩시키기 위한 또 다른 공정에 따라 형성되는 어셈블리의 사시도이다.
도 15는 여기서 설명되는 제조 공정의 제5 대표 단계에서의 어셈블리의 사시도이다.
도 16은 여기서 설명되는 제조 공정의 제6 대표 단계에서의 어셈블리의 사시도이다.
도 17은 여기서 설명되는 제조 공정의 제7 대표 단계에서의 어셈블리의 사시도이다.
도 18은 특정한 특징들을 예시하는 목적들을 위해 제거되는 메모리 필름을 갖는 구조의 사시도이다.
도 19는 제거되는 메모리 필름을 갖는 도 18에 도시된 구조의 레이아웃도이다.
도 19a는 제거되는 워드 라인 스트립들을 갖는 도 19에 도시된 구조의 레이아웃도이다.
도 19b 및 도 19c는 도 19a에 도시된 레이아웃의 A-A' 및 B-B' 라인들로 취한 단면도들이다.
도 20은 수직 슬라이스 워드 라인들을 관통하는 게이트-올-어라운드 메모리 셀들의 어레이를 예시하는 X-Z 평면 내에서 취한 단면도이다.
도 21－도 25는 전술한 홀들의 제1 어레이를 위한 선택적인 레이아웃 패턴들을 예시하는 도면들이다.
도 26은 여기서 설명되는 GAA 메모리 셀들을 위한 복수의 단면 형상들을 예시하는 도면이다.
도 27a 및 도 27b는 수직 측벽들을 갖지 않는 홀 형태 식각에 의해 영향을 받을 수 있는 메모리 채널 폭 및 채널 높이의 측면들을 예시하는 도면들이다.
도 28a 및 도 28b는 상기 구조의 다른 층들 내에 다른 기하학적 구조들을 갖는 메모리 셀들의 어레이에 대한 프로그램 및 소거 특성들을 예시하는 도면들이다.
도 29a 및 도 29b는 여기서 설명되는 기술들에 의해 구현될 수 있는 바람직한 프로그램 및 소거 특성들을 예시하는 도면들이다.
도 30은 여기서 설명되는 실시예에 따른 게이트-올-어라운드 메모리 셀들을 위한 채널 단면 형상들을 예시하는 도면이다.
도 31은 여기서 설명되는 바와 같이 GAA 수평 채널 NAND 플래시 메모리를 통합하는 집적 회로 메모리의 간략화된 도면이다.
도 32는 여기서 설명하는 바와 같은 버트레스 구조에 기초 하는 제조 공정에 대한 흐름도이다.
본 발명의 실시예들의 상세한 설명이 도 1－도 32를 참조하여 제공된다.
도 1은 NAND 스트링 비트 라인들로서 구성되는 수평 반도체 스트립들(strips)의 다중 층들 및 상기 층들 내의 스트립들의 스택들 사이의 수직 연장부들과 함께 워드 라인들로서 기능하는 상기 스트립들과 교차되는 다중의 패터닝된 도전성 라인들을 갖는 미국 특허 제8,503,213호에 기재된 바와 같은 종래 기술의 3차원 수직 게이트(3DVG) NAND-플래시 메모리 어레이 구조의 예시적인 사시도이다. 도 1에 있어서, 절연 물질이 추가적인 구조를 노출시키도록 상기 도면으로부터 제거되어 있다. 예를 들면, 절연층들은 리지 형상(ridge-shaped)의 스택들 내에서 상기 반도체 스트립들 사이에서 제거되며, 상기 반도체 스트립들의 리지 형상의 스택들 사이에서 제거된다.
상기 다층 어레이는 절연층 상에 형성되며, 복수의 리지 형상 스택들과 컨포멀한(conformal) 복수의 워드 라인들(125-1,…, 125-N-1, 125-N)을 제공하는 패터닝된 폴리실리콘층들을 포함한다. 상기 복수의 리지 형상의 스택들은 반도체 스트립들(112, 113, 114, 115)을 포함한다. 동일한 평면 내의 반도체 스트립들은 계단형(stairstep) 구조에 의해 함께 전기적으로 연결된다.
계단형 구조들(112A, 113A, 114A, 115A)은 반도체 스트립들(112, 113, 114, 115)과 같은 반도체 스트립들을 종료시킨다. 예시한 바와 같이, 이들 계단형 구조들(112A, 113A, 114A, 115A)은 상기 어레이 내의 평면들을 선택하는 디코딩(decoding) 회로부와의 연결을 위해 다른 비트 라인들에 전기적으로 연결된다. 이들 계단형 구조들(112A, 113A, 114A, 115A)은 상기 복수의 리지 형상의 스택들이 정의되는 것과 동시에 패터닝될 수 있다.
계단형 콘택 구조들을 갖는 비트 라인 패드들(102B, 103B, 104B, 105B)은 반도체 스트립들(102, 103, 104, 105)과 같은 반도체 스트립들을 종료시킨다. 예시한 바와 같이, 이들 비트 라인 패드들(102B, 103B, 104B, 105B)은 상기 어레이 내의 평면들을 선택하는 디코딩 회로부와의 연결을 위해 다른 비트 라인들에 전기적으로 연결된다. 이들 비트 라인 패드들(102B, 103B, 104B, 105B)은 상기 복수의 리지 형상의 스택들이 정의되는 것과 동시에 패터닝될 수 있다.
반도체 스트립들의 임의로 정해진 스택이 상기 비트 라인 패드들(112A, 113A, 114A, 115A) 또는 상기 비트 라인 패드들(102B, 103B, 104B, 105B)에 연결되지만 이러한 구성에서 모두에 연결되지는 않는다. 반도체 스트립들의 스택은 비트 라인 단부에서 소스 라인 단부까지의 배향 또는 소스 라인 단부에서 비트 라인 단부까지의 배향의 두 대향하는 배향들의 하나를 가진다. 예를 들면, 상기 반도체 스트립들(112, 113, 114, 115)의 스택은 비트 라인 단부에서 소스 라인 단부까지의 배향을 가지며, 상기 반도체 스트립들(102, 103, 104, 105)의 스택은 소스 라인 단부에서 비트 라인 단부까지의 배향을 가진다.
상기 계단형 구조들(112A, 113A, 114A, 115A)에 의해 일측 단부에서 종료되는 상기 반도체 스트립들(112, 113, 114, 115)의 스택은 SSL 게이트 구조(119), 게이트 선택 라인(GSL)(126), 워드 라인들(125-1 WL 내지 125-N WL), 게이트 선택 라인(GSL)(127)을 통과하며, 대응되는 소스 라인에 의해 타측 단부에서 종료된다. 상기 반도체 스트립들(112, 113, 114, 115)의 스택은 상기 계단형 구조들(102B, 103B, 104B, 105B)에 도달하지 않는다.
상기 비트 라인 패드들(102B, 103B, 104B, 105B)에 의해 일측 단부에서 종료되는 상기 반도체 스트립들(102, 103, 104, 105)의 스택은 SSL 게이트 구조(109), 게이트 선택 라인(GSL)(127), 워드 라인들(125-N WL 내지 125-1 WL), 게이트 선택 라인(GSL)(126)을 통과하며, 소스 라인(도면의 다른 부분들에 의해 보기 어려움)에 의해 타측 단부에서 종료된다. 상기 반도체 스트립들(102, 103, 104, 105)의 스택은 상기 비트 라인 패드들(112A, 113A, 114A, 115A)에 도달하지 않는다.
메모리 물질의 층은 상기 워드 라인들(125-1 내지 125-N)을 상기 반도체 스트립들(112-115 및 102-105)로부터 분리시킨다. 접지 선택 라인들(GSL 126, GSL 127)은 상기 워드 라인들과 유사하게 상기 복수의 리지 형상의 스택들에 컨포멀하다.
비트 라인들 및 스트링 선택 라인들은 상기 금속층들 ML1, ML2 및 ML3에 형성된다.
트랜지스터들은 상기 비트 라인 패드들(112A, 113A, 114A)과 상기 워드 라인(125-1) 사이에 형성된다. 상기 트랜지스터들에 있어서, 상기 반도체 스트립(예를 들면, 113)은 상기 장치의 채널 영역으로 기능한다. SSL 게이트 구조들(예를 들면, 119, 109)은 상기 워드 라인들(125-1 내지 125-N)이 정의되는 단계와 동일한 단계 동안에 패터닝된다. 실리사이드의 층은 상기 워드 라인들, 상기 접지 선택 라인들의 상면 및 상기 게이트 구조들(109, 119) 상부를 따라 형성될 수 있다. 상기 메모리 물질의 층은 상기 트랜지스터들을 위한 게이트 유전체로 기능할 수 있다. 이들 트랜지스터들은 상기 어레이 내의 특정한 리지 형상의 스택들을 선택하기 위한 디코딩 회로부에 연결되는 스트링 선택 게이트들로 기능한다.
상기 제1 금속층 ML1은 상기 반도체 물질 스트립들에 대해 평행한 세로의 배향을 갖는 스트링 선택 라인들을 포함한다. 이들 ML1 스트링 선택 라인들은 층간 커넥터들에 의해 다른 SSL 게이트 구조들(예를 들면, 109, 119)에 연결된다.
상기 제1 금속층 ML2는 상기 워드 라인들에 평행한 가로의 배향을 갖는 스트링 선택 라인들을 포함한다. 이들 ML2 스트링 선택 라인들은 층간 커넥터들에 의해 다른 ML1 스트링 선택 라인들에 연결된다.
결합 시에, 이들 ML1 스트링 선택 라인들 및 ML2 스트링 선택 라인들은 스트링 선택 라인 신호가 반도체 스트립들의 특정한 스택을 선택하게 한다.
상기 제1 금속층 ML1은 또한 상기 워드 라인들에 대해 평행한 가로의 배향을 갖는 두 개의 소스 라인들을 포함한다.
상기 제3 금속층 ML3은 상기 반도체 물질 스트립들에 평행한 세로의 배향을 갖는 비트 라인들을 포함한다. 다른 비트 라인들은 층간 커넥터들에 의해 비트 라인 패드들(112A, 113A, 114A, 115A 및 102B, 103B, 104B, 105B)에 연결된 상기 계단형 구조들의 다른 계단들에 전기적으로 연결된다. 이들 ML3 비트 라인들은 비트 라인 신호가 반도체 스트립들의 특정한 수평면을 선택하게 한다.
제4 금속층(도시되지 않음－ML4로 호칭될 수 있다)은 드라이버들, 감지 증폭기들, 디코더들, 전압 공급 발생기 및 유사한 것들과 같은 주변 회로들을 상기 메모리 어레이에 연결하기 위해 포함될 수 있다.
상기 패터닝된 층들 사이의 비아들 내의 층간 커넥터들(예시되지만 부호가 부여되지는 않음)은 다중의 패터닝된 도전층들 및 상기 장치 상의 다른 구성 요소들 내의 노드들 및 도체들 사이에 연결들을 만들도록 제공된다. 도 1에 예시한 구조에 있어서, 상기 수직 게이트 구조들은 각 스트립의 양 측부들 상에 배치되며, 이는 상기 채널 스트립들의 두 측부들 상에 게이트를 갖는 이중 게이트 셀들로 특징지어질 수 있는 메모리 셀들의 결과로 된다.
도 1에 예시한 복수의 리지 형상의 스택들은 상기 스택들이 물질들의 개시 스택(starting stack)을 통해 긴 트렌치를 식각함에 의해 형성되는 라인 형태의 식각 패턴을 이용하여 구현될 수 있다. 다른 공정들에 있어서, 상기 스택들은 홀들의 패턴이 상기 물질들의 개시 스택을 통해 식각되는 홀 형태의 식각 패턴을 이용하여 형성될 수 있다. 상기 접근 방식들은 모두 이점들을 가진다. 그 개시 사항이 여기에 참조로 포함되는 2013년 9월 17일에 출원된 미국 특허 출원 제14/029,305호(발명의 명칭: "3차원 장치를 위한 복수의 수직 연장부들을 갖는 도체(Conductor with a Plurality of Vertical Extensions for a 3D Device"))를 참조하기 바란다.
버트레스(buttress) 공정은 여기서 상기 채널 스트립들을 둘러싸는 수직 게이트 구조들을 형성하는 데 사용될 수 있는 것으로 기술된다. 상기 채널 스트립들을 둘러싸는 상기 게이트 구조들은 게이트-올-어라운드(gate-all-around: GAA) 셀들로서 특징지어질 수 있는 메모리 셀들의 결과로 되며, 여기서 상기 게이트 구조는 상기 채널 스트립들을 둘러싼다. 버트레스 공정은 게이트-올-어라운드(GAA) 셀들을 포함하지 않을 수 있는 구조들을 만들기 위해 적용될 수 있다.
도 2는 버트레스 공정을 활용한 3D 수평 패널 GAA NAND 구조의 제조에서 중간 단계 동안의 어셈블리의 사시도이다.
도 2를 포함하여 많은 도면들에 있어서, X-, Y- 및 Z-축들이 참조로 확인된다. 모든 도면들에 있어서, 상기 X-축은 상기 블록 내의 상기 워드 라인 구조들의 방향을 나타내고, 상기 Y-축은 상기 블록 내의 상기 비트 라인 구조들(NAND 스트링을 위한 채널 스트립들)의 방향을 나타내며, 상기 Z-축은 상기 블록 내의 메모리 셀들의 레벨들 또는 층들에 대해 직교하는 라인(수직 방향으로 직교하는)을 나타낸다.
도 2는 반도체층들(200-1 내지 200-8)의 스택 및 위에 놓인 하드 마스크층(201)을 예시한다. 홀들의 패턴은 상기 하드 마스크층(201)을 통과하고, 상기 반도체층들(200-1 내지 200-8)의 스택을 통과하는 것으로 예시된다. 상기 반도체층들(200-1 및 200-8)은 여기서는 이들이 상기 메모리 셀들의 액티브 구성 요소들을 형성하는 데 사용되므로 패터닝된 액티브층들로 언급된다. 3DVG NAND의 경우에 있어서, 상기 반도체층들은 때때로 NAND 스트링 비트 라인들로 언급되는 상기 NAND 스트링들을 위한 상기 채널 스트립들을 형성하는 데 사용된다. 상기 액티브층들은 워드 라인들 및 비트 라인들로의 사용을 포함하여 형성되는 구조들의 목적들에 따라 전류를 운반하기 위해 활용될 수 있는 관점에서 액티브한 다른 반도체 물질들이나 도전성 물질들, 또는 물질들의 조합을 포함할 수 있다. 상기 액티브층들을 위해 단독으로 또는 결합되어 사용될 수 있는 대표적인 물질들은 폴리실리콘, 도핑된 폴리실리콘, 단결정 실리콘, 금속 실리사이드, 티타늄(Ti), 텅스텐(W), 탄탈륨(Ta), 백금(Pt) 등과 같은 금속들, 그리고 티타늄 질화물(TiN), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN) 등과 같은 금속 질화물들을 포함한다.
포스트들(예를 들면, 202a, 202b, 202c, 202d)의 어레이는 상기 반도체층들(200-1 내지 200-8) 사이에 배치된다. 각각의 상기 포스트들(예를 들면, 202a, 202b, 202c, 202d)은 상기 액티브층들 사이에 유지되거나 지지면서 직립 위치(Z-축 상)에 고정된다. 상기 포스트들의 어레이 내의 포스트들은 절연 물질들을 포함할 수 있거나, 그렇지 않으면 상기 액티브층들 사이를 흐르는 전류를 차단하도록 구성될 수 있다. 상기 포스트들을 위해 단독으로 또는 결합되어 사용될 수 있는 대표적인 물질들은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물(SiOC), 실리콘 산불화물(SiOF) 등과 같은 절연 물질들, 그리고 층간 유전체들을 위해 활용되는 다른 물질들을 포함한다.
결과물인 포스트들의 어셈블리는, 도 2에 도시한 바와 같이, 제조되는 상기 메모리 구조의 상기 비트 라인들, 메모리층들 및 워드 라인들의 형성 동안에 상기 패너팅된 액티브층들을 지지하는 데 사용될 수 있는 버트레스 구조로 기능한다. 도 2에 도시한 바와 같은 버트레스 구조를 제조하고, 상기 버트레스 구조를 이용하여 메모리 구조를 완성하기 위한 방식은 다음의 도면들을 참조하여 설명된다.
도 3 내지 도 20은 도 2에 도시한 바와 같은 버트레스 구조를 이용한 메모리 장치를 제조하는 데 이용될 수 있는 제조 공정의 측면들을 예시한다. 도 3 내지 도 20에 있어서, 도면을 단순하게 하기 위하여 두 개의 층들 및 두 개 또는 네 개의 수직 홀들만이 예시된다. 많은 층들, 일부 실시예들에서 16개, 32개 또는 64개의 반도체층들을 활용하는 메모리 장치들이 이러한 방식으로 형성될 수 있다.
도 3은 교대되는 희생층들(203-1, 203-2) 및 반도체층들(200-1 및 200-2)의 스택을 예시한다. 이들 층들은 표준 증착 및 층 형성 기술들로 형성될 수 있다. 이러한 예에서, 상기 반도체층들(200-1 및 200-2)은 형성되는 메모리 셀들 내의 채널들을 위해 적합한 도핑되지 않거나 저농도로 도핑된 실리콘을 사용하여 형성된다. 대표적인 구조를 위하여, 상기 액티브층들은 화학 기상 증착(CVD) 공정을 이용하여 증착되는 20나노미터 내지 40나노미터 치수의 두께를 갖는 폴리실리콘의 층을 포함할 수 있다. 상기 희생층들은 화학 기상 증착(CVD) 공정을 이용하여 50나노미터 내지 70나노미터의 치수의 두께를 갖는 실리콘 산화물의 층으로 구성될 수 있다. 이러한 실시예에서, 상기 희생층들(203-1, 203-2)은 상기 액티브층들과의 이의 양립 가능성 및 후술하는 바와 같이 상기 액티브층들의 물질에 대해 선택적으로 식각되는 능력을 위해 선택되는 이산화실리콘을 사용하여 형성된다. 따라서, 상기 반도체층들이 실리콘일 때, 예를 들면, 실리콘 질화물과 같은 다른 물질들이 상기 희생층들로서 사용될 수 있다. 상기 희생층들로 사용되는 물질들의 선택은 상기 액티브층들을 위해 사용되는 물질들에 의존할 수 있다. 상기 희생층들이 도전성이 아닌 물질을 사용하여 구현되고, 상기 액티브층들 사이의 절연 포스트로 기능할 수 있는 것이 바람직하다.
도 4는 상기 스택을 통해 연장되는 홀들(204-1, 204-2)의 어레이의 형성 후의 제조의 단계에서의 구조를 예시한다. 상기 구조의 보다 넓은 부분에서, 상기 홀들의 어레이는 홀들의 열들(rows) 및 행들(columns)로 정렬되며, 여기서 상기 열들은 상기 워드 라인 방향(X-축)으로 연장되는 것으로 간주될 수 있고, 상기 칼럼들은 상기 비트 라인 방향(Y-축)으로 연장되는 것으로 간주될 수 있으며 상기 워드 라인 방향으로 서로 오프셋(offset)된다. 이러한 홀들의 어레이 구성은 도 2를 참조하여 보다 쉽게 관찰될 수 있다. 상기 홀들의 어레이를 형성하는 데 이용되는 식각은 먼저 하드 마스크층을 형성하는 단계, 식각 공정을 이용하여 하드 마스크를 패터닝하는 단계, 그리고 이후에 상기 하드 마스크를 이용하여 큰 종횡비의 홀을 식각에 적용하는 단계를 포함할 수 있다. 실리콘을 포함하는 반도체층들 및 실리콘 산화물을 포함하는 희생층들을 위하여, 실리콘 질화물층이 상기 하드 마스크의 형성을 위한 식각 정지(etch stop)로서 상기 스택의 상단 상에 형성될 수 있다. 상기 홀 식각은 높은 종횡비의 홀 패턴들을 구현하기 위하여 펄스 무선 주파수(RF) 방사에 의해 활성화되는 고이방성 건식 식각 공정(주요 식각 가스로서 예를 들면, NF3 및/또는 SF6 등의 불소 소스 가스들 및 첨가 가스들로서 예를 들면, CH2F2, CH4 등의 탄소 소스 가스들을 사용하는 식각 플라즈마)과 같은 펄스 플라즈마 식각 공정을 이용하여 수행될 수 있다.
도 5 및 도 6은 각기 상기 희생 물질을 선택적으로 식각할 수 있는 식각 공정을 적용하여 형성되는 도 2에 도시한 경우와 유사한 버트레스 구조의 사시도 및 평면도이다. 상기 식각 공정은 상기 홀들의 어레이를 통해 적용되며, 상기 스택 내의 모든 희생층들을 식각한다. 상기 희생 물질이 실리콘 산화물이고 상기 액티브층이 실리콘일 때, 상기 희생 물질을 제거하기 위한 식각은 상기 포스트들을 남기면서 이른바 "SiCoNi" 공정(예를 들면, 그 개시 사항이 여기에 전체적으로 참조로 포함되는 미국 특허 제8,501,629호 참조) 또는 이른바 "Certas" 공정(예를 들면, 그 개시 사항이 여기에 전체적으로 참조로 포함되는 미국 특허 제8,058,179호 참조)과 같은 원자층 식각(ALE) 또는 ALE-유사 공정이 될 수 있다. 또한, DHF 또는 BOE(buffered oxide etch)와 같은 다른 습식 식각 공정들이 이용될 수 있다. 사용되는 물질들, 타겟 구조들의 치수들 및 다른 인자들에 따라 다른 선택적인 식각 공정들도 역시 활용될 수 있다.
상기 식각 공정의 시간이 맞추어지거나 조절되어, 상기 어레이 내의 네 개의 인접하는 홀들의 주변들 사이의 가장 짧은 라인에 의해 정의되는 사선들 상에 위치하는 영역들에 상기 포스트들(예를 들면, 206a, 206b)을 남기면서, 상기 홀들의 어레이에 의해 정의되는 상기 열 방향으로 라인들을 따라서 및 상기 행 방향으로 라인들을 따라서 모든 상기 희생 물질들이 제거된다. 이러한 패턴은 다음에 보다 상세하게 설명된다. 도 5 및 도 6에 예시한 예에서, 상기 포스트들은 상기 희생 물질이 상기 열 및 행 방향으로 통로들을 형성하도록 제거된 후에 곧 상기 식각 공정을 정지시키는 결과로 될 수 있는 네 측면의 구성(도 6의 206a 참조), 거의 네 점의 별의 구성을 가진다.
도 7은 각기 마찬가지로 상기 희생 물질을 선택적으로 식각하는 식각 공정을 적용하여 형성되는 도 2와 도 5 및 도 6의 경우와 유사한 버트레스의 사시도 및 평면도이다. 상기 식각 공정은 상기 홀들의 어레이를 통해 적용되며, 상기 스택 내의 모든 희생층들을 식각한다. 상기 식각 공정은 도 5를 참조하여 상술한 바와 같이 시간이 맞추어지거나 그렇지 않으면 조절된다. 도 7 및 도 8에 예시한 실시예에서, 상기 포스트들은 라운드진 구성을 가진다(도 8의 207a 및 207b 참조). 상기 구조는 도 5 및 도 6의 공정들에 대하여 과식각(over-etch)하는 식각 공정에 기인할 수 있다. 상기 포스트들을 위해 선택되는 패턴은 특정한 제조 공정과 형성되는 구조의 필요들에 적합하도록 결정될 수 있다. 도 7 및 도 8의 실시예는 상기 버트레스 구조 내의 물질들의 형성을 위한 보다 큰 공간을 제공하는 반면, 도 5 및 도 6의 실시예는 상기 제조 공정 동안에 보다 우수한 구조를 제공할 수 있다.
도 6 및 도 8을 참조하면, 이러한 실시예에서 각각의 반도체층들(예를 들면, 층(200-1))의 구조의 특징들이 기술된다. 상기 반도체층들은 4개의 연장부들(extensions)을 갖는 버트레스 영역 내에 포스트(206a, 207a)를 가진다. 상기 연장부들은 설명의 편의를 위해 양 도면들에서 동일한 참조 부호가 부여되지만, 이들의 특정 구조가 다를 수 있는 점이 이해될 것이다. 상기 포스트들(206a 또는 207a)의 버트레스 영역들로부터의 상기 4개의 연장부들은 화살표 260으로 나타낸 바와 같이 상기 비트 라인 방향으로의 라인을 따라 0°및 180°로 연장되는 연장부들(250, 251)을 포함한다. 상기 포스트들(206a 또는 207a)의 버트레스 영역들로부터의 상기 4개의 연장부들은 도 6에 나타낸 바와 같이 상기 워드 라인 방향으로의 라인을 따라 90°및 270°로 연장되는 연장부들(252, 253)을 포함한다. 상기 비트 라인 방향으로의 연장부들(250, 251)은 이들 연장부들 상의 메모리 셀들 내의 채널 영역들로서 기능하도록 구성된다. 상기 비트 라인 방향을 따라서 함께, 이들 연장부들은 3차원 플래시 구조 내에서 NAND 스트링 비트 라인 또는 채널로서 기능할 수 있는 반도체 스트립을 형성한다. 상기 워드 라인 방향을 따른 연장부들(252, 253)은 후속하는 공전 단계나 후속하는 공정 단계들에서 어려워진다.
도 9 및 도 10은 도 5－도8에 도시된 바와 같은 포스트들을 형성하는 데 이용되는 식각 공정을 위한 변수들을 설명하기 위한 목적으로 언급된다. 도 9는 상기 홀들 사이의 간격 및 형성되는 구조를 위한 비트 라인 피치(pitch)를 나타내는 상기 하드 마스크층(201) 내의 홀들의 어레이의 레이아웃도이다. 홀들(210, 211, 212)을 포함하여 상기 어레이 내의 홀들은 이러한 실시예에서는 동일한 직경 "r"을 가지는 원들이다. 상기 워드 라인 방향(X-축)으로 상기 홀들 사이의 거리 "d"는 상기 비트 라인 방향(Y-축)으로 상기 홀들 사이의 거리 "d"와 동일하다. 상기 홀들의 둘레 상의 가장 가까운 지점들 사이의 라인이기도한 상기 홀(210) 및 상기 홀(212)의 중심들 사이를 취한 사선은 상기 반경 "r"의 2배에 더하여 상기 홀들(210, 212)의 원주들 상의 가장 가까운 지점들 사이의 거리와 동일한 거리 "x"인 길이를 가진다. 상기 거리 "x"는 상기 거리 "d"보다 적어도 형성되는 상기 포스트의 대각선을 따른 폭만큼 커야한다.
이에 따라, 도 10에 예시한 바와 같이, 식각 공정은 상기 홀들의 원주의 접선에 직교하는 거리 PB를 위해 상기 희생 물질을 제거하도록 적용될 수 있다. 이러한 거리 PB는 형성되는 구조의 필요에 따라 상기 워드 라인 방향으로의 넓은 통로 및 상기 비트 라인 방향으로의 넓은 통로를 형성하기에 충분한 예시된 실시예에서의 과식각 OE의 결과가 된다. 그러나, 상기 거리 PB는 도 9에 대하여 예시된 상기 거리 "x"의 2분의 1 보다 작다. 이는 (x－2*PB)와 동일한 사선상의 폭(215b)을 갖는 포스트가 형성되는 영역(215)을 가져온다. 상술한 바와 같이, 도 8에 대하여, 더한 과식각은 상기 포스트의 프로파일을 라운드지게 할뿐만 아니라 이의 직경의 감소를 가져올 수 있다.
상기 식각 공정의 결과, 도 5 및 도 7에 도시한 바와 같은 버트레스 구조가 형성될 수 있다.
상술한 바와 같이, 반도체층들(200-1 및 200-2)은 이러한 실시예에서 상기 메모리 구조 내에 상기 채널 스트립들 또는 NAND 스트립 비트 라인들을 형성하는 데 사용된다. 일부 유형들의 메모리 물질을 위해 상기 홀들의 어레이에 의해 노출되는 적어도 에지들 상에서 상기 반도체층들(200-1 및 200-2)의 에지들을 라운드지게 하는 공정을 적용하는 것이 바람직할 수 있다. 도 11, 도 12, 도 13a, 도 13b 및 도 14는 상기 에지들을 라운드지게하기 위한 다양한 기술들을 예시하는 목적을 위해 언급된다.
도 11은 도 9의 구조의 에지들을 라운드지게한 후의 구조를 예시한다. 도 7에서 사용된 참조 부호들이 또한 도 11의 대응되는 구조들에 부여된다. 그러나, 상기 반도체층들의 에지들을 선택적으로 라운드지게 하는 라운딩 공정(rounding process) 공정 후, 상기 홀들 사이의 상기 물질의 연장부들의 채널 단면(예를 들면, 상기 채널(290) 내에서 볼 수 있는 바와 같은)은 라운드진다. 이는 상기 라운드진 프로파일을 갖는 형성되는 상기 메모리 셀들의 채널의 단면의 결과로 되며, 독취, 프로그램 및 소거 과정들 동안에 전계 분포를 개선할 수 있다.
도 12에 있어서, 라운드진 에지들을 형성하기 위한 기술이 예시된다. 이러한 기술에서, 도 4에 예시한 단계에서의 구조가 상기 반도체층을 산화시키는 산화 분위기에 노출된다. 이러한 예에서, 상기 반도체층이 실리콘을 포함하고, 상기 희생층이 이산화 실리콘을 포함할 경우, 상기 반도체층(예를 들면, 211)의 산화되고 노출된 영역도 실리콘 산화물을 포함한다. 이 경우, 상기 희생층을 제거하는 식각 공정 동안, 상기 산화물층(211)도 제거되며, 도 11에 도시한 경우들과 같은 라운드진 에지들이 남는다.
도 13a 및 도 13b는 상기 에지들을 라운드지게 하기 위한 다른 공정을 예시한다. 도 13a 및 도 13b의 공정에 있어서, 도 4에 도시한 경우와 같은 구조로 개시하여, 식각 공정이 상기 희생층을 약간 에치 백(etch back)하도록 적용되며, 상기 반도체층들(200-1, 200-2) 내에 노출되는 레지들(ledges)(예를 들면, 213)이 남는다. 다음에, 도 13b에 예시한 바와 같이, 산화물층(214)을 형성하기 위해 상기 반도체층들(200-1, 200-2)의 에지들 및 레지들(213)을 산화시키도록 공정이 적용된다. 이러한 실시예에서, 상기 반도체층이 실리콘을 포함하고, 상기 희생층이 실리콘 산화물을 포함하는 경우, 상기 반도체층(예를 들면, 211)의 산화된 층(214)도 실리콘 산화물을 포함한다. 이 경우, 상기 희생층을 제거하는 식각 공정 동안, 상기 산화물층(214)도 제거되며, 도 11에 도시한 경우들과 같은 라운드진 에지들이 남는다.
도 14는 상기 에지들을 라운드지게 하기 위한 또 다른 공정을 예시한다. 도 14의 실시예에서, 도 13a에 도시된 경우와 같은 구조로 시작하여, 상기 반도체층(200-1, 200-2) 내에 노출되는 레지들(예를 들면, 213)을 남기고, 상기 희생층의 존재에서 상기 반도체층을 선택적으로 식각하는 공정이 적용된다. 상기 실리콘층을 선택적으로 라운드지게 할 수 있는 하나의 예시적인 공정은 완충제로 아세트산 또는 불화암모늄을 포함하는 질산 및 불화수소산의 조합인 실리콘의 HNA 시스템(HF：질산(Nitric)：아세트산(Acetic)) 등방성 습식 식각이다. 이는 상기 에지들을 직접 라운드지게 할 수 있으므로, 상기 패터닝된 반도체층 내의 채널(290)이 라운드진다. 다른 접근 방법에 있어서, 상기 구조는 각 사이클에서 등방성 습식 식각에 의한 상기 노출된 반도체의 약간의 라운딩을 수반하는 상기 희생층의 적은 양들을 제거하는 많은 반복되는 사이클들에 노출될 수 있다.
도 2와 도 5 및 도 7을 다시 참조하면, 상기 포스트들의 어레이를 남기면서 상기 희생층의 제거는 상기 열들 내에 정렬된 홀들 사이로 연통되는 상기 액티브층들 사이의 열 통로들의 형성 및 상기 행들 내에 정렬된 홀들 사이로 연통되는 상기 액티브층들 사이의 행 통로들의 형성의 결과로 된다. 상기 희생 물질이 완전히 제거되었거나 상기 홀들 사이의 라인들 따라 도전성 물질 또는 반도체 물질의 증착이 후속하는 단계에서 구현될 수 있는 개구를 남기는 정도로 제거되었을 때에 통로는 홀들 사이를 연통시키는 것으로 언급된다.
도 15는 메모리 셀들이 구현되는 영역들(예를 들면, 도 6 및 도 8의 250, 251) 내의 적어도 표면들 상에서 상기 버트레스 구조를 나열하는 공정들에서 메모리 필름(216)을 적용한 후, 상기 공정의 단계를 예시한다. 상기 메모리 필름(216)의 형성은 적어도 상기 반도체층들 내의 상기 채널 영역들 상의 정보 저장 구조를 가져온다. 예시한 실시예에 있어서, 상기 메모리 필름(216)은 각각의 상기 반도체층들의 상측 및 하측 상의 표면들, 상기 버트레스된 포스트들의 표면들 및 채널 스트립들로 사용되는 표면들을 포함하여 상기 버트레스 구조의 모든 표면들을 정렬시킨다. 상기 메모리 필름(216)은 도 15에서 도시의 편의를 위해 단일 층으로 예시된다. 플래시 메모리 실시예에 있어서, 상기 메모리 필름(216)은 터널링층(tunneling layer), 전하 트래핑층 및 차단층(blocking layer)을 포함하는 다층의 유전 구조이다. BE-SONOS로서 알려진 일부 실시예들에 있어서, 상기 유전 전하 저장층 내의 터닐링층은 약 2나노미터 보다 작은 두께의 실리콘 산화물의 제1 층, 약 3나노미터 보다 작은 두께의 실리콘 질화물의 층, 그리고 약 3나노미터 보다 작은 두께의 실리콘 산화물의 제2 층을 포함할 수 있다. 상기 전하 트래핑층은 약 5나노미터 내지 7나노미터의 두께를 갖는 실리콘 질화물의 층을 포함할 수 있다. 상기 차단층은 약 5나노미터 내지 8나노미터의 두께를 갖는 실리콘 산화물의 층으로 구성될 수 있다. 대표적인 실시예에 있어서, 예를 들면, 15㎚ 내지 25㎚, 또는 보다 구체적으로는 약 20㎚의 결합된 두께를 갖는 BE-SONOS 전하 트래핑 구조가 활용될 수 있다. 원자층 증착 기술들이 균일한 메모리층들이 형성되는 상기 메모리 셀들의 적어도 채널 영역들 내에 구현되도록 충분히 컨포멀한 방식으로 상기 BE-SONOS 전하 트래핑 구조를 형성하는 데 이용될 수 있다. 하나의 예시적은 공정은 개선된 형상 피복성(topography coverage)과 우수한 두께 제어를 제공하면서 통상적인 PECVD 공정 가스들과 기구들을 이용하는 플라즈마 강화 원자층 증착(PEALD)이다. 예를 들면, PEALD SiN 공정은 실리콘(Si) 웨이퍼를 N2 플라즈마 노출, 가스 퍼징(purging), 비플라즈마의 활성화된 SiH4 노출 및 가스 퍼징으로 구성되는 순서의 반복들에 노출시키는 단계로 이루어진다. 일 실시예에서, ONO 전하 트래핑 구조가 구현된다. 상기 ONO 구조는 터널링층 산화물을 형성하도록 상기 반도체층의 제1 산화, 상기 전하 트래핑층을 형성하도록 상기 터널링층 상부에 원자층 증착 기술을 이용한 실리콘 질화물의 증착, 그리고 상기 차단층을 형성하도록 실리콘 질화물층의 산화를 이용하여 구현될 수 있다.
선택적인 실시예들에 있어서, 상기 터널링층은 실리콘 산화물의 단일 층으로 구성될 수 있다. 또한, 선택적인 실시예들에서, 상기 차단층은 탄탈륨 산화물의 층, 알루미늄 산화물의 층 등으로 구성될 수 있거나, 다른 물질들이나 물질들의 조합들이 사용될 수 있다.
폭넓게 다양한 전하 트래핑 구조들이 상기 메모리 물질로서 기능할 수 있다. 또한, 다른 유형들의 메모리 물질들이 사용될 수 있다. 예를 들면, 실시예들은 상기 메모리 필름(216)으로서 전이 금속 산화물 또는 다른 프로그램 가능한 저항 물질을 사용할 수 있다.
메모리 필름(216)의 층은 상기 홀들(214-1, 214-2)이 상기 수직 방향으로 정렬된 홀들의 어레이 내의 상기 홀들(204-1, 204-2)의 부분적인 채움의 결과로 남게 되도록 충분히 얇아야 하며, 상기 워드 라인 방향으로 상기 버트레스 구조를 통하는 상기 통로들(예를 들면, 270)은 완전히 닫히지는 않지만, 3차원 NAND를 위한 워드 라인 구조들을 제공하기에 적합한 물질과 같은 액티브 물질의 증착을 위한 충분한 공간을 남긴다. 사용될 수 있는 대표적인 액티브 물질들은 도핑된 폴리실리콘, 금속, 금속 질화물들, 금속 실리사이드들 그리고 실리콘, 실리사이드들 및 금속의 조합들을 포함한다. 상기 비트 라인 방향으로의 통로들(예를 들면, 영역(271)을 통한)도 일부 실시예들에서 적어도 부분적으로 개방되게 남는다. 상기 통로들의 치수들은 상기 홀들의 어레이 내의 홀들(204-1, 204-2)의 기하학적 구조, 상기 비트 라인 및 워드 라인 방향들 모두로의 상기 홀들 사이의 공간들, 상기 메모리 필름(216)의 두께들, 반도체 물질의 층들 사이의 거리로 변경되는 상기 희생층들의 두께들, 상기 반도체 물질의 층들의 두께들 등을 포함하여 다양한 인자들에 의해 결정된다.
도 16은 상기 홀들(예를 들면, 214-1, 214-2) 및 도 15에 예시한 통로들(예를 들면, 270, 271) 내로의 상기 액티브 물질(218)의 증착 후의 상기 공정의 단계를 예시한다. 이러한 실시예에 있어서, 상기 액티브 물질은 높은 종횡비의 홀 충진을 유지하는 공정을 이용하여 증착되는 폴리실리콘과 같은 워드 라인 물질을 포함할 수 있다. 대표적인 공정은 수소 라디칼-강화 원자층 적층(ALD) 또는 플라즈마 강화 ALD와 같은 원자층 적층 기술이 될 수 있다. 상기 액티브 물질(218)의 증착의 결과, 상기 버트레스 구조는 상기 수직 홀들(예를 들면, 214-1, 214-2)을 통해서 및 상기 메모리 필름(216)의 증착 후에 남는 상기 수평 통로들(예를 들면, 270, 271)을 통해서 연결되는 액티브 물질의 3차원 매트릭스에 의해 채워진다.
도 17은 상기 채워진 버트레스 구조를 통한 홀들(220-1, 220-2, 220-3, 220-4)의 제2 어레이의 패터닝 식각을 수행한 후에 상기 공정의 단계를 예시한다. 상기 채워진 버트레스 구조 내의 물질은 상기 액티브 물질(218)(예를 들면, 워드 라인들을 위한 폴리실리콘), 상기 메모리 필름(216)(예를 들면, ONO), 그리고 상기 반도체 물질의 층들의 물질(예를 들면, 채널들을 위한 폴리실리콘)을 포함한다. 도 6 및 도 8을 참조하면, 상기 홀들의 제2 어레이는 상기 반도체 물질의 층 내의 연장부들(252, 253)과 같은 상기 워드 라인 방향으로의 상기 패터닝된 반도체층들 내의 연장부들을 자르도록 구성된 상기 Y-축에 대해 평행한 라인 상의 홀들의 제2 어레이로부터 오프셋(offset)된다. 또한, 상기 홀들의 제2 어레이는 상기 액티브 물질(218)의 매트릭스를 이들 사이에 배치되는 상기 메모리 필름과 함께 상기 반도체층들의 비트 라인 방향으로 상기 연장부들(예를 들면, 도 6 및 도 8의 250, 251)에 의해 관통되는 예시된 좌표계의 상기 X-Z 평면 내의 개개의 수직 슬라이스들의 세트로 나누도록 구성된다. 상기 구조는 상기 액티브 물질의 수직 슬라이스들 및 상기 비트 라인 방향으로의 상기 반도체층들의 연장부들의 교차점들에서 메모리 셀(예를 들면, 280)을 가져온다. 도 17에 예시한 바와 같이, 상기 메모리 필름(216)이 상기 반도체층 내의 채널(290)을 둘러싸고, 상기 워드 라인 물질의 수직 슬라이스가 상기 메모리 필름을 둘러싸는 경우, 상기 메모리 셀(280)은 수평 채널 상의 게이트-올-어라운드(GAA) 구조를 가진다.
도 18 및 도 19는 제거된 상기 메모리 필름(216)과 함께 상기 구조의 사시도를 제공하므로, 상기 NAND 비트 라인 스트립들 및 워드 라인 슬라이스들이 보다 용이하게 관찰될 수 있다. 세 개의 워드 라인 슬라이스들(310, 311, 312)이 예시되며, 여기서 상기 슬라이스들(310, 312)은 단면 형상들을 도시하도록 중앙부에서 절단된다. 상기 패터닝된 액티브층 내의 채널 라인(320)은 예시된 바와 같이 상기 수직 슬라이스(312)를 관통한다. 도 19는 노출된 버트레스 영역(321)을 포함하는 상기 비트 라인 스트립의 버트레스 영역(321) 상부에 위치하는 상기 버트레스 포스트들(예를 들면, 322)과 함께 상기 구조의 평면도를 예시한다. 홀들(304-1, 304-2, 304-3, 304-4)은 도 17의 홀들(220-1, 220-2, 220-3, 220-4)에 대응되며, 전술한 바와 같이, 상기 반도체 물질의 층들의 상기 워드 라인 방향으로의 연장부들 및 상기 비트 라인 방향으로의 상기 워드 라인 물질의 연장부들을 자른다. 그 결과, 상기 반도체층들의 남아 있는 부분들은 NAND 스트링들로서 구성될 수 있는 반도체 스트립들의 복수의 스택들을 포함한다. 상기 액티브 물질의 남아 있는 부분들은 상기 반도체 스트립들이 이들을 통해 연장되고, 상기 3차원 어레이 내의 상기 반도체 스트립들 내에 형성되는 상기 메모리 셀들의 채널 영역들을 둘러싸는 워드 라인 물질의 복수의 슬라이스들을 포함한다.
도 19a는 도 19의 레이아웃 도면을 취한 것이며, 상기 워드 라인 슬라이스들(310, 311, 312)이 제거되고, 그 결과로 상기 비트 라인 스트립들(예를 들면, 스트립(320))의 상면 형상을 예시한다. 도면에서 워드 라인 스트립(311)은 상기 영역(311a)으로부터 제거된다. 상기 비트 라인 스트립(320)은 상기 영역(311a) 내의 채널 영역(320x)을 포함한다. 상기 비트 라인 스트립들의 측면들은 예시된 실시예에서는 상기 채널 영역(예를 들면, 320x) 내에서 직선이 아니며, 아치형이 될 수 있거나 형성에 이용된 상기 홀 형상들의 결과로서 다른 절단된 형상들을 가질 수 있다. 이러한 형상의 결과, 상기 비트 라인 스트립들은 물결 모양의(undulating) 형상들을 갖는 측부들을 가지며, 상기 워드 라인 스트립 영역(311)의 에지들 부근의 단면 B-B'에서 보다 상기 워드 라인 스트립 영역(311a)의 중심 부근의 단면 A-A'에서 좁다. 도 19b는 상기 메모리 필름(216) 및 워드 라인 스트립(311)에 의해 둘러싸이는 라인 A-A'를 따른 상기 비트 라인 스트립(320)의 단면(320A)을 나타낸다. 도시한 바와 같이, 상기 워드 라인 스트립 영역의 중심 부근의 단면(320A)에서 상기 비트 라인 스트립의 폭은 WA로 표시된다. 도 19c는 상기 메모리 필름(216) 및 워드 라인 스트립(311)에 의해 둘러싸이는 라인 B-B'를 따른 상기 비트 라인 스트립(320)의 단면(320B)을 나타낸다. 도시한 바와 같이, 상기 워드 라인 스트립 영역의 에지 부근의 단면(320B)에서 상기 비트 라인 스트립의 폭은 WB로 표시된다. 폭 WA는 폭 WB 보다 실질적으로 작다. 또한, 도 19b 및 도 19c에 도시한 바와 같은 상기 워드 라인 스트립(311)은 단면(320A) 및 단면(320B) 모두에서 상기 메모리 필름의 외측 표면을 둘러싸고 이에 대해 컨포멀하며, 게이트-올-어라운드(GAA) 셀을 구현한다.
도 20은 기판의 절연층(420) 상에 형성되는 워드 라인 슬라이스(400)를 통한 메모리 셀들의 여덟 개의 층들을 갖는 3차원 어레이의 X-Z 평면 내에서 취한 도 17에 도시된 X-Z면에 대응되는 단면도이다. 예시된 바에 있어서, 상기 메모리 셀들은 제1 스택의 제1 및 제2 레벨들 내의 셀들(401, 402), 제2 스택의 제4 레벨 내의 셀(403), 제3 스택의 제6 레벨 내의 셀(404), 그리고 제4 스택의 제8 레벨 내의 셀(405)을 포함한다. 상기 셀들은 반도체 스트립 내의 채널 영역, 그리고 상기 슬라이스(400) 내의 워드 라인 물질에 의해 둘러싸이는 메모리 필름을 포함한다. 셀(401)을 참조하면, 상기 채널 영역(410)은 원형으로 도시되며, 상기 메모리 물질(411)은 상기 원형의 채널 영역(410)을 둘러싼다. 단순화를 위해, 모든 상기 셀 치수들은 이러한 도면에서 동일한 것으로 도시된다. 상기 버트레스 구조가 많은 레벨들을 갖는 고밀도의 게이트-올-어라운드 메모리 구조를 형성하는 데 이용될 수 있는 점이 예시된다.
도 21－도 25는 도 4의 홀들(204-1, 204-2)에 대응되는 상기 홀들의 제1 어레이를 위한 다양한 구성들을 예시한다. 상기 홀들의 제1 어레이 내의 홀들의 구성은 상기 버트레스를 이용하여 구현되는 이러한 장치 내의 상기 메모리 셀 구조들 및 다른 구조들 그리고 상기 버트레스 구조 내의 상기 포스트들의 형상들을 결정할 수 있다. 각각의 도면들은 상기 홀들의 형상을 정의하는 마스크(500)를 나타낸다. 도 21에 있어서, 상기 홀(501)은 타원형이다. 치수 "L2"는 상기 비트 라인 방향으로 상기 홀의 중심으로부터 상기 홀의 경계까지의 거리를 정의한다. 치수 "L1"은 상기 워드 라인 방향으로 상기 홀의 중심으로부터 상기 홀의 경계까지의 거리를 정의한다. 치수 "d1"은 상기 워드 라인 방향으로 상기 어레이 내의 홀들의 경계들 사이의 거리를 정의한다. 치수 "d2"는 상기 비트 라인 방향으로 상기 어레이 내의 홀들의 경계들 사이의 거리를 정의한다. 치수 "x"는 상기 비트 라인 방향으로 하나의 열 및 상기 워드 라이 방향으로 하나의 행으로 이격되는 상기 어레이 내의 홀들의 경계들 사이의 사선 방향으로의 거리를 정의한다. 상기 치수들 "L1" 및 "L2"는 상기 어레이 구조 내의 채널 길이 및 워드 라인 폭을 결정하도록 설정될 수 있다. 상기 치수들 "d1" 및 "d2"는 특정한 구현에 적합하도록 동일한 값들 또는 다른 값들로 설정될 수 있다. 이들 치수들은 상기 버트레스 구조를 위한 상기 포스트들의 형성에 요구되는 식각 시간의 양에 영향을 미치는 경향이 있다. 상기 치수 "x"는 적어도 형성되는 상기 포스트의 직경만큼 "d1" 및 "d2"의 합계 보다 커야 한다. 이들 동일한 치수들은 도 21－도 25에 도시된 각각의 실시예에서 표시된다.
도 22에 있어서, 상기 홀(502)은 특정한 구현에 적합하도록 치수들이 조절될 수 있는 정사각형 또는 마름모형이다. 도 23의 홀(503)은 치수가 조절될 수 있는 별 형상의 구성이다. 도 24의 홀(504)은 육각형이며, 그 치수들은 마찬가지로 상기 메모리 셀 구조 및 상기 어레이의 다른 측면들을 조율하는 목적들을 위해 조절될 수 있다. 도 25의 홀(505)은 회전된 다각형 형상이다. 상기 치수들과 회전의 양은 상기 메모리 셀 구조 및 상기 어레이 내의 다른 측면들을 조율하는 목적들을 위해 조절될 수 있다.
상기 버트레스 구조들은 메모리 셀 어레이들을 위하 바람직한 균일한 치수들을 갖는 홀들의 제1 어레이를 예시적으로 포함하며, 이에 따라 셀 동작이 가능한 한 균일해질 수 있다. 상기 메모리 셀 블록 내의 다른 구조들도, 도 1에 도시한 블록과 같이, 상기 버트레스 구조를 이용하여 형성될 수 있다.
도 1에 도시된 GSL 라인들(127, 126)은, 예를 들면, 상기 버트레스 구조를 이용하여 형성되는 GSL 슬라이스에 의해 대체될 수 있다. 상기 GSL 슬라이스가 상기 워드 라인 슬라이스들 보다 두꺼울 수 있으므로, 상기 GSL 트랜지스터들은 그 결과로 상기 메모리 셀들 보다 긴 채널 길이들을 가질 수 있다. 보다 두꺼운 슬라이스는, 예를 들면 상기 GSL 슬라이스의 위치들에서 상기 홀들의 제1 어레이 내의 상기 채널 길이 치수(Y-축)로 연장되는 홀들을 이용하여 구현될 수 있다.
마찬가지로, 도 1에 도시된 SSL 게이트 구조들(119, 127)은, 예를 들면, 상기 버트레스 구조를 이용하여 형성되는 SSL 슬라이스로 대체될 수 있으며, 제2 홀 식각을 이용하거나, 별도의 패턴 식각을 이용하여 개별적인 게이트 구조들로 나누어질 수 있다. 상기 SSL 슬라이스가 상기 워드 라인 슬라이스들 보다 두꺼울 수 있으므로, 상기 SSL 트랜지스터들은 그 결과로 상기 메모리 셀들 보다 긴 채널 길이들을 가질 수 있다. 보다 두꺼운 슬라이스는, 예를 들면 상기 SSL 슬라이스의 위치들에서 상기 홀들의 제1 어레이 내의 연장된 홀들을 이용하여 구현될 수 있다. 도 1에 도시된 소스 라인 구조들은 또한 특정한 구현들에 적합할 경우에 별도의 패턴 및 콘택 형성 공정들을 이용하여 구현될 수 있다.
상기 비트 라인 패드들(예를 들면, 도 1의 102B, 103B, 104B, 105B)은 상기 반도체층들을 이용하여 형성될 수 있고, 층간 도전체들을 위한 계단형 공정들을 이용하여 상기 제1 및 제2 홀 식각들 동안에 필요에 따라 패터닝될 수 있다.
도 21－도 25를 참조하여 논의한 바와 같은 제1 어레이의 형상은 형성되는 메모리 셀들의 기하학적 구조 및 상기 어레이 블록 내의 다른 구조들을 제어하는 하나의 인자이다. 다른 인자는 상기 반도체층들의 두께 및 적용되는 라운딩 공정들에 관련된다. 도 17을 참조하면, 상기 메모리 셀 단면(280)의 형상은 상기 블록 내의 수직 축(Z-축) 내에 타원의 장축을 갖는 타원이 될 수 있다.
도 26은 다양한 메모리 셀들의 단면 형상들을 예시한다. 상기 형상(601)은 도 17에 예시한 경우와 유사하다. 이는 상기 반도체층의 두께에 대해 상대적으로 작은 상기 워드 라인 방향으로의 상기 홀들 사이의 거리를 설정하고, 상기 메모리층의 증착 전에 라운딩 공정을 적용함에 의해 형성될 수 있다. 상기 형상(602)은 또한 수직하게 정렬된 타원이지만, 상기 형상(601) 보다 약간 넓다. 이는 상기 형상(601)을 형성하는 데 사용되는 경우 보다 상대적으로 크지만, 상기 반도체층의 두께 보다는 여전히 작은 상기 워드 라인 방향으로의 상기 홀들 사이의 거리를 설정함에 의해 형성될 수 있다. 또한, 라운딩 공정이 보다 짧은 시간 동안에 적용될 수 있다. 형상들(603, 604)은 상기 홀들 사이의 동일한 거리를 이용하지만, 형상(603)을 위한 라운딩의 정도 보다 크고 형상(604)을 위한 라운딩의 정도 보다 작게 형성될 수 있다. 형상(605)은 상기 홀들 사이의 형상 및 대략 동일한 상기 반도체층의 두께와 함께 원형의 단면을 나타내며, 라운딩 공정은 상기 원형의 형상을 가져오도록 적용된다. 상기 형상(606)은 상기 형상(605)을 형성하는 데 이용되는 바와 같은 상기 홀들의 동일한 구성을 이용하지만, 라운드진 정사각형의 단면이 형성되도록 보다 적은 라운딩의 정도를 적용하여 만들어질 수 있었다. 형상들(607 내지 610)은 수평 방향으로 연장되는 단면 형상들을 가져오는 상기 홀들 사이의 거리가 상기 반도체층의 두께 보다 큰 실시예들을 예시한다. 형상(607)은 상대적으로 잘 라운드진 타원형이다. 형상(608)은 상기 형상(607)을 위해 사용된 경우와 아마 동일한 시작 조건들을 이용하지만, 덜 라운드지게 형성되는 라운드진 사각형이다. 상기 형상(609)은 상기 액티브층의 두께를 상기 홀들 사이의 거리 보다 상당히 얇게 설정하여 형성될 수 있고, 상기 타원을 형성하도록 라운드질 수 있다. 형상(610)은 상기 구조의 보다 작은 에지 부분들에만 영향을 미치는 라운딩의 양을 가지는 상기 형상들(607, 608)과 유사하다.
도 26에 도시된 경우들과 같은 상기 메모리 셀들의 단면 형상들은 메모리 물질의 유형과 활용되는 프로그래밍 및 소거 동작들에 따라 세부 조정될 수 있다. 예를 들면, 상기 단면 형상에 의해 제어되는 상기 메모리 구조의 하나의 특징은 상기 워드 라인과 상기 메모리층의 외측 표면 사의의 계면에서 및 상기 메모리층의 내측 표면과 상기 채널 사이의 계면에서 전기장의 상대적인 강도이다. 상기 게이트-올-어라운드 워드 라인 구조 및 상기 셀의 채널 영역 사이의 바이어스(bias)를 적용함으로부터 야기되는 상기 전기장은 직선 부분들 내에서 보다 상기 단면의 라운드진 부분들 내의 상기 채널 표면에 근접하여 더 강하다. 또한, 상대적인 차이는 상기 메모리층의 외측 직경에 대해 상기 채널 직경이 작은 구조들에 대하여 보다 크다.
도 27a는 전술한 홀들의 제1 어레이에 대응되는 홀들(451, 452)이 이들을 통해 형성되었던 층 A, 층 B, 층 C 및 층 D를 포함하는 반도체층들의 스택의 간략화된 도면이다. 상기 홀들이 완전히 수직한 측벽들을 가지는 것이 바람직하다. 그러나, 깊고 높은 종횡비의 구조들을 위하여, 상기 측벽들은 상기 도면에 예시한 바와 같이 약간의 각도를 가질 수 있다. 이는 CD_A, CD_B, CD_C, CD_D로 표시된 약간 다른 각각의 레벨들에서 홀들 사이의 상기 반도체 스트립들의 폭들의 결과로 된다. 상기 홀의 바닥에서의 상기 폭 CD_D는 이들 사이에 약간의 변화들과 함께 상부에서의 CD_A 보다 약간 넓다. 상술한 버트레스 공정을 적용하고 상기 반도체층을 라운드지게 하여, 도 27b에 도시한 바와 같은 단면의 결과로 될 수 있다. 예시한 바와 같이, 상기 메모리 셀들(상기 층 A 내의 421, 상기 층 B 내의 422, 상기 층 C 내의 423 및 상기 층 D 내의 424)은 다른 단면 형상들 및 다른 폭들을 가진다. 그러나, 상기 메모리 셀들의 높이들은 대략 동일하다. 상기 메모리 셀들의 구조 내의 이들 차이들은 프로그램 및 소거 동작들 동안에 수행에서의 차이들을 가져올 수 있다.
비록 예시하지는 않았지만, 채널 스트립을 따른 상기 메모리 셀들의 구조는 보다 넓은 채널 폭들이 구현되는 열을 따른 보다 작은 직경의 홀들을 이용하는 것과 같이 상기 홀들의 제1 어레이 내의 홀들 사이의 공간을 조절함에 의해 상기 채널 폭 치수가 조절될 수 있다. 예를 들면, 상기 구조의 레벨 내의 수평 채널 스트링을 따른 NAND 셀들은 상기 스트링의 GSL 단부 부근에서 보다 넓은 채널 폭들을 가지고, 상기 스트링의 SSL 단부 부근에서 보다 좁은 채널 폭들을 가지거나, 그 반대가 되도록 구현될 수 있다.
예를 들면, 도 28a는 상기 셀들이 상대적으로 밀집한 분포들을 갖는 초기의 낮은 임계 상태로부터 층 D, 층 C, 층 B 및 층 A가 점차적으로 보다 높은 문턱 전압 분포들을 갖는 높은 임계 상태까지의 프로그램 동작을 위한 문턱 전압들의 분포를 예시한다. 도 28b는 상기 셀들이 상대적으로 밀집한 분포들을 갖는 초기의 높은 임계 상태로부터 층 D, 층 C, 층 B 및 층 A가 점차적으로 보다 낮은 문턱 전압 분포들을 갖는 낮은 임계 상태까지의 소거 동작을 위한 문턱 전압들의 분포를 예시한다. 프로그램 및 소거 수행에서의 이들 변화들은 상기 어레이를 위한 데이터 저장 마진을 제한하며, 상기 문턱 분포들을 동등하게 하도록 보다 복잡한 프로그래밍 및 소거 알고리즘들을 요구할 수 있다.
도 29a 및 도 29b는 프로그램 및 소거 동작들을 위한 보다 바람직한 특성들을 예시한다. 도 29a에 도시한 바와 같이, 보다 낮은 초기 상태로부터 보다 높은 상태까지 상기 문턱 전압을 증가시키는 모든 상기 층들 내의 셀들을 위한 프로그램 동작이 도시된 바와 같이 보다 빽빽하게 밀집한 분포들을 야기하는 것이 바람직하다. 마찬가지로, 도 29b는 보다 빽빽하게 밀집한 분포들의 결과로 되는 소거 동작 또는 보다 낮은 문턱 전압까지의 다른 동작을 위한 보다 바람직한 특성들을 예시한다.
도 30은 상기 버트레스 구조가 어떻게 도 29a 및 도 29b에 도시된 특성들의 구현을 보조하도록 상기 메모리 셀들을 특성들을 조율하는 데 이용될 수 있는 지를 예시한다. 도 30에 있어서, 메모리 셀들의 스택은 워드 라인 슬라이스(510)를 통해 단면 내에 도시된다. 상기 메모리 셀들의 스택은 층 A 내의 메모리 셀(511), 층 B 내의 메모리 셀(512), 층 C 내의 메모리 셀(513) 및 층 D 내의 메모리 셀(514)을 포함한다. 상기 메모리 셀들의 동작과 구조는 상기 반도체층들의 두께들을 변화시킴에 의해 조율되었다. 이러한 실시예에서, 상기 반도체층들의 두께들은 상기 상부층 A로부터 상기 하부층 D까지 약간 증가한다. 상기 메모리 셀(514)은 도 27a 및 도 27b를 참조하여 상술한 바와 같이 상기 셀들(513, 512, 511)의 폭 보다 큰 상기 홀 식각 유형의 기울기의 결과로서의 폭을 가진다. 그러나, 상기 메모리 셀(514)은 그 상부의 상기 셀들(513, 512, 511)의 적어도 하나 또는 모두의 깊이 보다 적인 깊이를 가진다. 이는 도 29a 및 도 29b에 도시한 프로그래밍 및 소거 특성들을 구현하는 데 이용될 수 있는 상기 메모리 셀의 전기적인 특성들의 조정하는 결과가 된다. 상기 반도체층들의 두께들 또는 다른 형태들의 액티브층들 내의 양의 변화는 경험적으로 또는, 예를 들면, 모의실험 과정들을 수행하여 결정될 수 있다.
그러므로, 본 기술의 실시예들은 상기 수직 치수(높이)에서 다른 두께들과 상기 수평 치수(폭)에서 다른 두께들을 가지는 메모리 셀들을 포함하며, 여기서 상기 차이들은 정상적인 공정 변화들에 따른 경우 보다 크고, 상기 데이터 저장 마진이나 상기 어레이 내의 프로그램 또는 소거 속도를 향상시키는 양으로 상기 메모리 셀에 적용되는 프로그래밍 및 소가 동작들의 하나 또는 모두를 위해 상기 메모리 셀들의 전기적인 특성들을 정상화하는 경향이 있다.
도 31은 게이트-올-어라운드(GAA)의 수평 채널 NAND 플래시 메모리로 구성되는 플래시 메모리 어레이(650)를 포함하는 집적 회로(625)의 간략화된 블록도이다. 일부 실시예들에 있어서, 상기 어레이(650)는 3차원 메모리이며, 다중 레벨들의 셀들을 포함한다. 로우 디코더(row decoder)(611)는 상기 메모리 어레이(650) 내의 복수의 워드 라인들, 스트링 선택 라인들 및 접지 선택 라인들(612)에 연결된다. 블록(613) 내의 레벨/칼럼(level/column) 디코더는 이러한 실시예에서는 데이터 버스(617)를 통해 페이지 버퍼들(page buffers)(616)의 세트와 글로벌 비트 라인들 및 소스 라인들(614)에 연결된다. 어드레스들은 버스(615) 상에서 레벨/칼럼 디코더(블록(613)) 및 로우 디코더(블록(611))에 제공된다. 데이터는 데이터 입력(data-in)(라인)(623)을 통해 범용 프로세서나 전용 응용 회로부 또는 상기 어레이(650)에 의해 유지되는 시스템-온-칩 기능성을 제공하는 모듈들의 조합과 같은 상기 집적 회로 상의 다른 회로부(624)(예를 들면, 입력/출력 포트들을 포함하여)로부터 제공된다. 데이터는 상기 데이터 입력 라인(623)을 통해 입력/출력 포트들로 또는 상기 집적 회로(625) 내부 또는 외부의 다른 데이터 수신지들로 공급된다.
이러한 실시예에서는 상태 기계(state machine)(619)로서 구현되는 컨트롤러는 소거, 프로그램 및 독취를 포함하는 다양한 동작들을 수행하도록 전압 공급 회로를 통해 생성되거나 제공되는 바이어스 정렬 공급 전압들의 적용을 제어하는 신호들을 제공한다. 상기 컨트롤러는 해당 기술 분야에서 알려진 바와 같은 전용 로직 회로부를 이용하여 구현될 수 있다. 선택적인 실시예들에 있어서, 상기 컨트롤러는 동일한 집적 회로 상에 구현될 수 있고, 상기 장치의 동작들을 제어하는 컴퓨터 프로그램을 실행하는 범용 프로세서를 포함한다. 또 다른 실시예들에 있어서, 전용 로직 회로부 및 범용 프로세서의 결합이 상기 컨트롤러의 구현을 위해 활용될 수 있다.
도 32는 3차원 수직 채널 GAA 메모리 블록의 형성에서 기본적인 단계들의 흐름도이다. 상기 흐름도의 제1 블록(701)에서, 교번되는 반도체층들 및 희생층들의 스택이 기판 상에 형성된다. 상기 반도체층들의 두께들은, 예를 들면 약 20㎚이 될 수 있다. 고밀도의 장치들을 위해서 및 상기 게이트-올-어라운드 구조로부터 보다 강한 전기장 강화를 이용하도록 상기 두께가 약 10㎚와 같이 상대적으로 얇은 것이 바람직할 수 있다. 따라서, 일부 실시예들에서, 상기 반도체층들은 10㎚ 또는 그 이하의 수치가 될 수 있다. 일부 경우들에 있어서, 반도체 스트립들의 보다 낮은 저항(보다 높은 셀 전류)을 위해서 및 상기 게이트-올-어라운드 구조로부터의 과도한 전기장 강화의 독취 방해를 약화시키도록 상기 두께가 약 30㎚와 같이 상대적으로 얇은 것이 바람직할 수 있다. 따라서, 일부 실시예들에서, 상기 반도체층들은 30㎚ 또는 그 이상의 수치가 될 수 있다. 모든 이들 인자들(장치 물질들, 장치 치수들, 동작 조건들)이 최종 장치 성능에 영향을 미칠 것이기 때문에 상기 최적화된 반도체 두께는 최종 장치 성능에 의존할 수 있다. 또 다른 실시예들에 있어서, 상기 층들의 두께들이 장치 성능을 조율하기 위해 변화된다. 예를 들면, 하부 층은 약 10㎚의 두께를 가질 수 있는 반면, 상부 층은 약 20㎚의 두께를 가질 수 있다.
희생 물질의 층은 상기 장치들의 형성을 위한 공간을 허용하도록 형성되는 상기 메모리 물질의 두께의 두 배 보다 커야 한다. 따라서, 일 실시예에서, 상기 희생 물질은 약 50㎚의 두께를 갖는 실리콘 산화물을 포함할 수 있다.
상기 흐름도의 제2 블록(702)에서, 홀들의 제1 어레이가 패터닝된다. 상기 홀 직경 및 형상은 형성되는 특정한 구조의 요구에 따라 상술한 바와 같이 조율될 수 있다. 일 실시예에서, 상기 홀들은 원형일 수 있고, 60㎚ 내지 80㎚의 범위 내의 직경을 가질 수 있다. 다른 실시예들에 있어서, 상기 홀들의 어레이는 임의의 적합한 형상들로 홀들을 포함할 수 있고, 원형, 타원형 마름모형 등을 포함하여 동일한 어레이 내에서 다른 형상들을 갖는 홀들을 포함할 수 있다. 상기 홀들 사이의 간격들은 상기 메모리 셀들의 채널 폭을 결정하는 인자가 될 수 있고, 예를 들면 10㎚ 내지 30㎚의 범위에 있을 수 있다. 상기 홀들의 어레이에 대한 식각 프로파일은 보다 균일한 메모리 셀 구조들을 제공하기 위하여 가능한 한 수직해야 한다. 상기 게이트-올-어라운드 메모리 셀들의 채널 크기(NAND 스트링 비트 라인 크기)는 상기 홀들 사이의 공간 및 상기 반도체층들의 두께에 의해 결정된다.
상기 흐름도의 제3 블록(703)에서, 선택적인 식각이 앞서 상세하게 설명한 바와 같이, 하부 패터닝된 액티브층 아래의 버트레스 포스트들을 포함하여 상기 버트레스 포스트들을 남기면서, 상기 희생 물질을 제거하도록 상기 홀들을 통해 수행된다. 결과적인 버트레스 구조는 상기 홀들을 통해 수직하며, 내부에 워드 라인 물질이 증착될 수 있는 상기 포스트들 사이의 상기 비트 라인 및 워드 라인 방향들로 수평하게 통로들을 포함한다.
상기 흐름도의 제4 블록(704)에서, 특히 상기 메모리 셀 채널들의 영역들 내의 상기 반도체층의 에지들을 라운드지게 하기 위한 공정이 수행될 수 있다. 다양한 공정들이 이러한 라운딩을 구현하기 위하여 기술되었다. 상기 메모리 셀 채널들을 라운드지게 하는 것은 상기 메모리 셀 어레이를 위한 전기장 강화 특성들에 대해 중요한 영향을 미칠 수 있다.
상기 흐름도의 제5 블록(705)에서, 상기 메모리 물질이 상기 버트레스 구조 내에 형성된다. NAND 플래시를 위하여, 메모리 물질은 BE-SONOS 구조, ONO 구조, MANOS 구조 또는 다른 전하 트래핑 기술들과 같은 다층 전하 유전 전하 트래핑 구조를 포함한다. 일 실시예에서, BE-SONOS 구조는 약 20㎚의 공칭 두께(nominal thickness)를 가지고 형성된다.
상기 흐름도의 제6 블록(706)에서, 도핑된 폴리실리콘 또는 다른 액티브 물질과 같은 상기 워드 라인 물질이 상기 메모리 필름의 형성 후에 상기 버트레스 구조 내에 남는 통로들 내의 홀들에 충진된다. 이러한 단계에서, 상기 워드 라인 물질은 상기 버트레스 구조를 통해 상기 워드 라인 및 상기 비트 라인 방향들 모두로 연장되는 통로들을 채울 수 있으며, 패터닝된 반도체층들 상의 상기 메모리 필름을 완전히 둘러싼다.
상기 흐름도의 제7 블록(707)에서, 홀들의 제2 어레이가 상기 비트 라인 방향으로 연장되는 통로들 내의 상기 워드 라인 물질을 자르도록 상기 홀들의 제1 어레이로부터 상기 비트 라인 방향에 평행한 라인 상에 패터닝되고 오프셋되며, 이에 따라 게이트-올-어라운드 워드 라인들로 기능하고, 이러한 실시예에서는 NAND 스트링 비트 라인들인 상기 수평 액티브 라인들에 의해 관통되는 수직 슬라이스들 또는 벽들이 형성된다. 상기 홀들의 제2 어레이는 또한 상기 워드 라인 방향으로 진행되는 상기 반도체층들의 연장부들을 자르며, 이에 따라 각 층 내의 NAND 스트링들을 따라 상기 개별적인 반도체 물질의 스트립들이 분리된다. 이러한 공정 실시예에서, 상기 버트레스 구조의 포스트들은 상기 NAND 스트링들을 위한 채널 라인들로 기능하고, 상기 메모리 셀들 사이의 블록 구조의 부분들 내의 레벨들에 인접하는 상기 개개의 반도체 물질의 스트립들 사이로 연장되는 상기 반도체 물질의 스트립들을 따라 분산되어 남는다.
예시한 실시예에서 상기 제2 어레이 내의 홀 형태 식각들의 직경은, 예를 들면, 상기 메모리 실시예에서의 상기 비트 라인들 및 상기 워드 라인들을 분리하도록 40㎚ 내지 60㎚의 수치가 될 수 있다. 적어도 상기 메모리 셀 면적 내에서 상기 제2 어레이 내의 홀들의 크기는 상기 비트 라인 치수 및 상기 게이트-올-어라운드 워드 라인 크기에 의존한다. 상기 홀들의 제2 어레이는 또한 임의의 적합한 형상으로 홀들을 가질 수 있고, 원형, 타원형, 마름모형 등을 포함하여 동일한 어레이 내에 다른 형상들의 홀들을 포함할 수 있다. 일부 실시예들에 있어서, 원하는 경우에 재산화, 상기 워드 라인들이나 채널들의 폴리실리콘의 트리밍(trimming), 상기 메모리 물질의 트리밍 등과 같은 상기 홀들의 제2 어레이를 통한 추가적인 처리들이 수행될 수 있다.
상기 흐름도의 제8 블록(708)에서, 상기 SSL 구조들, 상기 GSL 구조들, 상기 소스 라인 콘택들 및 상기 비트 라인 패드들을 포함하여 상기 메모리 셀 블록을 위한 다른 형성들을 완성하도록 요구되는 단계들이 수행된다. 또한, 주변 회로들을 완성하도록 요구되는 단계들이 언급된다. 물론, 상기 블록 내의 다른 형성들 및 상기 주변 회로들의 완성을 위해 수행되는 이들 추가적인 단계들의 순서는 특정한 제조 순서의 목적들을 위해 선택될 수 있다.
상기 흐름도의 제9 블록(709)에서, 제조 공정의 후 공정(back end of line: BEOL) 단계들이 확인된다. 이들 단계들은 상부에 놓인 패터닝된 금속층들 및 상기 집적 회로의 완성을 위해 필요한 다른 구조들을 제공하도록 수행된다.
여기서의 기술은 수평 채널들 및 수직 게이트들을 갖는 수직 메모리 장치를 위한 비트 라인 및 워드 라인 구조들을 정의하도록 교대로 배치되는 액티브층들(예를 들면, 반도체) 및 희생층들(예를 들면, 절연체)의 스택을 통한 두 홀 패터닝 단계들을 이용하는 공정을 포함한다. 상기 제1 홀 패터닝 단계는 각 셀에 대하여 상기 "메모리 셀 크기" 또는 채널 길이 및 폭을 정의할 수 있고, 라인 구부러짐이나 움직임(wiggling) 문제들을 야기할 수 있는 높은 종횡비의 라인 형태 식각이 방지된다.
여기에 기재되는 기술은 GAA 구조를 형성하는 후속하는 공정 동안에 액티브층들과 함께 상기 구조를 유지하기 위한 버트레스를 형성하는 포스트들의 어레이를 남기면서 희생층들의 일부들을 제거하도록 높은 선택비의 등방성 식각을 이용하는 공정을 포함한다.
라운딩 공정은 절연 버트레스 형성 후에 또는 전에 수행될 수 있으며, 장치 성능 상의 중요한 인자가 될 수 있는 상기 메모리 셀 채널들을 위한 리운드진 형상의 형성을 가능하게 한다.
워드 라인을 위한 메모리 물질(예를 들면, ONO) 및 도전성 물질(예를 들면, 폴리실리콘)이 이후에 상기 GAA 구조를 형성하도록 상기 제1 홀 패턴을 통해 채워진다.
상기 제2 홀 패터닝은 워드 라인들을 형성하도록 비트 라인들과 워드 라인 도전성 물질을 연결하는 상기 액티브층들 내의 연장부들을 분리시킨다. 그 결과, 수직 채널 GAA NAND 플래시 셀들의 어레이가 형성될 수 있다. 또한, 다른 유형들의 메모리 물질들이 다양한 어레이 형태들의 형성을 위해 전술한 바와 같이 사용될 수 있다.
이러한 두 번의 홀 패터닝에 기초하여, 상기 메모리 셀들은 조밀한 4F2 풋 프린트(foot print)를 가지고 구현될 수 있다.
수평 채널 게이트-올-어라운드 플래시 메모리 셀이 설명된다. 이러한 메모리 셀 구조는 단일 2차원 어레이 내에 구현될 수 있거나, 3차원 메모리 구조의 기초로 기능할 수 있다. 상기 2차원 어레이 및 상기 3차원 어레이 구조는 수평 채널 게이트-올-어라운드 NAND 어레이를 포함할 수 있다. 상기 제조 방법과 어레이 구조는, 예를 들면 상기 전하 트래핑 메모리 물질을 프로그램 가능한 저항 메모리 물질로 대체함에 의해 다른 형태들의 메모리 기술들에 대해 적용될 수 있다.
상술한 바와 같이 바람직한 실시예들과 실험예들을 참조하여 본 발명을 설명하였지만, 이들 실시예들이 본 발명을 제한하려는 의미보다는 예시적으로 의도되는 것을 이해할 수 있을 것이다. 변형들과 조합들이 해당 기술 분야에서 통상의 지식을 가진 자에게는 자명한 점도 고려되며, 이러한 변형들과 조합들도 본 발명의 사상과 다음의 특허 청구 범위의 범주에 속한다.
102, 103, 104, 105: 반도체 스트립들
102B, 103B, 104B, 105B: 비트 라인 패드들
109, 119: SSL 게이트 구조들
112, 113, 114, 115: 반도체 스트립들
112A, 113A, 114A, 115A: 계단형 구조들
125-1,…, 125-N-1, 125-N: 워드 라인들
126, 127: 접지 선택 라인들
200-1 내지 200-8: 반도체층들
201: 하드 마스크층
202a, 202b, 202c, 202d: 포스트들
203-1, 203-2: 희생층들
204-1, 204-2: 홀들
206a, 206b: 포스트들
207a, 207b: 포스트들
210, 211, 212: 홀들
213: 레지들
214: 산화물층
214-1, 214-2: 홀들
216: 메모리 필름
218: 액티브 물질
220-1, 220-2, 220-3, 220-4: 홀들
250, 251: 연장부들
252, 253: 연장부들
270, 271: 통로들
280: 메모리 셀
290: 채널
304-1, 304-2, 304-3, 304-4: 홀들
310, 311, 312: 슬라이스들
320: 채널 라인
321: 버트레스 영역
401, 402, 403, 404, 405: 셀들
410: 채널 영역
411: 메모리 물질
421, 422, 423, 424: 메모리 셀들
500: 마스크
501, 502, 503, 504, 505: 홀
510: 슬라이스
511, 512, 513, 514: 메모리 셀들
611: 로우 디코더
617: 페이지 버퍼
619: 상태 기계
624: 다른 회로부
625: 집적 회로
650: 플래시 메모리 어레이
ML1, ML2, ML3: 금속층들

Claims (28)

  1. 수평 액티브 라인들의 복수의 스택들;
    상기 수평 액티브 라인들에 의해 관통되고, 상기 수평 액티브 라인들을 둘러싸는 복수의 수직 슬라이스들(slices); 및
    상기 복수의 스택들 내의 수평 액티브 라인들 및 상기 복수의 수직 슬라이스들 내의 수직 슬라이스들 사이의 메모리 필름을 포함하는 메모리 장치.
  2. 제 1 항에 있어서, 상기 복수의 스택들 내의 수평 채널 라인들 사이로 수직하게 연장되는 복수의 포스트들(posts)을 더 포함하는 것을 특징으로 하는 메모리 장치.
  3. 제 1 항에 있어서, 상기 수평 액티브 라인들은 반도체 채널 라인들을 포함하며, 상기 수직 슬라이스들은 상기 수평 액티브 라인들을 둘러싸는 도전성 워드 라인들을 포함하는 것을 특징으로 하는 메모리 장치.
  4. 제 1 항에 있어서, 상기 메모리 필름은 다층의 유전 전하 트래핑 구조를 포함하고, 상기 수평 액티브 라인들은 반도체를 포함하며, 상기 수직 슬라이스들은 도전성 물질을 포함하는 것을 특징으로 하는 메모리 장치.
  5. 제 1 항에 있어서, 상기 수평 액티브 라인들의 적어도 하나는 동일한 스택 내의 적어도 다른 상기 수평 액티브 라인들의 치수와 다른 수직 치수의 두께를 가지는 것을 특징으로 하는 메모리 장치.
  6. 제 1 항에 있어서, 상기 수평 액티브 라인들은 물결 모양의(undulating) 형상들을 갖는 대향하는 측부들을 가지는 것을 특징으로 하는 메모리 장치.
  7. 제 1 항에 있어서, 상기 수평 액티브 라인들은 실리콘이며, 상기 메모리 필름은 다층의 유전 전하 트래핑 구조를 포함하는 것을 특징으로 하는 메모리 장치.
  8. 제 1 항에 있어서, 상기 복수의 수평 액티브 라인들은 상기 복수의 수직 슬라이스들을 관통하는 곳에서 라운드진 표면들을 가지는 것을 특징으로 하는 메모리 장치.
  9. 수평 채널 라인;
    상기 수평 채널 라인을 둘러싸는 유전 전하 트래핑 구조; 및
    상기 유전 전하 트래핑 구조 및 상기 수평 채널 라인 전체 둘레(all around)의 게이트를 포함하는 메모리 장치.
  10. 제 9 항에 있어서, 상기 수평 채널 라인은 상기 유전 전하 트래핑 구조에 의해 둘러싸이는 곳에서 라운드진 표면을 가지는 것을 특징으로 하는 메모리 장치.
  11. 수평 채널의 수직 게이트-올-어라운드(gate-all-around) 플래시 메모리 셀들의 3차원 블록을 포함하는 메모리 장치.
  12. 제 11 항에 있어서, 상기 3차원 블록은,
    수평 NAND 비트 라인 스트립들의 복수의 스택들;
    상기 수평 NAND 비트 라인 스트립들에 의해 관통되고, 상기 수평 NAND 비트 라인 스트립들을 둘러싸는 복수의 수직 워드 라인 슬라이스들; 및
    상기 복수의 스택들 내의 상기 수평 NAND 비트 라인 스트립들 및 상기 복수의 수직 워드 라인 슬라이스들 내의 상기 수직 슬라이스들 사이의 유전 전하 트래핑 구조를 포함하는 것을 특징으로 하는 메모리 장치.
  13. 제 12 항에 있어서, 상기 복수의 스택들 내의 수평 NAND 비트 라인 스트립들 사이로 수직하게 연장되는 복수의 포스트들을 포함하는 것을 특징으로 하는 메모리 장치.
  14. 제 12 항에 있어서, 상기 수평 NAND 비트 라인 스트립들의 적어도 하나는 동일한 스택 내의 적어도 다른 수평 NAND 비트 라인 스트립들의 치수와 다른 수직 치수의 두께를 가지는 것을 특징으로 하는 메모리 장치.
  15. 제 12 항에 있어서, 상기 수평 NAND 비트 라인 스트립들은 실리콘인 것을 특징으로 하는 메모리 장치.
  16. 제 12 항에 있어서, 상기 복수의 수평 NAND 비트 라인 스트립들 상기 복수의 워드 라인 수직 슬라이스들을 관통하는 곳에서 라운드진 표면들을 가지는 것을 특징으로 하는 메모리 장치.
  17. 제 12 항에 있어서, 상기 비트 라인 스트립들은 물결 모양의 형상들을 갖는 대향하는 측부들을 가지는 것을 특징으로 하는 메모리 장치.
  18. 교번되는 희생층들 및 액티브층들의 스택을 형성하는 단계를 포함하고;
    상기 스택을 통해 연장되는 홀들의 제1 어레이를 형성하는 단계를 포함하며, 상기 어레이는 패터닝된 액티브층들을 형성하도록 홀들의 열들 및 행들로 정렬되고;
    상기 패터닝된 액티브층들 및 상기 패터닝된 액티브층들 사이로 연장되는 포스트들의 어레이를 포함하는 버트레스 구조(buttress structure)의 형성을 가져오는 양으로 상기 홀들의 어레이 내의 상기 홀들 내에 노출되는 상기 희생층들의 물질을 제거하는 단계를 포함하며;
    상기 버트레스 구조 내의 상기 패터닝된 액티브층들의 적어도 일부들을 메모리 필름으로 라이닝(lining)하는 단계를 포함하고;
    상기 라이닝 후에 상기 버트레스 구조를 액티브 물질로 채우는 단계를 포함하며;
    제1 방향으로 연장되는 정렬된 수평 액티브 라인들을 형성하도록 상기 홀들 사이의 워드 라인 방향으로 연장부들을 자르고, 상기 액티브 물질을 상기 정렬된 수평 액티브 라인들에 의해 관통되는 수직 슬라이스로 분리하도록 상기 제1 어레이로부터 오프셋(offset)되는 홀들의 제2 어레이를 형성하는 단계를 포함하는 메모리의 제조 방법.
  19. 제 18 항에 있어서, 상기 라이닝 후에 상기 패터닝된 액티브층의 에지들을 라운딩(rounding)하는 단계를 포함하는 것을 특징으로 하는 방법.
  20. 제 18 항에 있어서, 상기 메모리 필름은 다층의 유전 전하 트래핑 구조를 포함하고, 상기 수평 액티브 라인들은 반도체를 포함하며, 상기 수직 슬라이스들은 반도체를 포함하는 것을 특징으로 하는 방법.
  21. 제 18 항에 있어서, 상기 액티브층들의 적어도 하나는 상기 스택 내의 적어도 다른 액티브층들의 두께와 다른 두께를 가지는 것을 특징으로 하는 방법.
  22. 제 18 항에 있어서, 상기 수평 액티브 라인들은 물결 모양의 형상들을 갖는 대향하는 측부들을 가지는 것을 특징으로 하는 방법.
  23. 제 18 항에 있어서, 상기 수평 액티브 라인들은 실리콘이며, 상기 메모리 필름은 다층의 유전 전하 트래핑 구조를 포함하는 것을 특징으로 하는 방법.
  24. 적층형 집적 회로 구조의 제조 방법에 있어서,
    액티브층들 사이에 희생층을 포함하는 스택을 형성하는 단계를 포함하고;
    상기 스택을 통해 홀들의 제1 어레이를 형성하는 단계를 포함하며, 상기 어레이는 패터닝된 액티브층들을 형성하도록 홀들의 열들 및 행들로 정렬되고;
    상기 패터닝된 액티브층들 및 상기 패터닝된 액티브층들 사이로 연장되는 상기 희생층의 남아 있는 부분들에 의해 형성되는 지지체들의 어레이를 포함하는 버트레스 구조의 형성을 가져오는 양으로 상기 홀들의 어레이 내의 상기 홀들 내에 노출되는 상기 희생층의 물질을 제거하는 단계를 포함하는 적층형 집적 회로 구조의 제조 방법.
  25. 제 24 항에 있어서, 상기 홀들의 어레이 내의 홀들은 원형인 것을 특징으로 하는 방법.
  26. 제 24 항에 있어서, 상기 홀들의 어레이 내의 홀들은 사각형인 것을 특징으로 하는 방법.
  27. 제 24 항에 있어서, 상기 홀들의 어레이 내의 홀들은 타원형인 것을 특징으로 하는 방법.
  28. 제 24 항에 있어서, 상기 버트레스 구조 주위의 상기 액티브층들 사이에 물질을 증착하는 단계를 더 포함하는 것을 특징으로 하는 방법.
KR1020150028317A 2014-11-19 2015-02-27 수직 및 3차원 메모리 장치들과 그 제조 방법들 KR101644424B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/548,252 US9589979B2 (en) 2014-11-19 2014-11-19 Vertical and 3D memory devices and methods of manufacturing the same
US14/548,252 2014-11-19

Publications (2)

Publication Number Publication Date
KR20160059930A true KR20160059930A (ko) 2016-05-27
KR101644424B1 KR101644424B1 (ko) 2016-08-01

Family

ID=53433092

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150028317A KR101644424B1 (ko) 2014-11-19 2015-02-27 수직 및 3차원 메모리 장치들과 그 제조 방법들

Country Status (6)

Country Link
US (1) US9589979B2 (ko)
EP (1) EP3024027B1 (ko)
JP (1) JP6226917B2 (ko)
KR (1) KR101644424B1 (ko)
CN (1) CN105845683B (ko)
TW (1) TWI557849B (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180028919A (ko) * 2016-09-09 2018-03-19 가부시키가이샤 히다치 하이테크놀로지즈 에칭 방법 및 에칭 장치
KR20190013054A (ko) * 2017-07-31 2019-02-11 한양대학교 산학협력단 에어 갭을 포함하는 3차원 소자 및 그 제조 방법
KR20190012581A (ko) * 2017-07-28 2019-02-11 한양대학교 산학협력단 집적도를 개선시킨 3차원 플래시 메모리 및 그 제조 방법
KR20200038375A (ko) * 2018-10-02 2020-04-13 삼성전자주식회사 3차원 반도체 메모리 장치

Families Citing this family (179)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12027518B1 (en) 2009-10-12 2024-07-02 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US10366970B2 (en) 2009-10-12 2019-07-30 Monolithic 3D Inc. 3D semiconductor device and structure
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US11984445B2 (en) 2009-10-12 2024-05-14 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US10388863B2 (en) 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
US10497713B2 (en) 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US10679977B2 (en) 2010-10-13 2020-06-09 Monolithic 3D Inc. 3D microdisplay device and structure
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11984438B2 (en) 2010-10-13 2024-05-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11121021B2 (en) 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
US10600888B2 (en) 2012-04-09 2020-03-24 Monolithic 3D Inc. 3D semiconductor device
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
US11961827B1 (en) 2012-12-22 2024-04-16 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11916045B2 (en) 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11967583B2 (en) 2012-12-22 2024-04-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US10651054B2 (en) 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US10892169B2 (en) 2012-12-29 2021-01-12 Monolithic 3D Inc. 3D semiconductor device and structure
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
US10600657B2 (en) 2012-12-29 2020-03-24 Monolithic 3D Inc 3D semiconductor device and structure
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US10325651B2 (en) 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US10224279B2 (en) 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
US9021414B1 (en) 2013-04-15 2015-04-28 Monolithic 3D Inc. Automation for monolithic 3D devices
US11030371B2 (en) 2013-04-15 2021-06-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
US10381328B2 (en) 2015-04-19 2019-08-13 Monolithic 3D Inc. Semiconductor device and structure
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
US9818848B2 (en) * 2015-04-29 2017-11-14 Yale University Three-dimensional ferroelectric FET-based structures
CN106469731B (zh) * 2015-08-11 2020-02-04 旺宏电子股份有限公司 存储元件及其制造方法
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
DE112016004265T5 (de) 2015-09-21 2018-06-07 Monolithic 3D Inc. 3d halbleitervorrichtung und -struktur
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
US11978731B2 (en) 2015-09-21 2024-05-07 Monolithic 3D Inc. Method to produce a multi-level semiconductor memory device and structure
US10522225B1 (en) 2015-10-02 2019-12-31 Monolithic 3D Inc. Semiconductor device with non-volatile memory
US12016181B2 (en) 2015-10-24 2024-06-18 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US10418369B2 (en) 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
US11991884B1 (en) 2015-10-24 2024-05-21 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US9837431B2 (en) * 2015-11-20 2017-12-05 Sandisk Technologies Llc 3D semicircular vertical NAND string with recessed inactive semiconductor channel sections
TWI613761B (zh) * 2016-07-12 2018-02-01 旺宏電子股份有限公司 三維非揮發性記憶體及其製造方法
KR102637644B1 (ko) * 2016-07-14 2024-02-19 삼성전자주식회사 메모리 장치
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
KR102633025B1 (ko) * 2016-11-09 2024-02-05 에스케이하이닉스 주식회사 반도체 메모리 소자
CN106847821B (zh) 2017-03-07 2018-09-14 长江存储科技有限责任公司 半导体结构及其形成方法
TWI656601B (zh) * 2017-03-23 2019-04-11 旺宏電子股份有限公司 非對稱階梯結構及其製造方法
KR102414511B1 (ko) * 2017-08-02 2022-06-30 삼성전자주식회사 3차원 반도체 소자
JP2019165114A (ja) 2018-03-20 2019-09-26 東芝メモリ株式会社 抵抗変化型記憶装置
US10950663B2 (en) 2018-04-24 2021-03-16 Micron Technology, Inc. Cross-point memory array and related fabrication techniques
US10825867B2 (en) * 2018-04-24 2020-11-03 Micron Technology, Inc. Cross-point memory array and related fabrication techniques
US10818729B2 (en) 2018-05-17 2020-10-27 Macronix International Co., Ltd. Bit cost scalable 3D phase change cross-point memory
US10950786B2 (en) 2018-05-17 2021-03-16 Macronix International Co., Ltd. Layer cost scalable 3D phase change cross-point memory
US10840254B2 (en) * 2018-05-22 2020-11-17 Macronix International Co., Ltd. Pitch scalable 3D NAND
JP2020038911A (ja) * 2018-09-05 2020-03-12 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
US11211390B2 (en) 2018-10-11 2021-12-28 International Business Machines Corporation Staircase patterning for 3D NAND devices
EP3844814B1 (en) 2018-11-22 2024-01-03 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabrication methods thereof
KR20200061253A (ko) * 2018-11-23 2020-06-02 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR102554712B1 (ko) * 2019-01-11 2023-07-14 삼성전자주식회사 반도체 소자
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11018156B2 (en) 2019-04-08 2021-05-25 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures
KR20210002775A (ko) * 2019-06-27 2021-01-11 삼성전자주식회사 반도체 메모리 소자
JP2021048298A (ja) * 2019-09-19 2021-03-25 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法
EP3895214B1 (en) 2019-09-20 2024-04-10 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and manufacturing method thereof
WO2021163831A1 (en) * 2020-02-17 2021-08-26 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabrication methods thereof
KR20210106670A (ko) * 2020-02-21 2021-08-31 삼성전자주식회사 수직형 메모리 장치
JP2021141283A (ja) * 2020-03-09 2021-09-16 キオクシア株式会社 半導体記憶装置
EP3966865A4 (en) * 2020-03-23 2022-08-03 Yangtze Memory Technologies Co., Ltd. STAIRCASE STRUCTURE IN A THREE-DIMENSIONAL MEMORY DEVICE AND FORMING METHOD THEREOF
JP2021150564A (ja) 2020-03-23 2021-09-27 キオクシア株式会社 半導体記憶装置
WO2021192051A1 (ja) * 2020-03-24 2021-09-30 キオクシア株式会社 半導体記憶装置
CN111244095B (zh) * 2020-03-25 2023-06-30 长江存储科技有限责任公司 三维存储器及其制备方法
US11489043B2 (en) 2020-04-27 2022-11-01 Sandisk Technologies Llc Three-dimensional memory device employing thinned insulating layers and methods for forming the same
US11398496B2 (en) * 2020-04-27 2022-07-26 Sandisk Technologies Llc Three-dimensional memory device employing thinned insulating layers and methods for forming the same
JP2022039622A (ja) * 2020-08-28 2022-03-10 キオクシア株式会社 半導体記憶装置、および半導体記憶装置の製造方法
US20220197131A1 (en) * 2020-12-22 2022-06-23 Nano-Master, Inc. Mask and Reticle Protection with Atomic Layer Deposition (ALD)
US11737274B2 (en) 2021-02-08 2023-08-22 Macronix International Co., Ltd. Curved channel 3D memory device
US11335411B1 (en) 2021-03-03 2022-05-17 Sandisk Technologies Llc Erase operation for memory device with staircase word line voltage during erase pulse
JP2022136434A (ja) * 2021-03-08 2022-09-21 キオクシア株式会社 半導体記憶装置
US11916011B2 (en) * 2021-04-14 2024-02-27 Macronix International Co., Ltd. 3D virtual ground memory and manufacturing methods for same
US11710519B2 (en) 2021-07-06 2023-07-25 Macronix International Co., Ltd. High density memory with reference memory using grouped cells and corresponding operations
JP2023027661A (ja) * 2021-08-17 2023-03-02 キオクシア株式会社 半導体装置
TW202318635A (zh) * 2021-08-23 2023-05-01 美商應用材料股份有限公司 用於三維動態隨機存取記憶體的半導體隔離橋
TWI817319B (zh) * 2022-01-13 2023-10-01 旺宏電子股份有限公司 三維and快閃記憶體元件及其製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100036520A (ko) * 2008-09-30 2010-04-08 삼성전자주식회사 3차원 반도체 장치
US20120182806A1 (en) * 2011-01-19 2012-07-19 Macronix International Co., Ltd. Memory Architecture of 3D Array With Alternating Memory String Orientation and String Select Structures
KR20130097562A (ko) * 2012-02-24 2013-09-03 서울대학교산학협력단 3차원 스타구조를 갖는 낸드 플래시 메모리 어레이 및 그 동작방법
KR20140068627A (ko) * 2012-11-28 2014-06-09 삼성전자주식회사 가변저항막을 갖는 저항 메모리 소자 및 그 제조방법

Family Cites Families (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7052941B2 (en) * 2003-06-24 2006-05-30 Sang-Yun Lee Method for making a three-dimensional integrated circuit structure
US6906940B1 (en) 2004-02-12 2005-06-14 Macronix International Co., Ltd. Plane decoding method and device for three dimensional memories
KR100528486B1 (ko) 2004-04-12 2005-11-15 삼성전자주식회사 불휘발성 메모리 소자 및 그 형성 방법
US7378702B2 (en) * 2004-06-21 2008-05-27 Sang-Yun Lee Vertical memory device structures
US7315474B2 (en) 2005-01-03 2008-01-01 Macronix International Co., Ltd Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US7420242B2 (en) 2005-08-31 2008-09-02 Macronix International Co., Ltd. Stacked bit line dual word line nonvolatile memory
JP4822841B2 (ja) 2005-12-28 2011-11-24 株式会社東芝 半導体記憶装置及びその製造方法
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US8159018B2 (en) * 2006-04-26 2012-04-17 Nxp B.V. Non-volatile memory device
JP2008078404A (ja) * 2006-09-21 2008-04-03 Toshiba Corp 半導体メモリ及びその製造方法
JP4945248B2 (ja) 2007-01-05 2012-06-06 株式会社東芝 メモリシステム、半導体記憶装置及びその駆動方法
JP5091491B2 (ja) 2007-01-23 2012-12-05 株式会社東芝 不揮発性半導体記憶装置
KR20090037690A (ko) 2007-10-12 2009-04-16 삼성전자주식회사 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법
US8394683B2 (en) * 2008-01-15 2013-03-12 Micron Technology, Inc. Methods of forming semiconductor constructions, and methods of forming NAND unit cells
KR20090079694A (ko) 2008-01-18 2009-07-22 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
JP2009238874A (ja) 2008-03-26 2009-10-15 Toshiba Corp 半導体メモリ及びその製造方法
JP2009295694A (ja) 2008-06-03 2009-12-17 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
FR2933802B1 (fr) 2008-07-10 2010-10-15 Commissariat Energie Atomique Structure et procede de realisation d'un dispositif microelectronique de memoire 3d de type flash nand.
KR101471858B1 (ko) * 2008-09-05 2014-12-12 삼성전자주식회사 바 타입의 액티브 패턴을 구비하는 반도체 장치 및 그 제조방법
US8058179B1 (en) 2008-12-23 2011-11-15 Novellus Systems, Inc. Atomic layer removal process with higher etch amount
JP2010205904A (ja) * 2009-03-03 2010-09-16 Toshiba Corp 不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置
TWI433302B (zh) * 2009-03-03 2014-04-01 Macronix Int Co Ltd 積體電路自對準三度空間記憶陣列及其製作方法
US8829646B2 (en) 2009-04-27 2014-09-09 Macronix International Co., Ltd. Integrated circuit 3D memory array and manufacturing method
KR101036155B1 (ko) * 2009-07-09 2011-05-23 서울대학교산학협력단 스타 구조를 갖는 낸드 플래시 메모리 어레이 및 그 제조방법
US8501629B2 (en) 2009-12-23 2013-08-06 Applied Materials, Inc. Smooth SiConi etch for silicon-containing films
US8482051B2 (en) * 2010-01-11 2013-07-09 Hynix Semiconductor Inc. 3D nonvolatile memory device including a plurality of channel contacts coupled to a plurality of channel layers and a plurality of section lines coupled to the plurality of channel contacts and method for fabricating the same
US8890233B2 (en) * 2010-07-06 2014-11-18 Macronix International Co., Ltd. 3D memory array with improved SSL and BL contact layout
US8659944B2 (en) * 2010-09-01 2014-02-25 Macronix International Co., Ltd. Memory architecture of 3D array with diode in memory string
JP5651415B2 (ja) * 2010-09-21 2015-01-14 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR101787041B1 (ko) * 2010-11-17 2017-10-18 삼성전자주식회사 식각방지막이 구비된 반도체 소자 및 그 제조방법
US9018692B2 (en) * 2011-01-19 2015-04-28 Macronix International Co., Ltd. Low cost scalable 3D memory
US8486791B2 (en) * 2011-01-19 2013-07-16 Macronix International Co., Ltd. Mufti-layer single crystal 3D stackable memory
US8363476B2 (en) 2011-01-19 2013-01-29 Macronix International Co., Ltd. Memory device, manufacturing method and operating method of the same
TWI497496B (zh) * 2011-01-19 2015-08-21 Macronix Int Co Ltd 三維記憶體陣列架構
US8860117B2 (en) * 2011-04-28 2014-10-14 Micron Technology, Inc. Semiconductor apparatus with multiple tiers of memory cells with peripheral transistors, and methods
JP5674579B2 (ja) * 2011-07-15 2015-02-25 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2013026289A (ja) * 2011-07-15 2013-02-04 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR20130045047A (ko) * 2011-10-25 2013-05-03 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
US9082656B2 (en) * 2011-11-11 2015-07-14 Macronix International Co., Ltd. NAND flash with non-trapping switch transistors
KR20130072076A (ko) * 2011-12-21 2013-07-01 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US8951862B2 (en) * 2012-01-10 2015-02-10 Macronix International Co., Ltd. Damascene word line
US8501609B2 (en) 2012-02-02 2013-08-06 Tower Semiconductor Ltd. Method for generating a three-dimensional NAND memory with mono-crystalline channels using sacrificial material
JP5624567B2 (ja) * 2012-02-03 2014-11-12 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2013239622A (ja) * 2012-05-16 2013-11-28 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US8987098B2 (en) * 2012-06-19 2015-03-24 Macronix International Co., Ltd. Damascene word line
KR101910500B1 (ko) * 2012-07-04 2018-10-22 에스케이하이닉스 주식회사 수직채널트랜지스터를 구비한 반도체장치 및 그 제조 방법
US9196315B2 (en) * 2012-11-19 2015-11-24 Macronix International Co., Ltd. Three dimensional gate structures with horizontal extensions
US8759899B1 (en) 2013-01-11 2014-06-24 Macronix International Co., Ltd. Integration of 3D stacked IC device with peripheral circuits
KR102059196B1 (ko) * 2013-01-11 2019-12-24 에프아이오 세미컨덕터 테크놀로지스, 엘엘씨 3차원 반도체 장치 및 그 제조 방법
US9379126B2 (en) 2013-03-14 2016-06-28 Macronix International Co., Ltd. Damascene conductor for a 3D device
JP2015015287A (ja) * 2013-07-03 2015-01-22 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US9041077B2 (en) * 2013-09-03 2015-05-26 Macronix International Co., Ltd. Semiconductor device and manufacturing method of the same
US9099538B2 (en) 2013-09-17 2015-08-04 Macronix International Co., Ltd. Conductor with a plurality of vertical extensions for a 3D device
WO2015081413A1 (en) * 2013-12-05 2015-06-11 Conversant Intellectual Property Management Inc. A three dimensional non-volatile memory with charge storage node isolation
CN203760476U (zh) * 2014-02-26 2014-08-06 唐棕 半导体器件
US9397110B2 (en) * 2014-05-21 2016-07-19 Macronix International Co., Ltd. 3D independent double gate flash memory
US9520485B2 (en) * 2014-05-21 2016-12-13 Macronix International Co., Ltd. 3D independent double gate flash memory on bounded conductor layer

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100036520A (ko) * 2008-09-30 2010-04-08 삼성전자주식회사 3차원 반도체 장치
US20120182806A1 (en) * 2011-01-19 2012-07-19 Macronix International Co., Ltd. Memory Architecture of 3D Array With Alternating Memory String Orientation and String Select Structures
KR20130097562A (ko) * 2012-02-24 2013-09-03 서울대학교산학협력단 3차원 스타구조를 갖는 낸드 플래시 메모리 어레이 및 그 동작방법
KR20140068627A (ko) * 2012-11-28 2014-06-09 삼성전자주식회사 가변저항막을 갖는 저항 메모리 소자 및 그 제조방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180028919A (ko) * 2016-09-09 2018-03-19 가부시키가이샤 히다치 하이테크놀로지즈 에칭 방법 및 에칭 장치
US10325781B2 (en) 2016-09-09 2019-06-18 Hitachi High-Technologies Corporation Etching method and etching apparatus
KR20190012581A (ko) * 2017-07-28 2019-02-11 한양대학교 산학협력단 집적도를 개선시킨 3차원 플래시 메모리 및 그 제조 방법
KR20190013054A (ko) * 2017-07-31 2019-02-11 한양대학교 산학협력단 에어 갭을 포함하는 3차원 소자 및 그 제조 방법
KR20200038375A (ko) * 2018-10-02 2020-04-13 삼성전자주식회사 3차원 반도체 메모리 장치

Also Published As

Publication number Publication date
US9589979B2 (en) 2017-03-07
JP2016100596A (ja) 2016-05-30
CN105845683B (zh) 2019-04-12
CN105845683A (zh) 2016-08-10
KR101644424B1 (ko) 2016-08-01
US20160141299A1 (en) 2016-05-19
JP6226917B2 (ja) 2017-11-08
TWI557849B (zh) 2016-11-11
EP3024027B1 (en) 2021-07-21
EP3024027A1 (en) 2016-05-25
TW201620077A (zh) 2016-06-01

Similar Documents

Publication Publication Date Title
KR101644424B1 (ko) 수직 및 3차원 메모리 장치들과 그 제조 방법들
US11844217B2 (en) Methods for forming multi-layer vertical nor-type memory string arrays
US11910599B2 (en) Contact structures for three-dimensional memory device
US10886288B2 (en) Vertical semiconductor memory device structures including vertical channel structures and vertical dummy structures
US9401371B1 (en) Sacrificial spin-on glass for air gap formation after bl isolation process in single gate vertical channel 3D NAND flash
JP6084246B2 (ja) ３ｄ独立二重ゲートフラッシュメモリ
US9397110B2 (en) 3D independent double gate flash memory
US9520485B2 (en) 3D independent double gate flash memory on bounded conductor layer
KR102523139B1 (ko) 반도체 메모리 소자
US20220028440A1 (en) Staircase structures for word line contacts in three-dimensional memory
US8697524B2 (en) Methods of manufacturing vertical semiconductor devices
US11107834B2 (en) Staircase and contact structures for three-dimensional memory
TWI550833B (zh) 高深寬比蝕刻方法
CN109192735B (zh) 3d存储器件及其制造方法
KR20120068392A (ko) 비휘발성 메모리 소자 및 반도체 소자의 콘택 플러그의 제조 방법
CN112534576B (zh) 用于三维存储设备中的中心阶梯结构的底部选择栅极触点
US11515319B2 (en) Semiconductor memory structure and manufacturing method thereof
JP2021048372A (ja) 半導体記憶装置及び半導体記憶装置の製造方法
US10840254B2 (en) Pitch scalable 3D NAND
CN118354606A (zh) 用于三维存储设备中的中心阶梯结构的底部选择栅极触点
JP2022163671A (ja) ３ｄ仮想グラウンドメモリおよび３ｄ仮想グラウンドメモリの製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190701

Year of fee payment: 4