TWI809424B

TWI809424B - 半導體裝置

Info

Publication number: TWI809424B
Application number: TW110121874A
Authority: TW
Inventors: 伊藤孝政; 松本浩史
Original assignee: 日商鎧俠股份有限公司
Priority date: 2020-09-01
Filing date: 2021-06-16
Publication date: 2023-07-21
Also published as: CN114121991A; TW202226555A; US11925029B2; JP2022041699A; US20220068948A1

Abstract

本實施形態之半導體裝置具備半導體基板。第1絕緣膜設置於半導體基板上。第1導電膜設置於第1絕緣膜上。複數個第1電極膜設置於第1導電膜上，相互分開地積層。半導體構件於複數個第1電極膜之積層構造內，於複數個第1電極膜之積層方向延伸。電荷蓄積構件設置於複數個第1電極膜中之1者與半導體構件之間。第1導電膜具備：配置於複數個第1電極膜下方之本體部、及與該本體部隔開地設置於本體部外周之外周部。第1及第2狹縫交替設置於外周部，沿著本體部之外周延伸。自積層方向觀察時，第1及第2狹縫相互隔開，自本體部朝外周部之第1方向觀察時，包含第1及第2狹縫之一部分重疊之第1及第2狹縫。

Description

半導體裝置

本發明之實施形態係關於一種半導體裝置。

於NAND型快閃記憶體等半導體裝置中，為了細微化，有於CMOS(Complementary Metal Oxide Semiconductor：互補金屬氧化物半導體)電路之上方設置有記憶胞陣列之構造之情形。於該情形時，記憶胞陣列之源極線配置於記憶胞陣列與CMOS電路之間。該源極線於形成貫通位於其上方之記憶胞陣列之記憶體孔或狹縫之蝕刻步驟中，會蓄積電荷而有引起電弧之虞。為了抑制如上所述之電弧，於半導體晶圓加工製程中，源極線與設置於切割區域且接地之多晶矽層局部連接，使電荷經由源極線與多晶矽層之間之連接部分逃逸至地面。

但，於切割步驟中，有記憶體晶片之端部之膜剝落沿著該連接部分傳播至記憶體晶片內部之虞。

實施形態提供一種可抑制記憶體晶片之端部之膜剝落傳播之半導體裝置。

本實施形態之半導體裝置具備半導體基板。第1絕緣膜設置於半導體基板上。第1導電膜設置於第1絕緣膜上。複數個第1電極膜設置於第1導電膜上，相互分開地積層。半導體構件於複數個第1電極膜之積層構造內，於複數個第1電極膜之積層方向延伸。電荷蓄積構件設置於複數個第1電極膜中之1者與半導體構件之間。第1導電膜具備配置於複數個第1電極膜下方之本體部、及與該本體部隔開地設置於本體部外周之外周部。第1及第2狹縫交替設置於外周部，沿著本體部之外周延伸。自積層方向觀察時，第1及第2狹縫相互隔開，自本體部朝向外周部之第1方向觀察時，包含第1及第2狹縫之一部分重疊之第1及第2狹縫。

1:基體部

1e:端部

2:積層體

2g:絕緣膜

2m:記憶胞陣列

2s:階差部分

3:板狀部

3s:終止膜

4:板狀部

5:絕緣物

10:基板

10i:元件分離區域

11:層間絕緣

11a:配線

11aa:配線

11ab:配線

11d:絕緣膜

12:導電層

13:半導體部

13a:中間膜

13b:犧牲膜

13c:中間膜

14:半導體部

15:突出部(連接部)

16:空間部

17:外周部

17a:切槽區域

17b:邊緣密封區域

18:開口部

19:本體部

21:電極膜

21a:阻擋絕緣膜

21b:障壁膜

22:絕緣層

22b:絕緣層

23:核心層

24:層間絕緣膜

25:絕緣構件

36c:絕緣物

37a~37c:配線

100a:半導體記憶裝置

131:n型半導體層

132:n型半導體層

133:n型半導體層

134:半導體層

200:接點

210:半導體主體

210c:接觸部位

220:記憶體膜

221:蓋絕緣膜

222:電荷捕獲膜

223:隧道絕緣膜

230:核心層

300:虛線框

310:狹縫

310a:狹縫

310b:狹縫

320:連接部

340:絕緣膜

A1~A4:箭頭

AA:主動區域

BL:位元線

BSL:嵌入源極層

Cb:接點

CL:柱狀部

CLC4:柱狀部

CLHR:柱狀部

DL:切割線

G:間隙

MC:記憶胞

MH:記憶體孔

RC:半導體晶片區域

RD:切割區域

RM:標記區域

S1:空間

S2:空間

SGD:汲極側選擇閘極

SGS:源極側選擇閘極

SHE:淺狹縫

ST:深狹縫

STD:汲極側選擇電晶體

STS:源極側選擇電晶體

Tr:電晶體

W15:寬度

W18:寬度

W19:寬度

WL:字元線

圖1A係例示第1實施形態之半導體記憶裝置之模式立體圖。

圖1B係顯示積層體2之模式俯視圖。

圖2A係例示3維構造之記憶胞之模式剖視圖。

圖2B係例示3維構造之記憶胞之模式剖視圖。

圖3係例示第1實施形態之半導體記憶裝置之模式俯視圖。

圖4係顯示導電層及半導體部之構成例之俯視圖。

圖5係沿著圖4之A-A線之剖視圖。

圖6係顯示第1實施形態之半導體記憶裝置之製造方法之一例之剖視圖。

圖7係接續圖6顯示半導體記憶裝置之製造方法之俯視圖。

圖8係接續圖7顯示半導體記憶裝置之製造方法之剖視圖。

圖9係接續圖8顯示半導體記憶裝置之製造方法之剖視圖。

圖10係接續圖9顯示半導體記憶裝置之製造方法之剖視圖。

圖11係接續圖10顯示半導體記憶裝置之製造方法之剖視圖。

圖12係接續圖11顯示半導體記憶裝置之製造方法之剖視圖。

圖13係接續圖12顯示半導體記憶裝置之製造方法之剖視圖。

圖14係接續圖13顯示半導體記憶裝置之製造方法之剖視圖。

圖15係接續圖14顯示半導體記憶裝置之製造方法之剖視圖。

圖16係接續圖15顯示半導體記憶裝置之製造方法之剖視圖。

圖17係接續圖16顯示半導體記憶裝置之製造方法之剖視圖。

圖18係顯示第2實施形態之嵌入源極層之構成例之俯視圖。

圖19係顯示第2實施形態之半導體記憶裝置之製造中途之導電膜等之一例之俯視圖。

圖20係顯示第3實施形態之嵌入源極層之構成例之俯視圖。

圖21係顯示第4實施形態之半導體記憶裝置之製造中途之半導體層、中間膜及犧牲膜之一例之剖視圖。

圖22係第4實施形態之半導體記憶裝置之剖視圖。

圖23係顯示第5實施形態之導電層等之一例之俯視圖。

圖24係圖23之虛線框區域之放大俯視圖。

圖25係沿著圖24之330-330線之剖視圖。

圖26係顯示第5實施形態之製造方法之一例之剖視圖。

圖27係顯示第5實施形態之製造方法之一例之剖視圖。

圖28係顯示第5實施形態之製造方法之一例之剖視圖。

圖29係顯示第6實施形態之導電層等之一例之剖視圖。

圖30係顯示第6實施形態之製造方法之一例之剖視圖。

圖31係於狹縫上設置有層間絕緣膜之半導體記憶裝置之剖視圖。

以下，參考圖式說明本發明之實施形態。本實施形態並非限定本發明者。於以下之實施形態中，半導體基板之上下方向顯示以設置半導體元件之面為上時之相對方向，有與依據重力加速度之上下方向不同之情形。圖式係模式性或概念性者，各部分之比例等未必與現實者相同。於說明書與圖式中，對與關於已出之圖式所描述之內容相同之要件標注相同符號，適當省略詳細說明。

本實施形態之半導體裝置具備半導體基板。第1絕緣膜設置於半導體基板上。第1導電膜設置於第1絕緣膜上。複數個第1電極膜設置於第1導電膜上，相互分開地積層。半導體構件於複數個第1電極膜之積層構造內，於複數個第1電極膜之積層方向延伸。電荷蓄積構件設置於複數個第1電極膜中之1者與半導體構件之間。第1導電膜具備配置於複數個第1電極膜下方之本體部、及與該本體部隔開地設置於本體部之外周之外周部。第1及第2狹縫交替設置於外周部，沿著本體部之外周延伸。自積層方向觀察時，第1及第2狹縫相互隔開，自本體部朝向外周部之第1方向觀察時，包含第1及第2狹縫之一部分重疊之第1及第2狹縫。

(第1實施形態)

圖1A係例示第1實施形態之半導體記憶裝置100a之模式立體圖。圖1B係顯示積層體2之模式俯視圖。本說明書中，將積層體2之積層方向設為Z方向。將與Z方向交叉，例如正交之1個方向設為Y方向。將與Z及Y方向各者交叉，例如正交之1個方向設為X方向。圖2A及圖2B係各自例示3維構造之記憶胞之模式剖視圖。圖3係例示第1實施形態之半導體記憶裝置100a之模式俯視圖。

如圖1A~圖3所示，第1實施形態之半導體記憶裝置100a係具有3維構造之記憶胞之非揮發性記憶體。

半導體記憶裝置100a包含基體部1、積層體2、深狹縫 ST(板狀部3)、淺狹縫SHE(板狀部4)、及複數個柱狀部CL。

基體部1包含基板10、層間絕緣膜11、導電層12及半導體部13。作為第1絕緣膜之層間絕緣膜11設置於基板10上。導電層12設置於層間絕緣膜11上。半導體部13設置於導電層12上。

基板10係半導體基板，例如矽基板。矽(Si)之導電型係例如p型。於基板10之表面區域，例如設置有元件分離區域10i。元件分離區域10i係例如包含氧化矽之絕緣區域，於基板10之表面區域劃出主動區域AA。於主動區域AA設置電晶體Tr之源極及汲極區域。電晶體Tr構成非揮發性記憶體之周邊電路(CMOS(Complementary Metal Oxide Semiconductor)電路)。CMOS電路設置於嵌入源極層BSL之下方，設置於基板10上。層間絕緣膜11例如包含氧化矽(SiO₂)，將電晶體Tr絕緣。於層間絕緣膜11內，設置有配線11a。配線11a係與電晶體Tr電性連接之配線。導電層12包含導電性金屬，例如鎢(W)。半導體部13例如包含矽。矽之導電型例如為n型。半導體部13之一部分可包含未摻雜之矽。

導電層12及半導體部13作為一體之第1導電膜電性連接，作為記憶胞陣列(圖2之2m)之共通源極電極(嵌入源極層)發揮功能。因此，導電層12及/或半導體部13亦稱為嵌入源極層BSL。

積層體2設置於基板10之上方，相對於導電層12及半導體部13(嵌入源極層BSL)位於Z方向。積層體2沿著Z方向交替積層複數個電極膜21及複數個絕緣層22而構成。電極膜21包含導電性金屬，例如鎢。絕緣層22例如包含氧化矽。絕緣層22將電極膜21彼此絕緣。電極膜21及絕緣層22各者之積層數為任意。絕緣層22例如可為氣隙。於積層體2與半導體部13之間，例如設置有絕緣膜2g。絕緣膜2g例如包含氧化矽(SiO₂)。絕緣膜2g可包含介電常數較氧化矽高之高介電體。高介電體例如為金屬氧化物。

電極膜21包含至少1個之源極側選擇閘極SGS、複數個字元線WL、及至少1個之汲極側選擇閘極SGD。源極側選擇閘極SGS為源極側選擇電晶體STS之閘極電極。字元線WL為記憶胞MC之閘極電極。汲極側選擇閘極SGD為汲極側選擇電晶體STD之閘極電極。源極側選擇閘極SGS設置於積層體2之下部區域。汲極側選擇閘極SGD設置於積層體2之上部區域。下部區域係指積層體2中接近基體部1側之區域，上部區域係指積層體2中離基體部1較遠側之區域。字元線WL設置於源極側選擇閘極SGS與汲極側選擇閘極SGD之間。

複數個絕緣層22中將源極側選擇閘極SGS與字元線WL絕緣之絕緣層22在Z方向之厚度例如可較將字元線WL與字元線WL絕緣之絕緣層22在Z方向之厚度厚。此外，可於距離基體部1最遠之最上層之絕緣層22上設置蓋絕緣膜(未圖示)。蓋絕緣膜例如包含氧化矽。

半導體記憶裝置100a具有於源極側選擇電晶體STS與汲極側選擇電晶體STD間串聯連接之複數個記憶胞MC。源極側選擇電晶體STS、記憶胞MC及汲極側選擇電晶體STD串聯連接之構造稱為「記憶體串」或「NAND串」。記憶體串例如經由接點Cb連接於位元線BL。位元線BL設置於積層體2之上方，於Y方向延伸。

於積層體2內，設置有複數個深狹縫ST及複數個淺狹縫SHE各者。深狹縫ST於X方向延伸，自積層體2之上端貫通積層體2直至基體部1，且設置於積層體2內。板狀部3設置於深狹縫ST內(圖1B)。板狀部3例如至少包含絕緣物。該絕緣物例如為氧化矽。板狀部3可包含藉由絕緣物與積層體2電絕緣，且與嵌入源極層BSL電性連接之導電物。淺狹縫SHE於X方向延伸，自積層體2之上端設置至積層體2之中途為止。於淺狹縫SHE內，例如設置有板狀部4(圖1B)。板狀部4例如為氧化矽。

如圖1B所示，積層體2包含階差部分2s與記憶胞陣列2m。階差部分2s設置於積層體2之邊緣部。記憶胞陣列2m由階差部分2s夾著或包圍。深狹縫ST自積層體2之一端之階差部分2s經過記憶胞陣列2m設置至積層體2之另一端之階差部分2s。淺狹縫SHE至少設置於記憶胞陣列2m。

如圖3所示，記憶胞陣列2m包含胞區域(Cell)及抽頭區域(Tap)。階差部分2s包含階差區域(Staircase)(圖3)。抽頭區域例如設置於胞區域與階差區域之間。雖圖3中未圖示，但抽頭區域亦可設置於胞區域彼此之間。階差區域為設置複數個配線37a之區域。抽頭區域為設置配線37b及37c之區域。配線37a~37c各者例如於Z方向延伸。配線37a分別與例如電極膜21電性連接。配線37b例如與導電層12電性連接。配線37c例如與配線11a電性連接。

圖1B所示之由2個板狀部3夾著之積層體2之部分稱為區塊(BLOCK)。區塊例如構成資料抹除之最小單位。板狀部4設置於區塊內。板狀部3與板狀部4之間之積層體2稱為指狀物。按照每個指狀物劃分汲極側選擇閘極SGD。因此，於資料寫入及讀出時，可由汲極側選擇閘極SGD將區塊內之1個指狀物設為選擇狀態。

複數個柱狀部CL各者設置於在積層體2內設置之記憶體孔MH內。各柱狀部CL沿著Z方向自積層體2之上端貫通積層體2，設置至積層體2內及嵌入源極層BSL內。複數個柱狀部CL各自包含半導體主體210、記憶體膜220及核心層230。柱狀部CL包含設置於其之中心部之核心層230、設置於該核心層230周圍之半導體主體210及設置於該半導體主體210周圍之記憶體膜220。半導體主體210與嵌入源極層BSL電性連接。記憶體膜220於半導體主體210與電極膜21之間具有電荷捕獲部。自各指狀物分別逐個選擇之複數個柱狀部CL經由接點Cb共通連接於1條位元線BL。柱狀部CL各者例如設置於胞區域(Cell)(圖3)。

如圖2A及圖2B所示，X-Y平面之記憶體孔MH之形狀為例如圓或橢圓。可於電極膜21與絕緣層22之間，設置有構成記憶體膜220之一部分之阻擋絕緣膜21a。阻擋絕緣膜21a例如為氧化矽膜或金屬氧化物膜。金屬氧化物之一例為氧化鋁。可於電極膜21與絕緣層22之間、及電極膜21與記憶體膜220之間，設置障壁膜21b。例如於電極膜21為鎢之情形時，障壁膜21b例如選擇氮化鈦與鈦之積層構造膜。阻擋絕緣膜21a抑制電荷自電極膜21反向穿隧至記憶體膜220側。障壁膜21b使電極膜21與阻擋絕緣膜21a之密接性提高。

作為半導體構件之半導體主體210之形狀例如為具有底之筒狀。半導體主體210例如包含矽。矽為例如使非晶矽結晶化之多晶矽。半導體主體210為例如未摻雜之矽。又，半導體主體210亦可為p型矽。半導體主體210成為汲極側選擇電晶體STD、記憶胞MC及源極側選擇電晶體STS各者之通道。半導體主體210與嵌入源極層BSL電性連接。

記憶體膜220中除阻擋絕緣膜21a以外之部分設置於記憶體孔MH之內壁與半導體主體210之間。記憶體膜220之形狀例如為筒狀。複數個記憶胞MC於半導體主體210、成為字元線WL之電極膜21之間具有記憶區域，且於Z方向積層。記憶體膜220例如包含蓋絕緣膜221、電荷捕獲膜222及隧道絕緣膜223。半導體主體210、電荷捕獲膜222及隧道絕緣膜 223各者於Z方向延伸。

蓋絕緣膜221設置於絕緣層22與電荷捕獲膜222之間。蓋絕緣膜221例如包含氧化矽。當將犧牲膜(未圖示)替換成電極膜21時(替換步驟)，蓋絕緣膜221保護電荷捕獲膜222不被蝕刻。於替換步驟中，可自電極膜21與記憶體膜220之間去除蓋絕緣膜221。該情形時，如圖2A及圖2B所示，於電極膜21與電荷捕獲膜222之間，例如設置阻擋絕緣膜21a。另外，於不使用替換步驟來形成電極膜21之情形時，亦可無蓋絕緣膜221。

電荷捕獲膜222設置於阻擋絕緣膜21a及蓋絕緣膜221與隧道絕緣膜223之間。電荷捕獲膜222例如包含氮化矽，於膜中具有捕獲電荷之捕獲點。電荷捕獲膜222中被夾於成為字元線WL之電極膜21與半導體主體210之間之部分，作為電荷捕獲部而構成記憶胞MC之記憶區域。記憶胞MC之閾值電壓係根據電荷捕獲部中有無電荷、或電荷捕獲部中捕獲之電荷量而變化。藉此，記憶胞MC保持資訊。

隧道絕緣膜223設置於半導體主體210與電荷捕獲膜222之間。隧道絕緣膜223例如包含氧化矽、或氧化矽與氮化矽。隧道絕緣膜223係半導體主體210與電荷捕獲膜222之間之電位障壁。例如，自半導體主體210朝電荷捕獲部注入電子時(寫入動作)、及自半導體主體210朝電荷捕獲部注入電洞時(抹除動作)，電子及電洞各自穿過隧道絕緣膜223之電位障壁(穿隧)。

核心層230嵌入筒狀之半導體主體210之內部空間。核心層230之形狀例如為柱狀。核心層230例如包含氧化矽，且為絕緣性。

圖3之複數個柱狀部CLHR各自設置於在積層體2內設置之孔HR內。孔HR沿著Z方向自積層體2之上端貫通積層體2，設置至積層體2 內及半導體部13內。柱狀部CLHR各者至少包含絕緣物5。絕緣物5為例如氧化矽。另外，柱狀部CLHR各者亦可為與柱狀部CL相同之構造。柱狀部CLHR各者例如設置於階差區域(Staircase)及抽頭區域(Tap)。柱狀部CLHR於將犧牲膜(未圖示)替換為電極膜21時(替換步驟)，作為用於保持形成於階差區域及抽頭區域之空隙之支持構件而發揮功能。將複數個柱狀部CLC4形成於積層體2之抽頭區域(Tap)、絕緣膜32及絕緣膜31內。柱狀部CLC4各自包含配線37c。配線37c藉由絕緣物36c與積層體2電性絕緣。配線37c電性連接於配線11a等之任一者。

柱狀部CL即記憶體孔MH於平面布局中，於在Y方向上相鄰之2個狹縫ST間，以六角密堆積配置之方式配置。淺狹縫SHE如圖4所示，以與一部分柱狀部CL上重疊之方式設置。位於淺狹縫SHE下方之柱狀部CL不構成記憶胞。

圖1A之半導體部13例如包含n型半導體層131、n型半導體層132、及n型或未摻雜之半導體層133。半導體層131與導電層12相接。半導體層132與半導體層131及半導體主體210各者相接。例如，半導體層132延伸至去除記憶體膜220之部分，與半導體主體210相接。又，半導體層132於X-Y平面中以包圍半導體主體210之方式設置。半導體層133與半導體層132相接。

半導體記憶裝置100a進而包含半導體部14。半導體部14位於積層體2與半導體部13之間。半導體部14包含半導體層134。半導體層134設置於絕緣層22中最接近半導體部13之絕緣層22b與絕緣膜2g之間。半導體層134之導電型例如為n型。半導體層134例如作為源極側選擇閘極SGS發揮功能。

圖4係顯示導電層12及半導體部13(嵌入源極層BSL)之構成例之俯視圖。圖4顯示與半導體記憶裝置100a之整個晶片對應之嵌入源極層BSL之平面。圖5係沿著圖4之A-A線之剖視圖。

作為第1導電膜之嵌入源極層BSL包含本體部19、突出部15及外周部17。本體部19、突出部15及外周部17由相同材料且相同層構成，作為嵌入源極層BSL電一體化。嵌入源極層BSL電性連接於半導體主體210，作為記憶胞陣列2m之源極發揮功能。

本體部19如圖5所示，配置於複數個電極膜21之下方。即，本體部19設置於構成CMOS電路之電晶體Tr之正上方、且記憶胞陣列2m之正下方。本體部19如圖4所示，自積層體2之積層方向(Z方向)觀察時，具有大致矩形形狀。本說明書中，「大致矩形」除了矩形以外，亦包含例如依據1條以上之邊彎曲之四邊形等矩形之形狀。

外周部17係與本體部19隔開地設置於本體部19之外周。外周部17設置於切割線上，其之端部1e成為半導體記憶裝置100a之晶片之外邊緣。因此，於外周部17之端部1e，藉由切割而切斷半導體基板10等。於外周部17與本體部19之間，設置有空間部16。另，本實施形態中，如圖5所示，於突出部15、外周部17及開口部18之上方，未設置電極膜21之積層構造或複數個絕緣層22(例如氧化矽膜)及複數個犧牲膜23(例如氮化矽膜)之積層體2。即，於突出部15、外周部17、開口部18之上方，例如未設置字元線WL及ONON膜。於突出部15、外周部17、開口部18之上方，設置有單層之層間絕緣膜24(例如氧化矽膜)。同樣地，於開口部18與突出部15之間之外周部17之上方，亦設置有單層之層間絕緣膜24(例如氧化矽膜)，未設置電極膜21之積層構造及絕緣膜22與犧牲膜23之積層構造。

突出部15局部設置於本體部19與外周部17之間之空間部16，於製造過程中，作為將本體部19與外周部17之間局部連接之連接部發揮功能。突出部15於完成品中如圖4所示般被分斷，自本體部19朝向外周部17，或自外周部17朝向本體部19，於Y方向延伸。X方向上之突出部15之寬度W15窄於本體部19之寬度W19。即，於製造過程中，本體部19及外周部17經由突出部15局部連接，但完成後，本體部19與外周部17之間藉由絕緣構件25分斷。因此，於製造過程中，由於突出部15未被分斷，故以下亦有將其稱為連接部15之情形。突出部15之個數無特別限定。絕緣構件25可為以包圍本體部19之周圍之方式設置之密封環。

如圖4所示，於形成嵌入源極層BSL後之完成品中，嵌入源極膜13之突出部(連接部)15之一部分被去除，並嵌入絕緣構件25。因此，本體部19及外周部17藉由絕緣構件25而電性分離。因此，於嵌入源極膜13之本體部19，自上方連接有接點200。經由接點200，於本體部19中流動電流。另，接點200之數量無特別限定，亦可設置複數個。

於製造過程中，突出部(連接部)15將本體部19與外周部17之間電性連接，於形成圖5之柱狀部CL(記憶體孔MH)或板狀部3(狹縫ST)時，蓄積於本體部19之電荷經由外周部17逃逸至半導體基板10。藉此，可抑制本體部19與其下方之配線層11a(參考圖7)之間之電弧。

形成柱狀部CL(記憶體孔MH)或板狀部3(狹縫ST)後，突出部(連接部)15藉由形成絕緣構件25而被切斷。完成品中，如圖4所示，連接於本體部19之突出部15自本體部19朝向外周部17於Y方向上突出。連接於外周部17之突出部15自外周部17朝本體部19於Y方向上突出。本體部19 之突出部15與外周部17之突出部15設置於相互對向之位置。藉由切斷突出部15，可減小嵌入源極層BSL之電容，使源極電壓高速動作。

外周部17於與突出部15對應之位置，於自本體部19朝向外周部17之Y方向(第1方向)具有開口部18。開口部18係於相對於積層體2之積層方向(Z方向)及Y方向大致垂直之X方向上具有長度方向之狹縫。開口部18於Z方向上，以貫通外周部17，即嵌入源極層BSL之方式設置。於開口部18之內部填充有層間絕緣膜24。或者，開口部18之內部亦可為空洞。開口部18在X方向之寬度W18大於X方向上之突出部15之寬度W15。

開口部18相對於自本體部19朝向外周部17之方向(Y方向)，配置於突出部15與外周部17之連接位置附近。自Y方向觀察時，開口部18以於突出部15與外周部17之連接位置處，堵住突出部15之方式配置。另一方面，自Z方向或X方向觀察時，於突出部15與開口部18之間，設置有間隙G。突出部15與外周部17於間隙G處藉由嵌入源極層BSL之導電膜連接。即，開口部18設置成不切斷突出部15與外周部17，而於與突出部15有距離之位置，以蓋堵住突出部15。

例如，突出部15之寬度W15為大約60μm以上，開口部18之寬度W18為大約60μm以上且寬度W15以上。又，Y方向上，開口部18與突出部15之間之間隙G之寬度為大約5μm以上。

半導體記憶裝置100a之封裝之端部1e包含於切割線內，於藉由切割切斷時，有因衝擊而受損之情形。例如，因切割之衝擊，有圖1之嵌入源極層BSL自位於其下方之層間絕緣膜11剝落，或者，自位於其上方之層間絕緣膜24剝落之虞。若如該膜剝落之損傷僅停留於圖4之外周部17，則無問題。

但，假設於未設置開口部18之情形時，有此種膜剝落經由突出部15自外周部17傳播至本體部19之虞。本體部19中之膜剝落會使半導體記憶裝置100a之可靠性降低。

因此，本實施形態中，外周部17於突出部15與外周部17之連接部具備開口部18。藉此，上述膜剝落停留於開口部18中，可抑制自外周部17朝突出部15，進而朝本體部19傳播。開口部18遍及外周部17之厚度方向(Z方向)全體設置。因此，可抑制嵌入源極層BSL與位於其下方之層間絕緣膜11之間之膜剝落、及嵌入源極層BSL與位於其上方之層間絕緣膜24之間之膜剝落之兩者。又，開口部18之寬度W18較突出部15之寬度W15寬。藉此，即便膜剝落自上方端部1e之任何位置朝-Y方向傳播，開口部18亦可抑制該膜剝落傳播至突出部15。即，開口部18可保護突出部15全體免受膜剝落傳播之影響。

另一方面，假設開口部18將突出部15與外周部17電性切斷，則於稍後敘述之形成記憶體孔MH及狹縫ST時，突出部(連接部)15無法將外周部17與本體部19電性連接。該情形時，突出部(連接部)15無法使蓄積於本體部19之電荷經由外周部17逃逸至半導體基板10(地面)。

相對於此，根據本實施形態，自Z方向或X方向觀察時，於突出部15與開口部18之間，設置間隙G，突出部15與外周部17於間隙G處藉由嵌入源極層BSL之導電膜連接。外周部17存在於開口部18與突出部15之間，與本體部19電性連接。藉此，形成記憶體孔MH及狹縫ST時，蓄積於本體部19之電荷可經由突出部(連接部)15及間隙G之外周部17之部分流至外周部17，從而流至半導體基板10。另，形成記憶體孔MH及狹縫ST後，突出部(連接部)15被切斷而成為突出部15。

如此，根據本實施形態，開口部18可維持外周部17與本體部19之電性連接，且抑制來自端部1e之膜剝落自外周部17傳播至突出部15及本體部19。

於開口部18與突出部15之間之外周部17，嵌入源極層BSL與層間絕緣膜11之間之界面未剝離。於除此以外之外周部17中，嵌入源極層BSL與層間絕緣膜11之間之界面可剝離。

接著，對第1實施形態之半導體記憶裝置之製造方法進行說明。

圖6~圖17係顯示第1實施形態之半導體記憶裝置之製造方法之一例之剖視圖或俯視圖。

如圖6所示，於基板10內形成元件分離區域10i，於主動區域AA內形成電晶體Tr。接著，於基板10上形成層間絕緣膜11。層間絕緣膜11例如為層間絕緣膜，包含配線11a。另，配線11a例如為多層配線，圖6中，例示配線11aa、與設置於配線11aa上方之配線11ab。接著，於配線11ab上，形成絕緣膜11d。絕緣膜11d例如包含氧化矽。接著，於絕緣膜11d上形成導電層12。

接著，於導電層12上形成半導體層131。半導體層131例如包含n型摻雜矽。接著，於半導體層131上形成中間膜13a。中間膜13a例如包含氧化矽。接著，於中間膜13a上形成犧牲膜13b。犧牲膜13b包含例如n型摻雜矽、未摻雜矽、或氮化矽膜。接著，於犧牲膜13b上形成中間膜13c。中間膜13c例如包含氧化矽。接著，於中間膜13c上形成半導體層133。半導體層133例如包含n型摻雜矽或未摻雜矽。藉此，例如，可獲得製造中之基體部1之基礎構造。

導電層12、半導體層131、中間膜13a、犧牲膜13b、中間膜13c、半導體層133(以下稱為導電層12等)於之後之步驟中，變為嵌入源極層BSL之一部分，或被置換成嵌入源極層BSL之材料。

接著，使用光微影技術及蝕刻技術，將導電層12等加工成參考圖4所說明之圖案。此時，由於半導體基板10為晶圓狀態，故如圖7所示加工導電層12等。

圖7係顯示導電層12等之一例之俯視圖。導電層12等之外周部17沿著切割線DL形成為格柵狀。外周部17藉由切割而分斷，但殘留於各半導體晶片之外邊緣。導電層12等之本體部19形成於半導體晶片區域RC內。自Z方向觀察時，本體部19為邊沿著X方向及Y方向延伸之矩形。導電層12等之突出部(連接部)15以連接本體部19與外周部17之間之方式形成。於製造過程中，由於突出部15未被分斷，故以下亦有將其稱為連接部15之情形。相對於1個本體部19形成2個連接部15，但不限定於此。連接部15於Y方向延伸，排列於X方向。各半導體晶片區域RC內之本體部19經由連接部15及外周部17電性連接於半導體基板10之外周部之地面(未圖示)。另外，連接部15亦可以於X方向延伸之方式配置。

又，外周部17於連接部15與外周部17之連接部具備開口部18。開口部18以遍及外周部17之厚度方向(Z方向)全體貫通之方式設置。又，開口部18在X方向之寬度形成為較連接部15在X方向之寬度更寬。另一方面，開口部18如下般形成：不阻礙外周部17與連接部15之電性連接，使外周部17殘存於開口部18與連接部15之間。另，如果於加工導電層12等時變更光微影技術之遮罩圖案，則可形成開口部18。

接著，如圖8所示，於半導體層133及絕緣膜32上形成絕緣膜2g。絕緣膜2g例如包含氧化矽、或金屬氧化物。接著，於絕緣膜2g上形成半導體層134。半導體層134例如包含n型摻雜矽。藉此，形成半導體部14。接著，於半導體層134上，形成絕緣層22b。接著，於絕緣層22b上，交替積層犧牲膜23與絕緣層22。絕緣層22及22b各自包含例如氧化矽。犧牲膜23例如包含氮化矽。藉此，可獲得相對於導電層12等位於Z方向之製造中之積層體2之基礎構造。

接著，將絕緣層22及犧牲膜23加工成階差狀，形成圖3之階差區域(Staircase)。又，形成柱狀部CLHR。

接著，如圖9所示，於胞區域(Cell)，異向蝕刻積層體2、半導體層134、絕緣膜2g、半導體層133、中間膜13c、犧牲膜13b、中間膜13a及半導體層131，形成記憶體孔MH。記憶體孔MH自積層體2之上端形成至半導體層131之中途。另，經由記憶體孔MH，等向蝕刻半導體層134、絕緣膜2g、半導體層133、中間膜13c、犧牲膜13b、中間膜13a及半導體層131，於與半導體部13對應之部分(例如半導體層131、犧牲膜13b及半導體層133)、及與半導體部14對應之部分(例如半導體層134)，可擴大記憶體孔MH之直徑。

形成記憶體孔MH時，將電荷蓄積於導電層12等。該電荷如參考圖7所說明，自導電層12等之本體部19經由連接部15及外周部17，流至半導體基板10之外周部之地面。因此，可抑制於形成記憶體孔MH時，於導電層12等與位於其下方之配線11a之間產生電弧。

接著，如圖10所示，於記憶體孔MH內形成記憶體膜220。記憶體膜220包含氮化矽及氧化矽。接著，於記憶體膜220上形成半導體主體210。半導體主體210例如包含摻雜矽、或p形摻雜矽。接著，於半導體主體210上形成核心層230。核心層230例如包含氧化矽。藉此，記憶體孔MH由半導體主體210、記憶體膜220及核心層230嵌入。

接著，如圖11所示，異向蝕刻積層體2、半導體層134、絕緣膜2g、半導體層133、中間膜13c及犧牲膜13b，形成深狹縫ST。深狹縫ST自積層體2之上端形成至犧牲膜13b之中途。

形成深狹縫ST時，亦將電荷蓄積於導電層12等。該電荷與形成記憶體孔MH時同樣，自導電層12等之本體部19經由連接部15及外周部17流至半導體基板10之外周部之地面。因此，形成深狹縫ST時，可抑制於導電層12等與位於其下方之配線11a之間產生電弧。

接著，如圖12所示，於深狹縫ST之側壁上形成終止膜3s。終止膜3s例如包含氮化矽。

接著，如圖13所示，經由深狹縫ST等向蝕刻犧牲膜13b，去除犧牲膜13b。於該等向蝕刻步驟中，例如，選擇與氧化矽及氮化矽相比，可更快地蝕刻n型摻雜矽、或未摻雜矽之蝕刻劑。藉此，於中間膜13a與中間膜13c之間形成空間S1。再者，經由深狹縫ST，等向蝕刻記憶體膜220之蓋絕緣膜221(圖2A及圖2B)，去除蓋絕緣膜221。於該等向蝕刻步驟中，例如選擇與氮化矽相比，可更快地蝕刻氧化矽之蝕刻劑。接著，經由深狹縫ST，等向蝕刻記憶體膜220之電荷捕獲膜222(圖2A及圖2B)，去除電荷捕獲膜222。於該等向蝕刻步驟中，例如選擇與氧化矽相比，可更快地蝕刻氮化矽之蝕刻劑。接著，經由深狹縫ST，去除記憶體膜220之隧道絕緣膜223(圖2A及圖2B)。於該過程中，中間膜13a及中間膜13c亦被去除。於該等向蝕刻步驟中，例如選擇與氮化矽相比，可更快地蝕刻氧化矽之蝕刻劑。藉此，空間S1於半導體層131與半導體層133之間擴大，於柱狀部CL中，半導體主體210於空間S1露出。半導體主體210露出之部位成為接觸部位210c。

接著，如圖14所示，經由深狹縫ST，於空間S1內嵌入半導體，形成半導體層132。半導體層132例如為n型摻雜矽。藉此，導電層12、半導體層131~133係作為嵌入源極層BSL而形成。

接著，如圖15所示，經由深狹縫ST，等向蝕刻終止膜3s及犧牲膜23，去除終止膜3s及犧牲膜23。藉此，於絕緣層22間形成空間S2。於該等向蝕刻步驟中，例如選擇與氧化矽及多晶矽相比，可更快地蝕刻氮化矽之蝕刻劑。

接著，如圖16所示，經由深狹縫ST，用導電物嵌入空間S2內，形成電極膜21。電極膜21例如包含鎢。

接著，如圖17所示，用絕緣物嵌入深狹縫ST，形成板狀部3。板狀部3例如包含氧化矽。

接著，如圖1A所示，為了形成淺狹縫SHE，使用光微影技術及蝕刻技術，於積層體2之積層方向(Z方向)，蝕刻位於積層體2上部之電極膜21及絕緣層22。藉由將絕緣膜嵌入於淺狹縫SHE內，形成圖2之板狀部4。

如圖5所示，以貫通連接部15之方式形成溝槽，於該溝槽內嵌入氧化矽膜等絕緣材料。藉此，形成絕緣構件(密封環)25。藉由形成絕緣構件25，將本體部19與外周部17電性分離。

之後，雖未圖示，但依照眾所周知之方法，於積層體2之上方形成層間絕緣膜、接觸插塞、位元線BL等。

接著，使用刀片切割法或雷射切割法，沿著圖7所示之切割線DL切割晶圓狀之半導體基板10。藉此，將半導體記憶裝置100a單片化為晶片狀。於該切割步驟中，有自外周部17產生膜剝落之情形。例如，於圖5之半導體晶片之端部1e處，有嵌入源極層BSL自層間絕緣膜11或24剝落之情形。

但，根據本實施形態，導電層12等之外周部17於突出部15與外周部17之連接部具備開口部18。藉此，上述膜剝落停留於開口部18，可抑制膜剝落經由突出部15自外周部17傳播至本體部19。

又，開口部18遍及外周部17之厚度方向(Z方向)全體設置。因此，可抑制嵌入源極層BSL與位於其下方之層間絕緣膜11之間之膜剝落、及嵌入源極層BSL與位於其上方之層間絕緣膜24之間之膜剝落之兩者。又，開口部18之寬度W18較突出部15之寬度W15寬。藉此，開口部18可保護突出部15全體免受膜剝落傳播影響。

另一方面，自Z方向或X方向觀察時，於突出部15與開口部18之間，設置間隙G，突出部15與外周部17於間隙G處藉由嵌入源極層BSL之導電膜連接。外周部17於製造過程中，存在於開口部18與突出部(連接部)15之間之間隙G，而與本體部19電性連接。藉此，於形成記憶體孔及狹縫時，蓄積於本體部19之電荷可經由連接部15及間隙G之外周部17，流向半導體基板10。

上述實施形態中，開口部18亦可兼備於光微影技術等中作為對準圖案之作用。

(第2實施形態)

圖18係顯示第2實施形態之嵌入源極層BSL之構成例之俯視圖。圖18顯示與半導體記憶裝置100a之整個晶片對應之嵌入源極層BSL之平面。

第2實施形態之嵌入源極層BSL具備複數個開口部18。複數個開口部18各自具有與第1實施形態之開口部相同之構成，排列於自本體部19經由突出部15朝向外周部17之Y方向。複數個開口部18可為相同之大小。

藉由設置複數個開口部18，可更確實地抑制膜剝落經由突出部15自外周部17傳播至本體部19。第2實施形態之其他構成可與第1實施形態中對應之構成相同。因此，第2實施形態可進而獲得與第1實施形態相同之效果。

如此，開口部18之個數無特別限定。

圖19係顯示第2實施形態之半導體記憶裝置100a之製造中途之導電層12等之一例之俯視圖。外周部17於突出部15與外周部17之連接部之切割區域具備複數個開口部18。複數個開口部18排列於自本體部19經由突出部15朝向外周部17之Y方向。如此，於切割前之半導體晶圓中，設置有複數個開口部18。切割後，藉由殘留複數個開口部18中之2個開口部18，可形成第2實施形態之嵌入源極層BSL。另，若藉由切割保留1個開口部18，則可形成第1實施形態之嵌入源極層BSL。

如此，本實施形態中，外周部17可於突出部15與外周部17之連接部之切割區域具備複數個開口部18。

(第3實施形態)

圖20係顯示第3實施形態之嵌入源極層BSL之構成例之俯視圖。圖20 顯示與半導體記憶裝置100a之整個晶片對應之嵌入源極層BSL之平面。

根據第3實施形態，由複數個點圖案DT構成開口部18。作為複數個孔之複數個點圖案DT於X方向上遍及寬度W18排列。複數個點圖案DT之排列寬度W18於X方向上較突出部15之寬度W15更大。各點圖案DT於其厚度方向(Z方向)上貫通嵌入源極層BSL。各點圖案DT之直徑為例如大約1μm以上。

於第3實施形態之點圖案DT間，殘留有外周部17之材料。又，外周部17之材料亦存在於複數個點圖案DT與突出部(連接部)15之間。藉此，於製造過程之形成狹縫ST或記憶體孔MH時，假設於間隙G處切斷外周部17與連接部15之間之電性連接，則於點圖案DT間，亦可維持外周部17與連接部15之間之電性連接。

另一方面，點圖案DT與第1實施形態之開口部18同樣，較突出部15之寬度W15更大地排列於X方向上。藉此，可抑制膜剝落經由突出部15自外周部17傳播至本體部19。

第3實施形態之其他構成可與第1實施形態中對應之構成同樣。因此，第3實施形態可進而獲得與第1實施形態同樣之效果。

點圖案DT之排列數無特別限定。因此，可取代第2實施形態之複數個開口部18，應用第3實施形態之點圖案DT之排列。如此，第3實施形態亦可應用於第2實施形態。

(第4實施形態)

圖21係顯示第4實施形態之半導體記憶裝置100a之製造中途之半導體層131、133、中間膜13c、13a及犧牲膜13b之一例之剖視圖。圖22係第4實施形態之半導體記憶裝置100a之剖視圖。圖21及圖22顯示沿著圖7之C- C線之剖面。關於較半導體層131更下方之構成及較半導體層133更上方之構成，如參考圖8所說明，此處省略圖示。又，圖21顯示本體部19、突出部(連接部)15、外周部17及開口部18之剖面。對半導體層131、133使用例如摻雜多晶矽。對中間膜13c、13a使用例如氧化矽膜。對犧牲膜13b使用例如氮化矽膜。

於本體部19中之記憶胞陣列2m之區域19-2m，依序積層半導體層131、中間膜13a、犧牲膜13b、中間膜13c及半導體層133。中間膜13a、犧牲膜13b及中間膜13c如上所述，為於之後之步驟中被置換成半導體層132之層。

於本體部19中之階差部分2s之區域19-2s，依序積層有半導體層131、中間膜13a、中間膜13c及半導體層133。於區域19-2s中，省略犧牲膜13b。

連接部15中，依序積層有半導體層131、133。連接部15中，省略中間膜13a、13c及犧牲膜13b。藉此，半導體層131、133連接，電性一體化。藉由使半導體層131、133成為一體，連接部15之電阻降低，於製造過程中，形成狹縫ST或記憶體孔MH之步驟中之電荷容易穿過連接部15。

外周部17具有與區域19-2m同樣之構成。即，依序積層半導體層131、中間膜13a、犧牲膜13b、中間膜13c及半導體層133。

開口部18中，蝕刻去除半導體層131、中間膜13a、犧牲膜13b、中間膜13c及半導體層133。於開口部18中，例如填充有氧化矽膜。

連接部15如圖7所示為連接本體部19與外周部17之部分，較本體部19及外周部17更細，成為高電阻狀態。此種連接部15中，於狹縫ST或記憶體孔MH之形成步驟中，電荷容易集中，容易產生電弧。

相對於此，根據第4實施形態，於連接部15中，半導體層131、133連接，電性一體化。因此，雖連接部15較本體部19及外周部17更細，但厚度方向(Z方向)上實際變厚。即，連接部15較單層之半導體層131更厚而變為低電阻。藉此，於狹縫ST或記憶體孔MH之形成步驟中，可緩和電荷集中於連接部15，抑制電弧。

另，亦可考慮擴大連接部15於X方向之寬度W15，但通常於切割區域中，組入有對準圖案、測試圖案(TEG(Test Element Group：測試元件組)圖案)等各種圖案。因此，不容易擴大連接部15於X方向之寬度W15，而存在各種限制。

相對於此，第4實施形態之連接部15中，省略中間膜13a、13c及犧牲膜13b連接半導體層131、133，於厚度方向上加厚連接部15。藉此，可不擴大連接部15之寬度W15，而降低其之電阻。

之後，經過參考圖11~圖14所說明之步驟，如圖22所示，將中間膜13a、13c及犧牲膜13b置換成半導體層132。半導體層132例如與半導體層131、133同樣為n型摻雜矽。半導體層131~133作為嵌入源極層BSL形成。

之後，經過參考圖15~圖17所說明之步驟，半導體記憶裝置100a完成。

(第5實施形態)

圖23係顯示第5實施形態之導電層12等之一例之俯視圖。第5實施形態中，不於外周部17設置開口部18。另一方面，狹縫310以沿著各半導體晶片之外邊緣延伸至外周部17之方式設置。狹縫310可設置於半導體晶片之外周全體，但於有對準標記之標記區域RM中不設置。第5實施形態之其他構成可與第1~第4實施形態中之任一個構成相同。

圖24係圖23之虛線框300之區域之放大俯視圖。狹縫310包含狹縫310a與狹縫310b。外周部17包含具有切割區域RD之切槽區域17a、與邊緣密封區域17b。作為第1狹縫之狹縫310a與作為第2狹縫之狹縫310b於外周部17中之切槽區域17a中交替(相互錯開)地設置。即，自Z方向觀察之俯視時，狹縫310a、310b以交錯狀或方格狀配置。相互錯開排列之狹縫310a、310b線狀地設置於切割區域RD之兩側。

自Z方向觀察之俯視時，狹縫310a、310b相互隔開，於狹縫310a與狹縫310b之間，設置有連接部320。連接部320設置於狹縫310a與狹縫310b之間，作為與導電層12等之一部分由同一材料形成。連接部320將線狀配置之狹縫310a、310b之邊緣密封區域17b側(本體部19側)之導電膜12等、與狹縫310a、310b之切割區域RD側之導電膜12等電性連接。連接部320將切槽區域17a與位於其兩側之邊緣密封區域17b之間電性連接。藉此，於形成記憶體孔MH及狹縫ST時，蓄積於本體部19之電荷經由包含邊緣密封區域17b、連接部320及切槽區域17a之外周部17流向半導體基板10。

當自半導體晶片之本體部19朝向外周部17之X方向觀察時，狹縫310a、310b之連接部320重疊。藉此，狹縫310a、310b維持切槽區域17a與邊緣密封區域17b之電性連接，且使來自切割區域RD之上述膜剝落停留於狹縫310a、310b中，可抑制膜剝落自外周部17向本體部19傳播。

圖25係沿著圖24之330-330線之剖視圖。切槽區域17a中，將狹縫310a、310b設置於導電層12等內，狹縫310a、310b由與絕緣膜22相同材料之絕緣材料(例如氧化矽膜)340填充。於狹縫310a與310b之間，設置有連接部320。

於狹縫310a、310b上，設置有絕緣膜22與犧牲膜23之積層構造(ONON積層構造)。於邊緣密封區域17b之導電層12等之上方，設置有層間絕緣膜24。切槽區域17a中，絕緣膜22與犧牲膜23之積層構造設置於導電層12等上方之情形時，如圖25之箭頭所示，容易於積層構造與導電層12等之間產生膜剝落。

但，本實施形態中，設置狹縫310a、310b，於其等之內部填充有絕緣膜340。因此，即便於積層構造與導電層12等之間產生膜剝落，該膜剝落亦如箭頭A1所示，沿著絕緣膜340與導電層12等之間之溝槽310a之一側面向-Z方向發展。再者，即便膜剝落於積層構造與溝槽310a內之絕緣膜之間向-X方向發展，該膜剝落亦如箭頭A2所示，沿著溝槽310a之另一側面向-Z方向發展。再者，即便膜剝落於積層構造與連接部320之間向-X方向發展，該膜剝落亦如箭頭A3所示，沿著絕緣膜340與導電層12等之間之溝槽310b之一側面向-Z方向發展。再者，即便膜剝落於積層構造與溝槽310b之絕緣膜之間向-X方向發展，該膜剝落亦如箭頭A4所示，沿著溝槽310b之另一側面向-Z方向發展。如此，根據本實施形態，即便於絕緣膜22及犧牲膜23之積層構造與導電層12等之間，向±X方向產生膜剝落，藉由狹縫310a、310b，向箭頭A1~A4方向(-Z方向)引導該膜剝落，亦可抑制膜剝落向邊緣密封區域17b或晶片區域RC側發展。

另，可僅設置溝槽310a、310b中之任一者。又，可將3個以上之溝槽設置於導電層12等。

圖25中，於狹縫310a、310b上設置有絕緣膜22與犧牲膜23之積層構造(ONON積層構造)。但，亦可於狹縫310a、310b上，與邊緣密封區域17b同樣地設置層間絕緣膜24。該情形時，藉由狹縫310a、310b，亦可抑制膜剝落向邊緣密封區域17b或晶片區域RC側發展。

圖26~圖28係顯示第5實施形態之製造方法之一例之剖視圖。

首先，至導電層12等為止之製造方法與其他實施形態相同。使用光微影技術及蝕刻技術，加工導電層12等時，於切槽區域17形成狹縫310a、310b。藉此，可獲得圖26所示之構造。

接著，如圖27所示，將絕緣膜340嵌入於狹縫310a、310b內。絕緣膜340可與上述絕緣膜2g相同。

將絕緣膜340平坦化後，如參考圖8所說明，交替積層犧牲膜23與絕緣層22，形成積層構造(例如ONON積層構造)。接著，將絕緣層22及犧牲膜23加工成階差狀形成階差區域。此時，如圖28所示，去除邊緣密封區域17b之絕緣層22及犧牲膜23，但殘留切槽區域17之積層構造。因此，於狹縫310a、310b之上方設置絕緣層22與犧牲膜23之積層構造。

之後，經過參考圖9~圖17說明之步驟，於邊緣密封區域17b上形成圖25所示之層間絕緣膜24，本實施形態之半導體記憶裝置100a完成。

(第6實施形態)

圖29係顯示第6實施形態之導電層12等之一例之剖視圖。第6實施形態於狹縫310a、310b之內部，填充有絕緣層22與犧牲膜23之積層構造。伴隨於此，雖於位於狹縫310a、310b上方之絕緣層22與犧牲膜23之積層構造中產生層偏移，但不影響半導體記憶裝置100a之特性。第6實施形態之其他構成可與第5實施形態之構成同樣。

圖30係顯示第6實施形態之半導體記憶裝置100a之製造方法之一例之剖視圖。第6實施形態之半導體記憶裝置100a經過圖26所示之步驟後，不以絕緣膜340填充狹縫310a、310b，之後，於導電層12等及狹縫310a、310b內交替積層絕緣層22與犧牲膜23。藉此，如圖30所示，絕緣層22與犧牲膜23之積層構造亦形成於狹縫310a、310b內，亦進而形成於狹縫310a、310b上。之後，與第5實施形態同樣地形成層間絕緣膜24等。藉此，可獲得圖29所示之構造。

第6本實施形態亦可獲得與第5實施形態相同之效果。即便於絕緣膜22及犧牲膜23之積層構造與導電層12等之間，向±X方向產生膜剝落，亦可藉由狹縫310a、310b，將該膜剝落向-Z方向引導，而抑制膜剝落向邊緣密封區域17b或晶片區域RC側發展。

又，第6實施形態中，於狹縫310a、310b內，絕緣膜22與犧牲膜23之一部分橫向積層，絕緣膜22與犧牲膜23之邊界部於Z方向延伸。因此，藉由絕緣膜22與犧牲膜23之邊界部，亦可將膜剝落向-Z方向引導。藉此，第6實施形態可進一步抑制膜剝落向邊緣密封區域17b或晶片區域RC側發展。

圖29中，於狹縫310a、310b上設置有絕緣膜22與犧牲膜23之積層構造(ONON積層構造)。但，如圖31所示，可於狹縫310a、310b上，設置有層間絕緣膜24。圖31係於狹縫310a、310b上設置有層間絕緣膜24之半導體記憶裝置100a之剖視圖。該情形時，於狹縫310a、310b內，亦殘留絕緣膜22與犧牲膜23之積層構造。藉此，可抑制膜剝落向邊緣密封區域17b或晶片區域RC側發展。

雖已說明本發明之若干實施形態，但該等實施形態係作為例而提示者，並非意在限定發明之範圍。該等實施形態可以其他各種形態實施，於不脫離發明主旨之範圍內，可進行各種省略、置換、變更。該等實施形態或其之變更包含於發明範圍或主旨內，同樣地，亦包含於申請專利範圍所記載之發明與其均等範圍內。

相關申請

本申請享有以日本專利申請2020-147055號(申請日:2020年9月1日)及美國專利申請17/124808(申請日:2020年12月17日)為基礎申請之優先權。本申請藉由參考該等基礎申請而包含基礎申請之所有內容。