CN114121991A - 半导体装置 - Google Patents

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CN114121991A
CN114121991A CN202110684782.5A CN202110684782A CN114121991A CN 114121991 A CN114121991 A CN 114121991A CN 202110684782 A CN202110684782 A CN 202110684782A CN 114121991 A CN114121991 A CN 114121991A
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伊藤孝政
松本浩史
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Abstract

本实施方式的半导体装置具备半导体衬底。第1绝缘膜设置在半导体衬底上。第1导电膜设置在第1绝缘膜上。多个第1电极膜设置在第1导电膜上，相互分离积层。半导体部件在多个第1电极膜的积层构造内，在多个第1电极膜的积层方向延伸。电荷蓄积部件设置在多个第1电极膜中的1个与半导体部件之间。第1导电膜具备：配置在多个第1电极膜下方的本体部、及与所述本体部分开设置在本体部外周的外周部。第1及第2狭缝交替设置在外周部，沿着本体部的外周延伸。从积层方向观察时，第1及第2狭缝相互分开，从本体部朝向外周部的第1方向观察时，包含第1及第2狭缝的一部分重叠的第1及第2狭缝。

Description

半导体装置
相关申请
本申请享有以日本专利申请2020-147055号(申请日：2020年9月1日)及美国专利申请17/124808(申请日：2020年12月17日)为基础申请的优先权。本申请通过参考所述基础申请而包含基础申请的所有内容。
技术领域
本发明的实施方式涉及一种半导体装置。
背景技术
在NAND型闪存等半导体装置中，为了细微化，有在CMOS(Complementary MetalOxide Semiconductor：互补金属氧化物半导体)电路的上方设置着存储单元阵列构造的情况。在所述情况下，存储单元阵列的源极线配置在存储单元阵列与CMOS电路之间。所述源极线在形成贯通位于它上方的存储单元阵列的存储孔或狭缝的蚀刻步骤中，会累积电荷而有引起电弧的担忧。为了抑制所述电弧，在半导体晶圆加工过程中，源极线与设置在切割区域且接地的多晶硅层局部连接，使电荷经由源极线与多晶硅层之间的连接部分逃逸到地面。
但是，在切割步骤中，有存储芯片的端部的膜剥落沿着所述连接部分传播到存储芯片内部的担忧。
发明内容
实施方式提供一种能抑制存储芯片的端部的膜剥落传播的半导体装置。
本实施方式的半导体装置具备半导体衬底。第1绝缘膜设置在半导体衬底上。第1导电膜设置在第1绝缘膜上。多个第1电极膜设置在第1导电膜上，相互分离积层。半导体部件在多个第1电极膜的积层构造内，在多个第1电极膜的积层方向延伸。电荷累积部件设置在多个第1电极膜中的1个与半导体部件之间。第1导电膜具备配置在多个第1电极膜下方的本体部、及与所述本体部分开设置在本体部外周的外周部。第1及第2狭缝交替设置在外周部，沿着本体部的外周延伸。从积层方向观察时，第1及第2狭缝相互分开，从本体部朝向外周部的第1方向观察时，包含第1及第2狭缝的一部分重叠的第1及第2狭缝。
附图说明
图1A是例示第1实施方式的半导体存储装置的示意立体图。
图1B是表示积层体2的示意俯视图。
图2A是例示3维构造的存储单元的示意剖视图。
图2B是例示3维构造的存储单元的示意剖视图。
图3是例示第1实施方式的半导体存储装置的示意俯视图。
图4是表示导电层及半导体部的构成例的俯视图。
图5是沿着图4的A-A线的剖视图。
图6是表示第1实施方式的半导体存储装置的制造方法的一例的剖视图。
图7是接着图6表示半导体存储装置的制造方法的俯视图。
图8是接着图7表示半导体存储装置的制造方法的俯视图。
图9是接着图8表示半导体存储装置的制造方法的俯视图。
图10是接着图9表示半导体存储装置的制造方法的俯视图。
图11是接着图10表示半导体存储装置的制造方法的俯视图。
图12是接着图11表示半导体存储装置的制造方法的俯视图。
图13是接着图12表示半导体存储装置的制造方法的俯视图。
图14是接着图13表示半导体存储装置的制造方法的俯视图。
图15是接着图14表示半导体存储装置的制造方法的俯视图。
图16是接着图15表示半导体存储装置的制造方法的俯视图。
图17是接着图16表示半导体存储装置的制造方法的俯视图。
图18是表示第2实施方式的嵌入源极层的构成例的俯视图。
图19是表示第2实施方式的半导体存储装置的制造中途的导电膜等的一例的俯视图。
图20是表示第3实施方式的嵌入源极层的构成例的俯视图。
图21是表示第4实施方式的半导体存储装置的制造中途的半导体层、中间膜及牺牲膜的一例的剖视图。
图22是第4实施方式的半导体存储装置的剖视图。
图23是表示第5实施方式的导电层等的一例的俯视图。
图24是图23的虚线框区域的放大俯视图。
图25是沿着图24的330-330线的剖视图。
图26是表示第5实施方式的制造方法的一例的剖视图。
图27是表示第5实施方式的制造方法的一例的剖视图。
图28是表示第5实施方式的制造方法的一例的剖视图。
图29是表示第6实施方式的导电层等的一例的剖视图。
图30是表示第6实施方式的制造方法的一例的剖视图。
图31是在狭缝上设置着层间绝缘膜的半导体存储装置的剖视图。
具体实施方式
以下，参考附图说明本发明的实施方式。本实施方式不限定本发明。在以下的实施方式中，半导体衬底的上下方向表示将设置半导体元件的面设为上时的相对方向，有与依据重力加速度的上下方向不同的情况。附图是示意性或概念性的图，各部分的比例等未必与现实情况相同。在说明书与附图中，对与关于已出的附图描述的内容相同的要件标注相同符号，适当省略详细说明。
本实施方式的半导体装置具备半导体衬底。第1绝缘膜设置在半导体衬底上。第1导电膜设置在第1绝缘膜上。多个第1电极膜设置在第1导电膜上，相互分离积层。半导体部件在多个第1电极膜的积层构造内，在多个第1电极膜的积层方向延伸。电荷累积部件设置在多个第1电极膜中的1个与半导体部件之间。第1导电膜具备配置在多个第1电极膜下方的本体部、及与所述本体部分开设置在本体部的外周的外周部。第1及第2狭缝交替设置在外周部，沿着本体部的外周延伸。从积层方向观察时，第1及第2狭缝相互分开，从本体部朝向外周部的第1方向观察时，包含第1及第2狭缝的一部分重叠的第1及第2狭缝。
(第1实施方式)
图1A是例示第1实施方式的半导体存储装置100a的示意立体图。图1B是表示积层体2的示意俯视图。本说明书中，将积层体2的积层方向设为Z方向。将与Z方向交叉，例如正交的1个方向设为Y方向。将与Z及Y方向中的每个方向交叉，例如正交的1个方向设为X方向。图2A及图2B是各自例示3维构造的存储单元的示意剖视图。图3是例示第1实施方式的半导体存储装置100a的示意俯视图。
如图1A～图3所示，第1实施方式的半导体存储装置100a是具有3维构造的存储单元的非易失性存储器。
半导体存储装置100a包含基体部1、积层体2、深狭缝ST(板状部3)、浅狭缝SHE(板状部4)、及多个柱状部CL。
基体部1包含衬底10、层间绝缘膜11、导电层12及半导体部13。作为第1绝缘膜的层间绝缘膜11设置在衬底10上。导电层12设置在层间绝缘膜11上。半导体部13设置在导电层12上。
衬底10是半导体衬底，例如硅衬底。硅(Si)的导电型是例如p型。在衬底10的表面区域，例如设置着元件分离区域10i。元件分离区域10i是例如包含氧化硅的绝缘区域，在衬底10的表面区域划出主动区域AA。在主动区域AA设置晶体管Tr的源极及漏极区域。晶体管Tr构成非易失性存储器的周边电路(CMOS(Complementary Metal Oxide Semiconductor)电路)。CMOS电路设置在嵌入源极层BSL的下方，设置在衬底10上。层间绝缘膜11例如包含氧化硅(SiO2)，将晶体管Tr绝缘。在层间绝缘膜11内，设置着布线11a。布线11a是与晶体管Tr电连接的布线。导电层12包含导电性金属，例如钨(W)。半导体部13例如包含硅。硅的导电型例如为n型。半导体部13的一部分可包含未掺杂的硅。
导电层12及半导体部13作为一体的第1导电膜电连接，作为存储单元阵列(图2的2m)的共同源极电极(嵌入源极层)发挥作用。因此，导电层12及/或半导体部13也称为嵌入源极层BSL。
积层体2设置在衬底10的上方，相对于导电层12及半导体部13(嵌入源极层BSL)位于Z方向。积层体2沿着Z方向交替积层多个电极膜21及多个绝缘层22而构成。电极膜21包含导电性金属，例如钨。绝缘层22例如包含氧化硅。绝缘层22将电极膜21彼此绝缘。电极膜21及绝缘层22各自的积层数为任意。绝缘层22例如可为气隙。在积层体2、与半导体部13之间，例如设置着绝缘膜2g。绝缘膜2g例如包含氧化硅(SiO2)。绝缘膜2g可包含介电常数比氧化硅更高的高介电体。高介电体例如为金属氧化物。
电极膜21包含至少1个的源极侧选择栅极SGS、多个字线WL、及至少1个的漏极侧选择栅极SGD。源极侧选择栅极SGS为源极侧选择晶体管STS的栅极电极。字线WL为存储单元MC的栅极电极。漏极侧选择栅极SGD为漏极侧选择晶体管STD的栅极电极。源极侧选择栅极SGS设置在积层体2的下部区域。漏极侧选择栅极SGD设置在积层体2的上部区域。下部区域是指积层体2中接近基体部1侧的区域，上部区域是指积层体2中离基体部1较远侧的区域。字线WL设置在源极侧选择栅极SGS与漏极侧选择栅极SGD之间。
多个绝缘层22中将源极侧选择栅极SGS与字线WL绝缘的绝缘层22在Z方向的厚度例如可比将字线WL与字线WL绝缘的绝缘层22在Z方向的厚度更厚。此外，可在距离基体部1最远的最上层的绝缘层22上设置盖绝缘膜(未图示)。盖绝缘膜例如包含氧化硅。
半导体存储装置100a具有在源极侧选择晶体管STS与漏极侧选择晶体管STD间串联连接的多个存储单元MC。源极侧选择晶体管STS、存储单元MC及漏极侧选择晶体管STD串联连接的构造称为“存储串”或“NAND串”。存储串例如经由接点Cb连接到位线BL。位线BL设置在积层体2的上方，在Y方向延伸。
在积层体2内，设置着多个深狭缝ST及多个浅狭缝SHE各者。深狭缝ST在X方向延伸，从积层体2的上端贯通积层体2直到基体部1，同时设置在积层体2内。板状部3设置在深狭缝ST内(图1B)。板状部3例如至少包含绝缘物。所述绝缘物例如为氧化硅。板状部3可包含利用绝缘物与积层体2电绝缘，同时与嵌入源极层BSL电连接的导电物。浅狭缝SHE在X方向延伸，从积层体2的上端设置到积层体2的中途为止。在浅狭缝SHE内，例如设置着板状部4(图1B)。板状部4例如为氧化硅。
如图1B所示，积层体2包含阶梯部分2s、与存储单元阵列2m。阶梯部分2s设置在积层体2的边缘部。存储单元阵列2m由阶梯部分2s夹着或包围。深狭缝ST从积层体2的一端的阶梯部分2s经过存储单元阵列2m设置到积层体2的另一端的阶梯部分2s为止。浅狭缝SHE至少设置在存储单元阵列2m。
如图3所示，存储单元阵列2m包含单元区域(Cell)及抽头区域(tap)。阶梯部分2s包含阶梯区域(Staircase)(图3)。抽头区域例如设置在单元区域与阶梯区域之间。虽图3中未图示，但抽头区域也可设置在单元区域彼此之间。阶梯区域为设置多个布线37a的区域。抽头区域是设置布线37b及37c的区域。各布线37a～37c例如在Z方向延伸。布线37a分别与例如电极膜21电连接。布线37b例如与导电层12电连接。布线37c例如与布线11a电连接。
图1B所示的由2个板状部3夹着的积层体2的部分称为块(BLOCK)。块例如构成数据删除的最小单位。板状部4设置在块内。板状部3与板状部4之间的积层体2称为指状物。按照每个指状物划分漏极侧选择栅极SGD。因此，在数据写入及读出时，可利用漏极侧选择栅极SGD将块内的1个指状物设为选择状态。
多个柱状部CL中的每一个设置在存储孔MH内，所述存储孔MH设置在积层体2内。各柱状部CL沿着Z方向从积层体2的上端贯通积层体2，设置到积层体2内及嵌入源极层BSL内。多个柱状部CL各自包含半导体主体210、存储膜220及核心层230。柱状部CL包含设置在它的中心部的核心层230、设置在所述核心层230周围的半导体主体210及设置在所述半导体主体210周围的存储膜220。半导体主体210与嵌入源极层BSL电连接。存储膜220在半导体主体210与电极膜21之间具有电荷捕获部。从各指状物逐个选择的多个柱状部CL经由接点Cb共同连接到1个位线BL。各柱状部CL例如设置在单元区域(Cell)(图3)。
如图2A及图2B所示，X-Y平面的存储孔MH的形状为例如圆或椭圆。可在电极膜21与绝缘层22之间，设置着构成存储膜220的一部分的阻挡绝缘膜21a。阻挡绝缘膜21a例如为氧化硅膜或金属氧化物膜。金属氧化物的一个例子为氧化铝。可在电极膜21与绝缘层22之间、及电极膜21与存储膜220之间，设置着势垒膜21b。例如在电极膜21为钨的情况下，势垒膜21b例如选择氮化钛与钛的积层构造膜。阻挡绝缘膜21a抑制电荷从电极膜21反向隧穿到存储膜220侧。势垒膜21b使电极膜21与阻挡绝缘膜21a的密接性提高。
作为半导体部件的半导体主体210的形状例如为具有底的筒状。半导体主体210例如包含硅。硅为例如使非晶硅结晶化的多晶硅。半导体主体210为例如未掺杂的硅。另外，半导体主体210也可为p型硅。半导体主体210成为漏极侧选择晶体管STD、存储单元MC及源极侧选择晶体管STS中每一个的通道。半导体主体210与嵌入源极层BSL电连接。
存储膜220中除阻挡绝缘膜21a以外的部分设置在存储孔MH的内壁与半导体主体210之间。存储膜220的形状例如为筒状。多个存储单元MC在半导体主体210、成为字线WL的电极膜21之间具有存储区域，且在Z方向积层。存储膜220例如包含盖绝缘膜221、电荷捕获膜222及隧道绝缘膜223。半导体主体210、电荷捕获膜222及隧道绝缘膜223中的每一个都在Z方向延伸。
盖绝缘膜221设置在绝缘层22与电荷捕获膜222之间。盖绝缘膜221例如包含氧化硅。当将牺牲膜(未图示)替换成电极膜21时(替换步骤)，盖绝缘膜221保护电荷捕获膜222不被蚀刻。在替换步骤中，可从电极膜21与存储膜220之间去除盖绝缘膜221。所述情况下，如图2A及图2B所示，在电极膜21与电荷捕获膜222之间，例如设置阻挡绝缘膜21a。另外，在不使用替换步骤形成电极膜21的情况下，也可没有盖绝缘膜221。
电荷捕获膜222设置在阻挡绝缘膜21a及盖绝缘膜221与隧道绝缘膜223之间。电荷捕获膜222例如包含氮化硅，具有在膜中捕获电荷的捕获点。电荷捕获膜222中被夹在成为字线WL的电极膜21与半导体主体210之间的部分作为电荷捕获部构成存储单元MC的存储区域。存储单元MC的阈值电压根据电荷捕获部中有无电荷、或电荷捕获部中捕获的电荷量而变化。由此，存储单元MC保存信息。
隧道绝缘膜223设置在半导体主体210与电荷捕获膜222之间。隧道绝缘膜223例如包含氧化硅、或氧化硅与氮化硅。隧道绝缘膜223为半导体主体210与电荷捕获膜222之间的电位势垒。例如，从半导体主体210朝电荷捕获部注入电子时(写入动作)、及从半导体主体210朝电荷捕获部注入电洞时(删除动作)，电子及电洞各自穿过(隧穿)隧道绝缘膜223的电位势垒。
核心层230嵌入筒状的半导体主体210的内部空间。核心层230的形状例如为柱状。核心层230例如包含氧化硅，且为绝缘性。
图3的多个柱状部CLHR中的每一个设置在孔HR内，所述孔HR设置在积层体2内。孔HR沿着Z方向从积层体2的上端贯通积层体2，设置到积层体2内及半导体部13内。各柱状部CLHR至少包含绝缘物5。绝缘物5为例如氧化硅。另外，各柱状部CLHR也可为与柱状部CL相同的构造。各柱状部CLHR例如设置在阶梯区域(Staircase)及抽头区域(Tap)。柱状部CLHR在将牺牲膜(未图示)替换为电极膜21时(替换步骤)，作为用于保持形成在阶梯区域及抽头区域的空隙的支撑部件发挥作用。将多个柱状部CLC4形成在积层体2的抽头区域(Tap)、绝缘膜32及绝缘膜31内。各柱状部CLC4包含布线37c。布线37c利用绝缘物36c与积层体2电绝缘。布线37c电连接到布线11a等中的任一个。
柱状部CL也就是存储孔MH在平面布局中，在Y方向上相邻的2个狭缝ST间，以六角密堆积配置的方式配置。浅狭缝SHE如图4所示，以与一部分柱状部CL上重叠的方式设置。位于浅狭缝SHE下方的柱状部CL不构成存储单元。
图1A的半导体部13例如包含n型半导体层131、n型半导体层132、及n型或未掺杂的半导体层133。半导体层131与导电层12相接。半导体层132与半导体层131及半导体主体210中的每一个相接。例如，半导体层132延伸到去除存储膜220的部分，与半导体主体210相接。另外，半导体层132在X-Y平面中以包围半导体主体210的方式设置。半导体层133与半导体层132相接。
半导体存储装置100a还包含半导体部14。半导体部14位于积层体2与半导体部13之间。半导体部14包含半导体层134。半导体层134设置在绝缘层22中最接近半导体部13的绝缘层22b与绝缘膜2g之间。半导体层134的导电型例如为n型。半导体层134例如作为源极侧选择栅极SGS发挥作用。
图4是表示导电层12及半导体部13(嵌入源极层BSL)的构成例的俯视图。图4表示与半导体存储装置100a的整个芯片对应的嵌入源极层BSL的平面。图5是沿着图4的A-A线的剖视图。
作为第1导电膜的嵌入源极层BSL包含本体部19、突出部15及外周部17。本体部19、突出部15及外周部17由相同材料且相同层构成，作为嵌入源极层BSL电一体化。嵌入源极层BSL电连接到半导体主体210，作为存储单元阵列2m的源极发挥作用。
本体部19如图5所示，配置在多个电极膜21的下方。也就是说，本体部19设置在构成CMOS电路的晶体管Tr的正上方、且存储单元阵列2m的正下方。本体部19如图4所示，从积层体2的积层方向(Z方向)观察时，具有大致矩形形状。本说明书中，“大致矩形”除了矩形以外，还包含例如依据1条以上的边弯曲的四边形等矩形的形状。
外周部17与本体部19分开设置在本体部19的外周。外周部17设置在切割线，它的端部1e成为半导体存储装置100a的芯片的外边缘。因此，在外周部17的端部1e，通过切割来切断半导体衬底10等。在外周部17与本体部19之间，设置着空间部16。另外，本实施方式中，如图5所示，在突出部15、外周部17及开口部18的上方，未设置电极膜21的积层构造或多个绝缘层22(例如氧化硅膜)及多个牺牲膜23(例如氮化硅膜)的积层体2。也就是说，在突出部15、外周部17、开口部18的上方，未设置例如字线WL及ONON膜。在突出部15、外周部17、开口部18的上方，设置着单层的层间绝缘膜24(例如氧化硅膜)。同样地，在开口部18与突出部15之间的外周部17的上方，也设置着单层的层间绝缘膜24(例如氧化硅膜)，未设置电极膜21的积层构造及绝缘膜22与牺牲膜23的积层构造。
突出部15局部设置在本体部19与外周部17之间的空间部16，在制造过程中，作为将本体部19与外周部17之间局部连接的连接部发挥作用。突出部15在完成品中如图4所示般被分断，从本体部19朝外周部17，或从外周部17朝本体部19，在Y方向延伸。X方向上的突出部15的宽度W15窄于本体部19的宽度W19。也就是说，在制造过程中，本体部19及外周部17经由突出部15局部连接，但完成后，本体部19与外周部17之间利用绝缘部件25而分断。因此，在制造过程中，因为突出部15未被分断，所以以下也有将其称为连接部15的情况。突出部15的个数无特别限定。绝缘部件25可为以包围本体部19的周围的方式设置的密封环。
如图4所示，在形成嵌入源极层BSL后的完成品中，嵌入源极膜13的突出部(连接部)15的一部分被去除，并嵌入绝缘部件25。因此，本体部19及外周部17利用绝缘部件25电分离。因此，在嵌入源极膜13的本体部19，从上方连接着接点200。经由接点200，在本体部19中流动电流。另外，接点200的数量无特别限定，也可设置多个。
在制造过程中，突出部(连接部)15将本体部19与外周部17间电连接，在形成图5的柱状部CL(存储孔MH)或板状部3(狭缝ST)时，累积在本体部19的电荷经由外周部17逃逸到半导体衬底10。由此，能抑制本体部19与它下方的布线层11a(参考图7)之间的电弧。
形成柱状部CL(存储孔MH)或板状部3(狭缝ST)后，突出部(连接部)15通过形成绝缘部件25而被切断。完成品中，如图4所示，连接到本体部19的突出部15从本体部19朝外周部17在Y方向上突出。连接到外周部17的突出部15从外周部17朝本体部19在Y方向上突出。本体部19的突出部15与外周部17的突出部15设置在相互对向的位置。通过切断突出部15，能减小嵌入源极层BSL的电容，使源极电压高速动作。
外周部17在与突出部15对应的位置，在从本体部19朝向外周部17的Y方向(第1方向)具有开口部18。开口部18是在相对于积层体2的积层方向(Z方向)及Y方向大致垂直的X方向具有长度方向的狭缝。开口部18在Z方向上，以贯通外周部17，也就是嵌入源极层BSL的方式设置。在开口部18的内部填充着层间绝缘膜24。或者，开口部18的内部也可为空洞。开口部18在X方向的宽度W18大于X方向上突出部15的宽度W15。
开口部18相对于从本体部19朝向外周部17的方向(Y方向)，配置在突出部15与外周部17的连接位置附近。从Y方向观察时，开口部18在突出部15与外周部17的连接位置处，以堵住突出部15的方式配置。另一方面，从Z方向或X方向观察时，在突出部15与开口部18之间，设置着间隙G。突出部15与外周部17在间隙G处利用嵌入源极层BSL的导电膜连接。也就是说，开口部18设置成不切断突出部15与外周部17，而在与突出部15分开的位置，用盖堵住突出部15。
例如，突出部15的宽度W15为大约60μm以上，开口部18的宽度W18为大约60μm以上且宽度W15以上。另外，Y方向上，开口部18与突出部15之间的间隙G的宽度为大约5μm以上。
半导体存储装置100a的封包的端部1e包含在切割线内，在通过切割进行切断时，有因冲击而受损的情况。例如，因切割的冲击，有图1的嵌入源极层BSL从位于它下方的层间绝缘膜11剥落，或者，从位于它上方的层间绝缘膜24剥落的担忧。如果像所述膜剥落这样的损伤仅停留在图4的外周部17，那么不会有问题。
但是，假设在未设置开口部18的情况下，有此种膜剥落经由突出部15从外周部17传播到本体部19的担忧。本体部19中的膜剥落会使半导体存储装置100a的可靠性降低。
因此，本实施方式中，外周部17在突出部15与外周部17的连接部具备开口部18。由此，上述膜剥落停留在开口部18中，能抑制从外周部17向突出部15进一步向本体部19传播。开口部18遍及外周部17的整个厚度方向(Z方向)设置。因此，能抑制嵌入源极层BSL与位于它下方的层间绝缘膜11之间的膜剥落、及嵌入源极层BSL与位于它上方的层间绝缘膜24之间的膜剥落这两种情况。另外，开口部18的宽度W18比突出部15的宽度W15更宽。由此，即便膜剥落从上方端部1e的任何位置向-Y方向传播，开口部18也能抑制所述膜剥落传播到突出部15。也就是说，开口部18能保护整个突出部15免受膜剥落传播。
另一方面，假设开口部18将突出部15与外周部17电切断，那么在稍后叙述的形成存储孔MH及狭缝ST时，突出部(连接部)15无法将外周部17与本体部19电连接。所述情况下，突出部(连接部)15无法经由外周部17使累积在本体部19的电荷逃逸到半导体衬底10(地面)。
相对于此，根据本实施方式，从Z方向或X方向观察时，在突出部15与开口部18之间，设置间隙G，突出部15与外周部17在间隙G处利用嵌入源极层BSL的导电膜连接。外周部17存在于开口部18与突出部15之间，与本体部19电连接。由此，形成存储孔MH及狭缝ST时，累积在本体部19的电荷可经由突出部(连接部)15及间隙G的外周部17的部分流到外周部17，而流向半导体衬底10。另外，形成存储孔MH及狭缝ST后，突出部(连接部)15被切断而成为突出部15。
如此，根据本实施方式，开口部18能维持外周部17与本体部19的电连接，且抑制来自端部1e的膜剥落从外周部17传播到突出部15及本体部19。
在开口部18与突出部15之间的外周部17，嵌入源极层BSL与层间绝缘膜11之间的界面未剥离。在除此以外的外周部17中，嵌入源极层BSL与层间绝缘膜11之间的界面可剥离。
接着，对第1实施方式的半导体存储装置的制造方法进行说明。
图6～图17是表示第1实施方式的半导体存储装置的制造方法的一例的剖视图或俯视图。
如图6所示，在衬底10内形成元件分离区域10i，在主动区域AA内形成晶体管Tr。接着，在衬底10上形成层间绝缘膜11。层间绝缘膜11例如为层间绝缘膜，包含布线11a。另外，布线11a例如为多层布线，图6中，例示布线11aa、与设置在布线11aa上方的布线11ab。接着，在布线11ab上，形成绝缘膜11d。绝缘膜11d例如包含氧化硅。接着，在绝缘膜11d上形成导电层12。
接着，在导电层12上形成半导体层131。半导体层131例如包含n型掺杂硅。接着，在半导体层131上形成中间膜13a。中间膜13a例如包含氧化硅。接着，在中间膜13a上形成牺牲膜13b。牺牲膜13b包含例如n型掺杂硅、未掺杂硅、或氮化硅膜。接着，在牺牲膜13b上形成中间膜13c。中间膜13c例如包含氧化硅。接着，在中间膜13c上形成半导体层133。半导体层133例如包含n型掺杂硅或未掺杂硅。由此，例如，能获得制造中的基体部1的基础构造。
导电层12、半导体层131、中间膜13a、牺牲膜13b、中间膜13c、半导体层133(以下称为导电层12等)在之后的步骤中，变为嵌入源极层BSL的一部分，或被置换成嵌入源极层BSL的材料。
接着，使用光刻技术及蚀刻技术，将导电层12等加工成参考图4所说明的图案。此时，因为半导体衬底10为晶圆状态，所以如图7所示加工导电层12等。
图7是表示导电层12等的一例的俯视图。导电层12等的外周部17沿着切割线DL形成为格子状。外周部17通过切割而分断，但保留在各半导体芯片的外边缘。导电层12等的本体部19形成在半导体芯片区域RC内。从Z方向观察时，本体部19为边沿着X方向及Y方向延伸的矩形。导电层12等的突出部(连接部)15以连接本体部19与外周部17之间的方式形成。在制造过程中，因为突出部15未被分断，所以以下也有将其称为连接部15的情况。相对于1个本体部19形成2个连接部15，但不限定于此。连接部15在Y方向延伸，排列在X方向。各半导体芯片区域RC内的本体部19经由连接部15及外周部17电连接到半导体衬底10的外周部的地面(未图示)。另外，连接部15也可以在X方向延伸的方式配置。
另外，外周部17在连接部15与外周部17的连接部具备开口部18。开口部18以遍及外周部17的整个厚度方向(Z方向)贯通的方式设置。另外，开口部18在X方向的宽度形成为比连接部15在X方向的宽度更宽。另一方面，开口部18如下般形成：不阻碍外周部17与连接部15的电连接，使外周部17保留在开口部18与连接部15之间。另外，如果在加工导电层12等时变更光刻技术的掩模图案，那么能形成开口部18。
接着，如图8所示，在半导体层133及绝缘膜32上形成绝缘膜2g。绝缘膜2g例如包含氧化硅、或金属氧化物。接着，在绝缘膜2g上形成半导体层134。半导体层134例如包含n型掺杂硅。由此，形成半导体部14。接着，在半导体层134上，形成绝缘层22b。接着，在绝缘层22b上，交替积层牺牲膜23与绝缘层22。绝缘层22及22b各自包含例如氧化硅。牺牲膜23例如包含氮化硅。由此，能获得相对于导电层12等位于Z方向的制造中的积层体2的基础构造。
接着，将绝缘层22及牺牲膜23加工成阶梯状，形成图3的阶梯区域(Staircase)。另外，形成柱状部CLHR。
接着，如图9所示，在单元区域(Cell)，异向蚀刻积层体2、半导体层134、绝缘膜2g、半导体层133、中间膜13c、牺牲膜13b、中间膜13a及半导体层131，形成存储孔MH。存储孔MH从积层体2的上端形成到半导体层131的中途。另外，经由存储孔MH，同向蚀刻半导体层134、绝缘膜2g、半导体层133、中间膜13c、牺牲膜13b、中间膜13a及半导体层131，在与半导体部13对应的部分(例如半导体层131、牺牲膜13b及半导体层133)、及与半导体部14对应的部分(例如半导体层134)，可扩大存储孔MH的直径。
形成存储孔MH时，将电荷累积到导电层12等。所述电荷如参考图7所说明般，从导电层12等的本体部19经由连接部15及外周部17，流到半导体衬底10的外周部的地面。因此，能抑制在形成存储孔MH时，在导电层12等与位于它下方的布线11a之间产生电弧。
接着，如图10所示，在存储孔MH内形成存储膜220。存储膜220包含氮化硅及氧化硅。接着，在存储膜220上形成半导体主体210。半导体主体210例如包含掺杂硅、或p形掺杂硅。接着，在半导体主体210上形成核心层230。核心层230例如包含氧化硅。由此，存储孔MH由半导体主体210、存储膜220及核心层230嵌入。
接着，如图11所示，异向蚀刻积层体2、半导体层134、绝缘膜2g、半导体层133、中间膜13c及牺牲膜13b，形成深狭缝ST。深狭缝ST从积层体2的上端形成到牺牲膜13b的中途为止。
形成深狭缝ST时，也将电荷累积到导电层12等。所述电荷与形成存储孔MH时同样，从导电层12等的本体部19经由连接部15及外周部17流到半导体衬底10的外周部的地面。因此，形成深狭缝ST时，能抑制在导电层12等与位于它下方的布线11a之间产生电弧。
接着，如图12所示，在深狭缝ST的侧壁上形成终止膜3s。终止膜3s例如包含氮化硅。
接着，如图13所示，经由深狭缝ST同向蚀刻牺牲膜13b，去除牺牲膜13b。在所述同向蚀刻步骤中，例如，选择与氧化硅及氮化硅相比，能更快地蚀刻n型掺杂硅、或未掺杂硅的蚀刻剂。由此，在中间膜13a与中间膜13c之间形成空间S1。此外，经由深狭缝ST，同向蚀刻存储膜220的盖绝缘膜221(图2A及图2B)，去除盖绝缘膜221。在所述同向蚀刻步骤中，例如选择与氮化硅相比，能更快地蚀刻氧化硅的蚀刻剂。接着，经由深狭缝ST，同向蚀刻存储膜220的电荷捕获膜222(图2A及图2B)，去除电荷捕获膜222。在所述同向蚀刻步骤中，例如选择与氧化硅相比，能更快地蚀刻氮化硅的蚀刻剂。接着，经由深狭缝ST，去除存储膜220的隧道绝缘膜223(图2A及图2B)。在所述过程中，中间膜13a及中间膜13c也被去除。在所述同向蚀刻步骤中，例如选择与氮化硅相比，能更快地蚀刻氧化硅的蚀刻剂。由此，空间S1在半导体层131与半导体层133之间扩大，在柱状部CL中，半导体主体210在空间S1露出。半导体主体210露出的部位成为接触部位210c。
接着，如图14所示，经由深狭缝ST，在空间S1内嵌入半导体，形成半导体层132。半导体层132例如为n型掺杂硅。由此，导电层12、半导体层131～133作为嵌入源极层BSL而形成。
接着，如图15所示，经由深狭缝ST，同向蚀刻终止膜3s及牺牲膜23，去除终止膜3s及牺牲膜23。由此，在绝缘层22间形成空间S2。在所述同向蚀刻步骤中，例如选择与氧化硅及多晶硅相比，能更快地蚀刻氮化硅的蚀刻剂。
接着，如图16所示，经由深狭缝ST，用导电物嵌入空间S2内，形成电极膜21。电极膜21例如包含钨。
接着，如图17所示，用绝缘物嵌入深狭缝ST，形成板状部3。板状部3例如包含氧化硅。
接着，如图1A所示，为了形成浅狭缝SHE，使用光刻技术及蚀刻技术，在积层体2的积层方向(Z方向)，蚀刻位于积层体2上部的电极膜21及绝缘层22。通过将绝缘膜嵌入到浅狭缝SHE内，形成图2的板状部4。
如图5所示，以贯通连接部15的方式形成沟槽，在所述沟槽内嵌入氧化硅等绝缘材料。由此，形成绝缘部件(密封环)25。通过形成绝缘部件25，将本体部19与外周部17电分离。
之后，虽未图示，但依照众所周知的方法，在积层体2的上方形成层间绝缘膜、接触插塞、位线BL等。
接着，使用刀片切割法或激光切割法，沿着图7所示的切割线DL切割晶圆状的半导体衬底10。由此，将半导体存储装置100a单片化为芯片状。在所述切割步骤中，有从外周部17产生膜剥落的情况。例如，在图5的半导体芯片的端部1e处，有嵌入源极层BSL从层间绝缘膜11或24剥落的情况。
但是，根据本实施方式，导电层12等的外周部17在突出部15与外周部17的连接部具备开口部18。由此，上述膜剥落停留在开口部18，能抑制膜剥落经由突出部15从外周部17传播到本体部19。
另外，开口部18遍及外周部17的整个厚度方向(Z方向)设置。因此，能抑制嵌入源极层BSL与位于它下方的层间绝缘膜11之间的膜剥落、及嵌入源极层BSL与位于它上方的层间绝缘膜24之间的膜剥落这两种情况。另外，开口部18的宽度W18比突出部15的宽度W15更宽。由此，开口部18能保护整个突出部15免受膜剥落传播。
另一方面，从Z方向或X方向观察时，在突出部15与开口部18之间，设置间隙G，突出部15与外周部17在间隙G处利用嵌入源极层BSL的导电膜连接。外周部17在制造过程中，存在于开口部18与突出部(连接部)15之间的间隙G，而与本体部19电连接。由此，在形成存储孔及狭缝时，累积在本体部19的电荷可经由连接部15及间隙G的外周部17，流向半导体衬底10。
如此，根据本实施方式，开口部18能维持外周部17与本体部19的电连接，且抑制来自端部1e的膜剥落从外周部17传播到突出部15及本体部19。
所述实施方式中，开口部18也可兼备在光刻技术等中作为对准图案的作用。
(第2实施方式)
图18是表示第2实施方式的嵌入源极层BSL的构成例的俯视图。图18表示与半导体存储装置100a的整个芯片对应的嵌入源极层BSL的平面。
第2实施方式的嵌入源极层BSL具备多个开口部18。多个开口部18各自具有与第1实施方式的开口部相同的构成，排列在从本体部19经由突出部15朝向外周部17的Y方向。多个开口部18可为相同的大小。
通过设置多个开口部18，能更确实地抑制膜剥落经由突出部15从外周部17传播到本体部19。第2实施方式的其它构成可与第1实施方式中对应的构成相同。因此，第2实施方式能进一步获得与第1实施方式相同的效果。
如此，开口部18的个数无特别限定。
图19是表示第2实施方式的半导体存储装置100a的制造中途的导电层12等的一例的俯视图。外周部17在突出部15与外周部17的连接部的切割区域具备多个开口部18。多个开口部18排列在从本体部19经由突出部15朝向外周部17的Y方向。如此，在切割前的半导体晶圆中，设置着多个开口部18。切割后，通过保留多个开口部18中的2个开口部18，能形成第2实施方式的嵌入源极层BSL。另外，如果通过切割保留1个开口部18，那么能形成第1实施方式的嵌入源极层BSL。
如此，本实施方式中，外周部17可在突出部15与外周部17的连接部的切割区域具备多个开口部18。
(第3实施方式)
图20是表示第3实施方式的嵌入源极层BSL的构成例的俯视图。图20表示与半导体存储装置100a的整个芯片对应的嵌入源极层BSL的平面。
根据第3实施方式，由多个点图案DT构成开口部18。作为多个孔的多个点图案DT在X方向上遍及宽度W18排列。多个点图案DT的排列宽度W18在X方向上比突出部15的宽度W15更大。各点图案DT在所述厚度方向(Z方向)上贯通嵌入源极层BSL。各点图案DT的直径为例如大约1μm以上。
在第3实施方式的点图案DT间，保留着外周部17的材料。另外，外周部17的材料也存在于多个点图案DT与突出部(连接部)15之间。由此，在制造过程形成狭缝ST或存储孔MH时，假设在间隙G处切断外周部17与连接部15之间的电连接，那么在点图案DT间，也能维持外周部17与连接部15之间的电连接。
另一方面，点图案DT与第1实施方式的开口部18同样，比突出部15的宽度W15更大地排列在X方向上。由此，能抑制膜剥落经由突出部15从外周部17传播到本体部19。
第3实施方式的其它构成可与第1实施方式中对应的构成同样。因此，第3实施方式能进一步获得与第1实施方式同样的效果。
点图案DT的排列数无特别限定。因此，可取代第2实施方式的多个开口部18，应用第3实施方式的点图案DT的排列。如此，第3实施方式也可应用到第2实施方式。
(第4实施方式)
图21是表示第4实施方式的半导体存储装置100a的制造中途的半导体层131、133、中间膜13c、13a及牺牲膜13b的一例的剖视图。图22是第4实施方式的半导体存储装置100a的剖视图。图21及图22表示沿着图7的C-C线的剖面。关于比半导体层131更下方的构成及比半导体层133更上方的构成，如参考图8所说明，此处省略图示。另外，图21表示本体部19、突出部(连接部)15、外周部17及开口部18的剖面。对半导体层131、133使用例如掺杂多晶硅。对中间膜13c、13a使用例如氧化硅膜。对牺牲膜13b使用例如氮化硅膜。
在本体部19中的存储单元阵列2m的区域19(2m)，依序积层半导体层131、中间膜13a、牺牲膜13b、中间膜13c及半导体层133。中间膜13a、牺牲膜13b及中间膜13c如上所述，为在之后的步骤中被置换成半导体层132的层。
在本体部19中的阶梯部分2s的区域19(2s)，依序积层着半导体层131、中间膜13a、中间膜13c及半导体层133。在区域19(2s)中，省略牺牲膜13b。
连接部15中，依序积层着半导体层131、133。连接部15中，省略中间膜13a、13c及牺牲膜13b。由此，半导体层131、133连接，电一体化。通过使半导体层131、133成为一体，连接部15的电阻降低，在制造过程中，在形成狭缝ST或存储孔MH的步骤中的电荷容易穿过连接部15。
外周部17具有与区域19(2m)同样的构成。也就是说，依序积层半导体层131、中间膜13a、牺牲膜13b、中间膜13c及半导体层133。
开口部18中，蚀刻去除半导体层131、中间膜13a、牺牲膜13b、中间膜13c及半导体层133。在开口部18中，例如填充着氧化硅膜。
连接部15如图7所示为连接本体部19与外周部17的部分，比本体部19及外周部17更细，成为高电阻状态。此种连接部15中，在狭缝ST或存储孔MH的形成步骤中，电荷容易集中，容易产生电弧。
相对于此，根据第4实施方式，在连接部15中，半导体层131、133连接，电一体化。因此，虽连接部15比本体部19及外周部17更细，但厚度方向(Z方向)上实际变厚。也就是说，连接部15比单层的半导体层131更厚而变为低电阻。由此，在狭缝ST或存储孔MH的形成步骤中，能缓和电荷集中到连接部15，抑制电弧。
另外，也可考虑扩大连接部15在X方向的宽度W15，但通常在切割区域中，组入着对准图案、测试图案(TEG(Test Element Group：测试元件组)图案)等各种图案。因此，不容易扩大连接部15在X方向的宽度W15，而存在各种限制。
相对于此，第4实施方式的连接部15中，省略中间膜13a、13c及牺牲膜13b连接半导体层131、133，在厚度方向上加厚连接部15。由此，能不扩大连接部15的宽度W15，而降低它的电阻。
之后，经过参考图11～图14所说明的步骤，如图22所示，将中间膜13a、13c及牺牲膜13b置换成半导体层132。半导体层132例如与半导体层131、133同样为n型掺杂硅。半导体层131～133作为嵌入源极层BSL形成。
之后，经过参考图15～图17所说明的步骤，半导体存储装置100a完成。
(第5实施方式)
图23是表示第5实施方式的导电层12等的一例的俯视图。第5实施方式中，不在外周部17设置开口部18。另一方面，狭缝310以沿着各半导体芯片的外边缘延伸到外周部17的方式设置。狭缝310可设置在半导体芯片的整个外周，但在有对准标记的标记区域RM中不设置。第5实施方式的其它构成可与第1～第4实施方式中的任一个构成相同。
图24是图23的虚线框300的区域的放大俯视图。狭缝310包含狭缝310a与狭缝310b。外周部17包含具有切割区域RD的切槽区域17a、与边缘密封区域17b。作为第1狭缝的狭缝310a与作为第2狭缝的狭缝310b在外周部17中的切槽区域17a中交替(相互错开)地设置。也就是说，从Z方向观察的俯视时，狭缝310a、310b以交错状或方块状配置。相互错开排列的狭缝310a、310b线状地设置在切割区域RD的两侧。
从Z方向观察的俯视时，狭缝310a、310b相互分开，在狭缝310a与狭缝310b之间，设置着连接部320。连接部320设置在狭缝310a与狭缝310b之间，作为与导电层12等的一部分由同一材料形成。连接部320将线状配置的狭缝310a、310b的边缘密封区域17b侧(本体部19侧)的导电膜12等、与狭缝310a、310b的切割区域RD侧的导电膜12等电连接。连接部320将切槽区域17a与位于它两侧的边缘密封区域17b之间电连接。由此，在形成存储孔MH及狭缝ST时，累积在本体部19的电荷经由包含边缘密封区域17b、连接部320及切槽区域17a的外周部17流向半导体衬底10。
当从半导体芯片的本体部19朝向外周部17的X方向观察时，狭缝310a、310b的连接部320重叠。由此，狭缝310a、310b维持切槽区域17a与边缘密封区域17b的电连接，且使来自切割区域RD的上述膜剥落停留在狭缝310a、310b中，能抑制膜剥落从外周部17传播到本体部19。
图25是沿着图24的330-330线的剖视图。切槽区域17a中，将狭缝310a、310b设置在导电层12等内，狭缝310a、310b由与绝缘膜22相同材料的绝缘材料(例如氧化硅膜)340填充。在狭缝310a与310b之间，设置着连接部320。
在狭缝310a、310b上，设置着绝缘膜22与牺牲膜23的积层构造(ONON积层构造)。在边缘密封区域17b的导电层12等的上方，设置着层间绝缘膜24。切槽区域17a中，绝缘膜22与牺牲膜23的积层构造设置在导电层12等上方的情况下，如图25的箭头所示，容易在积层构造与导电层12等之间产生膜剥落。
但是，本实施方式中，设置狭缝310a、310b，在它们的内部填充着绝缘膜340。因此，即便在积层构造与导电层12等之间产生膜剥落，所述膜剥落也如箭头A1所示，沿着绝缘膜340与导电层12等之间的沟槽310a的一个侧面向-Z方向发展。另外，即便膜剥落在积层构造与沟槽310a内的绝缘膜之间向-X方向发展，所述膜剥落也如箭头A2所示，沿着沟槽310a的另一个侧面向-Z方向发展。此外，即便膜剥落在积层构造与连接部320之间向-X方向发展，所述膜剥落也如箭头A3所示，沿着绝缘膜340与导电层12等之间的沟槽310b的一个侧面向-Z方向发展。此外，即便膜剥落在积层构造与沟槽310b的绝缘膜之间向-X方向发展，所述膜剥落也如箭头A4所示，沿着沟槽310b的另一个侧面向-Z方向发展。如此，根据本实施方式，即便在绝缘膜22及牺牲膜23的积层构造与导电层12等之间，向±X方向产生膜剥落，利用狭缝310a、310b，向箭头A1～A4方向(-Z方向)引导所述膜剥落，也能抑制膜剥落向边缘密封区域17b或芯片区域RC侧发展。
另外，可仅设置沟槽310a、310b中的任一个。另外，可将3个以上的沟槽设置在导电层12等。
图25中，在狭缝310a、310b上设置着绝缘膜22与牺牲膜23的积层构造(ONON积层构造)。但是，也可在狭缝310a、310b上，与边缘密封区域17b同样地设置层间绝缘膜24。所述情况下，利用狭缝310a、310b，也能抑制膜剥落向边缘密封区域17b或芯片区域RC侧发展。
图26～图28是表示第5实施方式的制造方法的一例的剖视图。
首先，到导电层12等为止的制造方法与其它实施方式相同。使用光刻技术及蚀刻技术，加工导电层12等时，在切槽区域17形成狭缝310a、310b。由此，能获得图26所示的构造。
接着，如图27所示，将绝缘膜340嵌入到狭缝310a、310b内。绝缘膜340可与所述绝缘膜2g相同。
将绝缘膜340平坦化后，如参考图8所说明，交替积层牺牲膜23与绝缘层22，形成积层构造(例如ONON积层构造)。接着，将绝缘层22及牺牲膜23加工成阶梯状形成阶梯区域。此时，如图28所示，去除边缘密封区域17b的绝缘层22及牺牲膜23，但保留切槽区域17的积层构造。因此，在狭缝310a、310b的上方设置绝缘层22与牺牲膜23的积层构造。
之后，经过参考图9～图17说明的步骤，在边缘密封区域17b上形成图25所示的层间绝缘膜24，本实施方式的半导体存储装置100a完成。
(第6实施方式)
图29是表示第6实施方式的导电层12等的一例的剖视图。第6实施方式在狭缝310a、310b的内部，填充绝缘层22与牺牲膜23的积层构造。伴随于此，虽在位于狭缝310a、310b上方的绝缘层22与牺牲膜23的积层构造中产生层偏移，但不影响半导体存储装置100a的特性。第6实施方式的其它构成可与第5实施方式的构成同样。
图30是表示第6实施方式的半导体存储装置100a的制造方法的一例的剖视图。第6实施方式的半导体存储装置100a经过图26所示的步骤后，不用绝缘膜340填充狭缝310a、310b，之后，在导电层12等及狭缝310a、310b内交替积层绝缘层22与牺牲膜23。由此，如图30所示，绝缘层22与牺牲膜23的积层构造也形成在狭缝310a、310b内，还进一步形成在狭缝310a、310b上。之后，与第5实施方式同样地形成层间绝缘膜24等。由此，能获得图29所示的构造。
第6本实施方式也能获得与第5实施方式相同的效果。即便在绝缘膜22及牺牲膜23的积层构造与导电层12等之间，向±X方向产生膜剥落，也能利用狭缝310a、310b，将所述膜剥落向-Z方向引导，而抑制膜剥落向边缘密封区域17b或芯片区域RC侧发展。
另外，第6实施方式中，在狭缝310a、310b内，绝缘膜22与牺牲膜23的一部分横向积层，绝缘膜22与牺牲膜23的边界部在Z方向延伸。因此，利用绝缘膜22与牺牲膜23的边界部，也能将膜剥落向-Z方向引导。由此，第6实施方式能进一步抑制膜剥落向边缘密封区域17b或芯片区域RC侧发展。
图29中，在狭缝310a、310b上设置着绝缘膜22与牺牲膜23的积层构造(ONON积层构造)。但是，如图31所示，可在狭缝310a、310b上，设置着层间绝缘膜24。图31是在狭缝310a、310b上设置着层间绝缘膜24的半导体存储装置100a的剖视图。所述情况下，在狭缝310a、310b内，也保留绝缘膜22与牺牲膜23的积层构造。由此，能抑制膜剥落向边缘密封区域17b或芯片区域RC侧发展。
虽已说明本发明的若干个实施方式，但所述实施方式是作为例而提示的，并非意在限定发明的范围。所述实施方式可用其它各种形态实施，在不脱离发明主旨的范围内，可进行各种省略、置换、变更。所述实施方式或它的变更包含在发明范围或主旨内，同样地，也包含在权利要求书所记载的发明与其均等范围内。

Claims (20)

1.一种半导体装置，其具备：
半导体衬底；
第1绝缘膜，设置在所述半导体衬底上；
第1导电膜，设置在所述第1绝缘膜上；
多个第1电极膜，设置在所述第1导电膜上，相互分离积层；
半导体部件，在所述多个第1电极膜的积层构造内，在所述多个第1电极膜的积层方向延伸；及
电荷累积部件，设置在所述多个第1电极膜中的1个与所述半导体部件之间；且
所述第1导电膜包含：
本体部，配置在所述多个第1电极膜的下方；
外周部，与所述本体部分开设置在所述本体部的外周；及
第1及第2狭缝，交替设置在所述外周部，沿着所述本体部的外周延伸，且从所述积层方向观察时，所述第1及第2狭缝相互分开，从所述本体部朝向所述外周部的第1方向观察时，所述第1及第2狭缝的一部分重叠。
2.根据权利要求1所述的半导体装置，其中在所述第1及第2狭缝内，设置着将氧化硅膜与氮化硅膜交替积层的积层构造。
3.根据权利要求1所述的半导体装置，其中在所述第1及第2狭缝内，设置着氧化硅膜。
4.根据权利要求1所述的半导体装置，其中从所述积层方向观察时，所述第1及第2狭缝以交错状或方格状配置在所述外周部。
5.根据权利要求1所述的半导体装置，其中从所述积层方向观察时，在所述第1狭缝与所述第2狭缝之间，设置着包含所述第1导电膜的连接部，所述连接部将比所述第1及第2狭缝更靠所述本体部侧的所述第1导电膜、与比所述第1及第2狭缝更靠切割区域侧的所述第1导电膜电连接。
6.根据权利要求2所述的半导体装置，其中在所述第1及第2狭缝的上方，设置着将氧化硅膜与氮化硅膜交替积层的积层构造。
7.根据权利要求1所述的半导体装置，其中所述第1导电膜为与所述半导体部件电连接的源极层。
8.根据权利要求1所述的半导体装置，其还具备：设置在所述第1导电膜下方，且设置在所述半导体衬底上的CMOS(Complementary Metal Oxide Semiconductor)电路。
9.根据权利要求1所述的半导体装置，其中所述开口部为在相对于所述积层方向及所述第1方向大致垂直的第2方向具有长度方向的狭缝。
10.根据权利要求2所述的半导体装置，其中所述开口部在所述第2方向的宽度大于所述第2方向上所述突出部的宽度。
11.根据权利要求1所述的半导体装置，其中所述外周部存在于所述开口部与所述突出部之间。
12.根据权利要求1所述的半导体装置，其中相对于所述积层方向及所述第1方向大致垂直的第2方向上，所述突出部的宽度为大约60μm，
所述第1方向上，所述开口部与所述突出部之间的间隔为大约5μm。
13.根据权利要求1所述的半导体装置，其中所述开口部为排列在相对于所述积层方向及所述第1方向大致垂直的第2方向的多个孔。
14.根据权利要求13所述的半导体装置，其中所述多个孔在所述第2方向的排列宽度大于所述第2方向上所述突出部的宽度。
15.根据权利要求1所述的半导体装置，其中所述外周部存在于所述多个孔与所述突出部之间。
16.根据权利要求1所述的半导体装置，其中各孔的直径为1μm以上。
17.根据权利要求1所述的半导体装置，其中在所述开口部与所述突出部之间的所述外周部的上方，未设置所述多个第1电极膜的积层构造或多种绝缘膜的积层构造，而设置着单层的氧化硅膜。
18.根据权利要求9所述的半导体装置，其中在所述开口部与所述突出部之间的所述外周部的上方，未设置将氧化硅膜与氮化硅膜交替积层的积层构造，而设置着单层的氧化硅膜。
19.根据权利要求1所述的半导体装置，其中在所述开口部与所述突出部之间的所述外周部，所述第1导电膜与所述第1绝缘膜之间的界面未剥离，在除此以外的所述外周部中，所述第1导电膜与所述第1绝缘膜之间的界面剥离。
20.一种半导体装置，其具备：
半导体衬底；
第1绝缘膜，设置在所述半导体衬底上；
第1导电膜，设置在所述第1绝缘膜上；
多个第1电极膜，设置在所述第1导电膜上，相互分离积层；
半导体部件；在所述多个第1电极膜的积层构造内，在所述多个第1电极膜的积层方向延伸；
电荷累积部件，设置在所述多个第1电极膜中的1个与所述半导体部件之间；且
所述第1导电膜包含：
本体部，配置在所述多个第1电极膜的下方；
外周部，与所述本体部分开设置在所述本体部的外周；及
突出部，从所述本体部朝所述外周部突出，或者从所述外周部朝所述本体部突出，比所述本体部的宽度更窄；
所述外周部在与所述突出部对应的位置，在从所述本体部朝向所述外周部的第1方向具有开口部。
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