CN110880514A - 半导体存储装置及半导体存储装置的制造方法 - Google Patents

半导体存储装置及半导体存储装置的制造方法 Download PDF

Info

Publication number
CN110880514A
CN110880514A CN201910127425.1A CN201910127425A CN110880514A CN 110880514 A CN110880514 A CN 110880514A CN 201910127425 A CN201910127425 A CN 201910127425A CN 110880514 A CN110880514 A CN 110880514A
Authority
CN
China
Prior art keywords
channel
layer
memory device
semiconductor memory
conductive layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910127425.1A
Other languages
English (en)
Other versions
CN110880514B (zh
Inventor
叶末俊介
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Publication of CN110880514A publication Critical patent/CN110880514A/zh
Application granted granted Critical
Publication of CN110880514B publication Critical patent/CN110880514B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

实施方式涉及一种半导体存储装置及半导体存储装置的制造方法。实施方式的半导体存储装置包含：衬底；第1导电层，配置在衬底的上方；积层体，配置在第1导电层上，且交替多层地积层着绝缘层与第2导电层；柱状的通道，在积层体的积层方向上延伸，贯通积层体突出到第1导电层中；及存储层，覆盖通道的侧面；突出到第1导电层中的通道的底面及通道的侧面与第1导电层相接，且第1导电层包含上层、及具有贯通上层的突起部的下层。

Description

半导体存储装置及半导体存储装置的制造方法
[相关申请案]
本申请案享有以2018年9月5日提出申请的日本专利申请案编号2018-165579的优先权的利益，将该日本专利申请案的所有内容引用至本申请案。
技术领域
本发明的实施方式涉及一种半导体存储装置及半导体存储装置的制造方法。
背景技术
在三维非易失性存储器中，采取通过利用存储层覆盖高度方向上延伸的柱状通道，使多个存储单元沿通道的高度方向排列的构造。如何将被存储层覆盖的通道连接于通道下层的源极线成为课题。
发明内容
实施方式提供一种能够将通道更确实地连接于源极线的半导体存储装置及半导体存储装置的制造方法。
实施方式的半导体存储装置包含：衬底；第1导电层，配置在所述衬底的上方；积层体，配置在所述第1导电层上，且交替多层地积层着绝缘层与第2导电层；柱状的通道，在所述积层体的积层方向上延伸，且贯通所述积层体在所述第1导电层中突出；及存储层，覆盖所述通道的侧面；所述第1导电层中突出的所述通道的底面及所述通道的侧面与所述第1导电层相接，且所述第1导电层包含：上层；及下层，具有贯通所述上层的突起部。
附图说明
图1是实施方式的半导体存储装置的积层方向的剖视图。
图2A是表示实施方式的半导体存储装置的制造处理的顺序的一例的流程图。
图2B是表示实施方式的半导体存储装置的制造处理的顺序的一例的流程图。
图2C是表示实施方式的半导体存储装置的制造处理的顺序的一例的流程图。
图2D是表示实施方式的半导体存储装置的制造处理的顺序的一例的流程图。
图3A1是表示实施方式的半导体存储装置的制造处理的顺序的一例的流程图。
图3A2是表示实施方式的半导体存储装置的制造处理的顺序的一例的流程图。
图3B是表示实施方式的半导体存储装置的制造处理的顺序的一例的流程图。
图4A是表示实施方式的半导体存储装置的制造处理的顺序的一例的流程图。
图4B是表示实施方式的半导体存储装置的制造处理的顺序的一例的流程图。
图4C是表示实施方式的半导体存储装置的制造处理的顺序的一例的流程图。
图5A是表示实施方式的半导体存储装置的制造处理的顺序的一例的流程图。
图5B是表示实施方式的半导体存储装置的制造处理的顺序的一例的流程图。
图5C是表示实施方式的半导体存储装置的制造处理的顺序的一例的流程图。
图6A是表示实施方式的半导体存储装置的制造处理的顺序的一例的流程图。
图6B是表示实施方式的半导体存储装置的制造处理的顺序的一例的流程图。
图6C是表示实施方式的半导体存储装置的制造处理的顺序的一例的流程图。
图7A是表示比较例的半导体存储装置的制造处理的顺序的一例的流程图。
图7B是表示比较例的半导体存储装置的制造处理的顺序的一例的流程图。
图7C是表示比较例的半导体存储装置的制造处理的顺序的一例的流程图。
图8A是表示实施方式的变化例1的半导体存储装置的制造处理的顺序的一例的流程图。
图8B是表示实施方式的变化例1的半导体存储装置的制造处理的顺序的一例的流程图。
图8C是表示实施方式的变化例1的半导体存储装置的制造处理的顺序的一例的流程图。
图8D是表示实施方式的变化例1的半导体存储装置的制造处理的顺序的一例的流程图。
图9A是表示实施方式的变化例2的半导体存储装置所具有的突起部的沿半导体衬底的方向的剖视图。
图9B是表示实施方式的变化例2的半导体存储装置所具有的突起部的沿半导体衬底的方向的剖视图。
具体实施方式
以下，一边参照附图一边对本发明详细地进行说明。此外，本发明并不受下述实施方式限定。另外，下述实施方式中的构成要素中，包含本领域技术人员容易设想的构成要素或与实质上相同的要素。
使用图1～图9B，对实施方式的半导体存储装置进行说明。
[半导体存储装置的构成例]
图1是实施方式的半导体存储装置1的积层方向的剖视图。实施方式的半导体存储装置1例如形成为具有三维构造的NAND(Not AND，与非)型闪速存储器。
如图1所示，半导体存储装置1包含配置在硅衬底等半导体衬底SUB上的外围电路PER。外围电路PER包含晶体管Tr、栅极接点CG、源极/漏极接点CS、及配线D0～D2等。晶体管Tr例如构成为CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)晶体管。这些构成被层间绝缘层IDL覆盖。外围电路PER作为使半导体存储装置1所包含的存储单元运行的电路发挥功能。
在外围电路PER的上方，配置着导电层DSC、及导电层DSC上的导电层BSL。导电层DSC包含贯通导电层BSL的突起部PRO。突起部PRO是俯视时具有例如圆形的柱状构造物。导电层DSC、BSL例如包含注入了杂质的多晶硅等。导电层DSC、BSL中的杂质注入量可以互不相同。
在导电层BSL上，隔着绝缘层SGO配置着导电层SGP。绝缘层SGO例如包含SiO2等。导电层SGP例如包含注入了杂质的多晶硅等。导电层SGP中的杂质注入量可与导电层DSC、BSL不同。
在导电层SGP上，配置着交替多层地积层有绝缘层与导电层而成的积层体OW。绝缘层例如包含SiO2等。导电层例如包含钨等。
积层体OW中，以贯通积层体OW的方式设置着多个柱状通道CH。各个通道CH的下端部到达导电层BSL，且突出到导电层BSL中。另外，优选各个通道CH配置在通道CH的底面与导电层DSC的突起部PRO的上表面不完全重叠的位置。换言之，通道CH的底面与突起部PRO的上表面也可以局部重合。
通道CH具有柱状的核心部。核心部例如包含SiO2等。在核心部以外，通道例如包含硅等。构成通道的硅例如为单晶硅或多晶硅等。
在通道CH的除突出到导电层BSL中的部分以外的侧面，设置着存储层M。存储层M例如从通道CH侧起包含隧道绝缘层、电荷储存层、及块状绝缘层。电荷储存层例如包含SiN等，隧道绝缘层及块状绝缘层例如包含SiO2等。
通道CH中包含的核心部俯视时例如具有圆形或椭圆形，由此，包含存储层M的整体成为具有圆形或椭圆形截面的柱状构造物。理想的是包含存储层M整体的构造物的底面的直径大于导电层DSC所具有的突起部PRO的上表面的直径。
在积层体OW的设置着多个通道CH的区域的外侧，以贯通积层体OW的方式设置着狭缝ST。狭缝ST的下端部到达导电层BSL。也就是说，利用该狭缝ST将积层体OW、导电层SGP、绝缘层SGO在狭缝ST的两侧截断。另外，理想的是狭缝ST的底面的宽度具有大于例如导电层DSC所具有的突起部PRO的高度的数值。
狭缝ST内也可以是被绝缘物填充的构造。作为另一形态，利用绝缘体覆盖狭缝ST的侧面，且绝缘体内侧的狭缝ST内被导电体填充，从而作为配线发挥功能。
对半导体存储装置1作为三维NAND型闪速存储器的功能进行说明。
贯通积层体OW的通道CH、及具有隧道绝缘层、电荷储存层、块状绝缘层的存储层M的至少一部分作为存储单元发挥功能。存储单元配置在积层体OW中的导电层的高度位置。也就是说，在柱状通道CH中，沿通道CH的高度方向排列着多个存储单元。这些存储单元作为与1根通道CH的侧面相连的存储串发挥功能。
积层体OW中包含的多个导电层至少在与存储层M的侧面相接的部分及其附近，作为连接于存储单元的字线发挥功能。各个存储单元分别与位于相同高度的导电层(字线)建立对应。
导电层SGP作为从多个存储串中选择规定的存储串的选择栅极线发挥功能。与选择栅极线建立对应的通道、隧道绝缘层、电荷储存层、及块状绝缘层作为选择栅极发挥功能。通过将选择栅极接通或断开而使规定的存储串成为经选择的状态或非选择的状态。
导电层DSC、BSL作为与通道CH连接的源极线发挥功能。如上所述，通道CH的下端部、也就是通道CH的突出到导电层BSL的部分的侧面及底面不具有存储层M而与导电层BSL相接。由此，能够在通道CH与导电层DSC、BSL之间获得电导通。
此外，在存储单元的上方配置着未图示的导电层，作为与通道CH连接的位线发挥功能。
[半导体存储装置的制造处理]
其次，使用图2A～图6C，对半导体存储装置1的制造处理例进行说明。图2A～图6C是表示实施方式的半导体存储装置1的制造处理的顺序的一例的流程图。在图2A～图6C中，省略了导电层DSC下层的外围构造PER。包含晶体管Tr的外围构造PER例如可以通过包含晶体管的一般半导体装置的制造处理来制造。
如图2A所示，在覆盖外围构造PER的层间绝缘层IDL上形成导电层DSC。这时，将导电层DSC的层厚设为包含随后形成的突起部PRO的厚度。
如图2B所示，在导电层DSC中形成突起部PRO。突起部PRO例如可以通过在导电层DSC上形成点状抗蚀图案(未图示)，在层厚的中途为止将导电层DSC进行半蚀刻而形成。在导电层DSC蚀刻后，也可以进而通过湿式蚀刻等来进行突起部PRO的细化。
如图2C所示，以填充突起部PRO的方式在导电层DSC上形成牺牲层SCN。牺牲层SCN是随后能够与构成导电层BSL的多晶硅等置换的绝缘层，且例如包含SiN等。
如图2D所示，在牺牲层SCN上形成交替多层地积层着绝缘层SGO、导电层SGP、及绝缘层与牺牲层的积层体ON。构成积层体ON的牺牲层是随后能够与构成积层体OW的导电层的钨等置换的绝缘层，且例如包含SiN等。
如图3A1所示，以贯通积层体ON的方式形成多个内存空洞区MH。各个内存空洞区MH的下端部到达牺牲层SCN，且突出到牺牲层SCN。另外，优选内存空洞区MH的底面的直径大于突起部PRO的上表面的直径。内存空洞区MH形成在随后设置通道CH的位置。
如图3A2的沿半导体衬底SUB的方向的剖视图所示，更具体来说，内存空洞区MH与导电层DSC所具有的突起部PRO在俯视时交替地配置。优选内存空洞区MH与突起部PRO像这样配置在不相互重叠的位置。但，即便内存空洞区MH产生相对于突起部PRO的错位，导致内存空洞区MH与突起部PRO局部重合也无妨。
如图3B所示，在内存空洞区MH的内壁形成存储层M。存储层M可以通过从内存空洞区MH的内壁面侧起依次沉积块状绝缘层、电荷储存层、隧道绝缘层来形成。由此，在内存空洞区MH的内壁面及底面的整面形成存储层M。
如图4A所示，在存储层M的内壁形成通道CH。通道CH可以通过在存储层M的内壁面及底面的整面形成硅层，并在内存空洞区MH的最后剩余的空隙中填充SiO2等作为核心部而形成。由此，形成侧面及底面被存储层M覆盖的通道CH。
如图4B所示，在积层体ON的形成着多个通道CH的区域的外侧，以贯通积层体ON的方式形成狭缝ST。狭缝ST的下端部到达牺牲层SCN。这时，理想的是以狭缝ST的底面的宽度例如具有大于导电层DSC所具有的突起部PRO的高度的数值的方式形成。
如图4C所示，在狭缝ST的内壁形成间隔层SP。间隔层SP可以通过沉积绝缘材料来形成。间隔层SP是包含与构成牺牲层SCN的绝缘层不同材料的绝缘层，且例如包含SiO2等。
如图5A所示，经由狭缝ST将牺牲层SCN去除。由此，在存在牺牲层SCN的部分、也就是导电层DSC与绝缘层SGO之间，产生空隙GP。这时，上层的绝缘层SGO、导电层SGP、积层体ON等的构造成为被导电层DSC的突起部PRO支撑的状态。另外，成为被存储层M覆盖的通道CH的下端部突出到空隙GP的状态。
如图5B所示，经由狭缝ST将突出到空隙GP的通道CH下端部的存储层M去除。由此，从通道CH的突出到空隙GP的部分的侧面与底面将存储层M去除，成为通道CH的下端部露出的状态。
如图5C所示，经由狭缝ST对空隙GP中填充导电材料，形成导电层BSL。由此，成为通道CH的露出的下端部突出到导电层BSL中的状态。因此，成为通道CH与导电层DSC、BSL电导通的状态。
如图6A所示，将狭缝ST的内壁的间隔层SP去除。但，间隔层SP也可以在将存储层M去除时一同地去除。
如图6B所示，经由狭缝ST将构成积层体ON的牺牲层去除。由此，在存在牺牲层的部分、也就是绝缘层彼此之间产生空隙。这时，包含绝缘层的积层体OG通过各个绝缘层连接于存储层M而成为被包含通道CH的柱状构造支撑的状态。
如图6C所示，经由狭缝ST，对去除牺牲层而产生的空隙中填充导电材料等，形成积层在绝缘层间的导电层。由此，形成交替多层地积层着绝缘层与导电层的积层体OW。
此后，也可以在狭缝ST内嵌入绝缘物。或者也可以通过利用绝缘体覆盖狭缝ST的侧面，并利用导电体填充绝缘体的内侧的狭缝ST内而作为配线发挥功能。
通过以上所述，制造半导体存储装置1。
[比较例]
具有三维构造的NAND型闪速存储器例如包含被存储层覆盖的柱状通道。在通道的下层配置着例如作为源极线发挥功能的导电层。然而，存储层是通过在贯通绝缘层与导电层的积层体的内存空洞区中嵌入绝缘材料等而形成，从而导致本应连接于作为源极线的导电层的通道的下端部也被覆盖。这样一来，如何将被存储层覆盖的通道连接于下层的导电层成为课题。
在实施方式的半导体存储装置1中，在其制造处理中，利用牺牲层SCN来形成成为源极线的导电层DSC、BSL的一部分，使被存储层M覆盖的通道CH突出到牺牲层SCN中。然后，在利用导电层BSL置换牺牲层SCN时，将通道CH下端部的存储层M去除。由此，能够获得突出到导电层BSL中且在突出部分的侧面与底面连接于导电层BSL的通道CH。这样一来，能够通过简单且稳定性较高的处理来构成与导电层BSL具有牢固连接的通道CH。
这里，产生了使用何种材料作为牺牲层、以及如何支撑因去除牺牲层而产生的空隙的新课题。本发明者等人考虑了将多晶硅用作牺牲层。另外，本发明者等人考虑使通道到达下层的导电层，利用通道来支撑因牺牲层产生的空隙。
在图7A～图7C中表示具有这种构成的比较例的半导体存储装置的制造处理的顺序的一例。如图7A所示，将成为源极线的下层的导电层DSC1'、DSC2'上下分开，在其间配置夹在SiO2等绝缘层SCO'中的牺牲层SCN'。然后，使内存空洞区贯通至导电层DSC'，形成到达导电层DSC'的通道CH'及存储层M'。另外，形成到达牺牲层SCN'且具有SiN等间隔件SP'的狭缝ST'。如图7B所示，经由狭缝ST'将牺牲层SCN'去除，进而将存储层M'去除。这时，也将配置在牺牲层SCN'的上下的绝缘层SCO'去除，从而产生空隙GP'。如图7C所示，经由狭缝ST'将导电材料填充到空隙GP'中，设为包含导电层DSC1'、BSL'、DSC2'的源极线。
然而，在使用多晶硅的牺牲层SCN'的情况下，需要保护上下层的导电层DSC1'、DSC2'的绝缘层SCO'，从而构造变得复杂。另外，如果狭缝ST'的间隔件SP'没有完全覆盖狭缝ST'侧壁，那么在去除牺牲层SCN'时可能将导电层DSC2'、SGP'等去除。进而，为了使导电层DSC1'、BSL'、DSC2'作为源极线发挥功能，而必须将牺牲层SCN'的上下的绝缘层SCO'确实地去除。
另外，必须形成贯通导电层DSC2'、绝缘层SCO'、牺牲层SCN'、绝缘层SCO'而到达导电层DSC1'的内存空洞区，从而需要高深宽比的蚀刻处理。另一方面，狭缝ST'不得贯通牺牲层SCN'，从而需要高深宽比且高选择比的蚀刻处理。并且，如果不确保狭缝ST'底面的正面，则导致导电层BSL'的嵌入变得困难。
在实施方式的半导体存储装置1中，在其制造处理中，使用包含与SiN等导电层DSC、SGP不同材料的牺牲层SCN。由此，即便没有绝缘层SCO'，也能够一边抑制导电层DSC被去除，一边将牺牲层SCN选择性地去除。不存在将导电层SGP去除的顾虑。另外，狭缝ST可以通过对绝缘层SGO进行蚀刻，并且在牺牲层SCN选择性地使蚀刻停止来形成，从而不需要高深宽比且高选择比的高度蚀刻处理。
在实施方式的半导体存储装置1中，在其制造处理中，在牺牲层SCN中设置突起部PRO。由此，能够利用突起部PRO来支撑因去除牺牲层SCN而产生的空隙GP。因此，不需要形成例如到达导电层DSC的高深宽比的内存空洞区。换言之，能够减少内存空洞区MH的蚀刻时间，提升产能。
在实施方式的半导体存储装置1中，在其制造处理中，使内存空洞区MH的底面的直径大于突起部PRO的上表面的直径。由此，能够抑制形成在内存空洞区MH内的通道CH与突起部PRO完全重叠。因此，能够更确实地实现通道CH与导电层DSC、BSL的导通。
在实施方式的半导体存储装置1中，在其制造处理中，以狭缝ST的底面的宽度具有大于导电层DSC所具有的突起部PRO的高度的尺寸的方式形成狭缝ST。这里，应经由狭缝ST进行填充的导电材料的厚度与突起部PRO的高度大致相同。通过使狭缝ST的底面的宽度大于突起部PRO的高度，原理上能够在狭缝ST的正面被填满前将导电材料填充到空隙GP中。从而在形成狭缝ST时不需要高深宽比且高选择比的高度的蚀刻处理，所以这样一来容易确保狭缝ST的正面。另外，同时抑制了狭缝ST的侧壁成为弓状的弯曲形状，从而使确保正面变得容易。
[变化例1]
其次，使用图8A～图8D对实施方式的变化例1的半导体存储装置进行说明。图8A～图8D是表示实施方式的变化例1的半导体存储装置的制造处理的顺序的一例的流程图。在变化例1的半导体存储装置中，突起部PROa的形成方法与实施方式不同。
如图8A所示，在覆盖外围构造的层间绝缘层IDL上形成多晶硅等导电层DSCa。这时，将导电层DSCa的层厚设为不包含随后形成的突起部PROa的厚度。也就是说，导电层DSCa形成得比实施方式的导电层DSC(参照图2A)薄。
如图8B所示，在导电层DSCa上形成牺牲层SCNa。牺牲层SCNa是随后能够与构成源极线的一部分的导电层的多晶硅等置换的绝缘层，且例如包含SiN等。
如图8C所示，在牺牲层SCNa形成贯通孔TH。贯通孔TH例如可以通过在牺牲层SCNa上形成具有孔的抗蚀图案(未图示)，并以抗蚀图案作为遮罩对牺牲层SCNa进行蚀刻而形成。
如图8D所示，通过在牺牲层SCNa的贯通孔TH中填充与导电层DSCa相同种类的导电材料而在牺牲层SCNa中形成突起部PROa。
[变化例2]
其次，使用图9A及图9B对实施方式的变化例2的半导体存储装置进行说明。图9A及图9B是表示实施方式的变化例2的半导体存储装置所具有的突起部PROb、PROc的沿半导体衬底SUB方向的剖视图。在变化例2的半导体存储装置中，突起部PROb、PROc的形状与实施方式不同。
如图9A所示，突起部PROb在俯视时具有3个顶点分别与内存空洞区MH重叠的三角形状。在该情况下，突起部PROb与内存空洞区MH也不完全重叠，随后形成在内存空洞区MH内的通道能够与成为源极线的导电层获得导通。
如图9B所示，突起部PROc具有俯视时4个顶点分别与内存空洞区MH重叠的菱形形状。在该情况下，突起部PROc与内存空洞区MH也不完全重叠，随后形成在内存空洞区MH内的通道能够与成为源极线的导电层获得导通。
如上所述，只要不与内存空洞区完全重叠，那么突起部便能够采取任何形状、配置。
对本发明的若干实施方式进行了说明，但这些实施方式是作为例而提出，并非意在限定发明的范围。这些新颖的实施方式能够以其他各种方式实施，并且能够在不脱离发明的主旨的范围内进行各种省略、置换、变更。这些实施方式及它们的变化包含在发明的范围及主旨中，并且包含在权利要求书所记载的发明及与其均等的范围内。

Claims (20)

1.一种半导体存储装置，包含：
衬底；
第1导电层，配置在所述衬底的上方；
积层体，配置在所述第1导电层上，且交替多层地积层着绝缘层与第2导电层；
柱状的通道，在所述积层体的积层方向上延伸，且贯通所述积层体突出到所述第1导电层中；及
存储层，覆盖所述通道的侧面；
突出到所述第1导电层中的所述通道的底面及所述通道的侧面与所述第1导电层相接，且
所述第1导电层包含：
上层；及
下层，具有贯通所述上层的突起部。
2.根据权利要求1所述的半导体存储装置，其中
所述通道的底面与所述突起部的上表面以俯视时至少不完全重合的方式配置。
3.根据权利要求1所述的半导体存储装置，其中
所述通道的底面配置在俯视时至少一部分从所述突起部的上表面伸出的位置。
4.根据权利要求2所述的半导体存储装置，其中
所述通道的底面的尺寸大于所述突起部的上表面的尺寸。
5.根据权利要求4所述的半导体存储装置，其中
所述通道包含第1通道及第2通道，且
所述突起部在俯视时配置在所述第1通道与所述第2通道之间。
6.根据权利要求3所述的半导体存储装置，其中
所述通道的底面的尺寸小于所述突起部的上表面的尺寸。
7.根据权利要求6所述的半导体存储装置，其中
所述通道包含第1通道及第2通道，且
所述突起部在俯视时横跨所述第1通道与所述第2通道而配置。
8.根据权利要求1所述的半导体存储装置，其包含：
在所述积层体的积层方向上延伸且贯通所述积层体到达所述第1导电层的狭缝，且
所述狭缝的底面的宽度方向的尺寸大于所述突起部的高度尺寸。
9.根据权利要求8所述的半导体存储装置，其中
所述第1导电层的所述下层是经由所述狭缝从绝缘性材料而与导电性材料置换的层。
10.根据权利要求1所述的半导体存储装置，其包含：
配置在所述衬底上的晶体管，且
所述第1导电层配置在所述晶体管的上方。
11.一种半导体存储装置的制造方法，其特征在于：
准备形成着第1导电层的衬底，
在所述第1导电层上，形成包含与所述第1导电层相同材料的突起部所贯通的第1牺牲层，
在所述第1牺牲层上，形成交替多层地积层着绝缘层与第2牺牲层的积层体，
以突出到所述第1牺牲层中的方式，形成柱状的通道，所述柱状的通道是侧面及底面被存储层覆盖，且贯通所述积层体，
利用所述突起部支撑所述积层体并将所述第1牺牲层去除，使所述第1导电层与所述积层体之间产生空隙，将突出到所产生的所述空隙中的所述通道的所述存储层去除，使所述通道的底面与侧面露出，且
以第3导电层填充所述空隙。
12.根据权利要求11所述的半导体存储装置的制造方法，其中
当准备形成着所述第1导电层的所述衬底时，
准备所述第1导电层包含所述突起部的所述衬底。
13.根据权利要求11所述的半导体存储装置的制造方法，其中
当在所述第1导电层上形成所述第1牺牲层时，
形成具有贯通所述第1牺牲层的贯通孔的所述第1牺牲层，且
以与所述第1导电层相同材料填充所述贯通孔，形成所述突起部。
14.根据权利要求11所述的半导体存储装置的制造方法，其中
当形成贯通所述积层体的所述通道时，
在俯视时所述通道的底面与所述突起部的上表面至少不完全重合的位置形成所述通道。
15.根据权利要求14所述的半导体存储装置的制造方法，其中
当形成贯通所述积层体的所述通道时，
以所述通道的底面配置在俯视时至少一部分从所述突起部的上表面伸出的位置的方式形成所述通道。
16.根据权利要求14所述的半导体存储装置的制造方法，其中
当形成贯通所述积层体的所述通道时，
以所述通道的底面的尺寸大于所述突起部的上表面的尺寸的方式，形成所述通道。
17.根据权利要求16所述的半导体存储装置的制造方法，其中
所述通道包含第1通道及第2通道，且
当形成贯通所述积层体的所述通道时，
以所述突起部在俯视时配置在所述第1通道与所述第2通道之间的方式，形成所述通道。
18.根据权利要求15所述的半导体存储装置的制造方法，其中
当形成贯通所述积层体的所述通道时，
以所述通道的底面的尺寸小于所述突起部的上表面的尺寸的方式，形成所述通道。
19.根据权利要求18所述的半导体存储装置的制造方法，其中
所述通道包含第1通道及第2通道，且
当形成贯通所述积层体的所述通道时，
以所述突起部俯视时横跨所述第1通道与所述第2通道而配置的方式，形成所述通道。
20.根据权利要求11所述的半导体存储装置的制造方法，其中
当将所述第1牺牲层去除时，
形成狭缝，所述狭缝在所述积层体的积层方向上延伸，且贯通所述积层体而到达所述第1牺牲层，且
经由所述狭缝，将所述第1牺牲层去除。
CN201910127425.1A 2018-09-05 2019-02-20 半导体存储装置及半导体存储装置的制造方法 Active CN110880514B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018165579A JP2020038911A (ja) 2018-09-05 2018-09-05 半導体記憶装置および半導体記憶装置の製造方法
JP2018-165579 2018-09-05

Publications (2)

Publication Number Publication Date
CN110880514A true CN110880514A (zh) 2020-03-13
CN110880514B CN110880514B (zh) 2023-11-24

Family

ID=69639646

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910127425.1A Active CN110880514B (zh) 2018-09-05 2019-02-20 半导体存储装置及半导体存储装置的制造方法

Country Status (4)

Country Link
US (1) US10818686B2 (zh)
JP (1) JP2020038911A (zh)
CN (1) CN110880514B (zh)
TW (1) TWI744604B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112838095A (zh) * 2021-01-04 2021-05-25 长江存储科技有限责任公司 一种三维存储器及其制作方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI734452B (zh) * 2020-04-23 2021-07-21 友達光電股份有限公司 記憶體裝置以及寫入方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150179660A1 (en) * 2013-12-19 2015-06-25 SanDisk Technologies, Inc. Three Dimensional NAND Device with Channel Located on Three Sides of Lower Select Gate and Method of Making Thereof
US20170213843A1 (en) * 2016-01-26 2017-07-27 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US9805805B1 (en) * 2016-08-23 2017-10-31 Sandisk Technologies Llc Three-dimensional memory device with charge carrier injection wells for vertical channels and method of making and using thereof

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5279560B2 (ja) 2009-03-11 2013-09-04 株式会社東芝 不揮発性半導体記憶装置
KR101548674B1 (ko) * 2009-08-26 2015-09-01 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
JP2011023687A (ja) * 2009-07-21 2011-02-03 Toshiba Corp 不揮発性半導体記憶装置
KR20130005430A (ko) 2011-07-06 2013-01-16 에스케이하이닉스 주식회사 불휘발성 메모리 소자 및 그 제조방법
KR102010928B1 (ko) * 2012-06-07 2019-10-21 삼성전자주식회사 저항 변화 메모리 장치, 그 동작 방법 및 제조 방법
TW201546804A (zh) * 2014-02-05 2015-12-16 Conversant Intellectual Property Man Inc 有可製造的電容的動態隨機存取記憶體裝置
KR20150122369A (ko) * 2014-04-22 2015-11-02 삼성전자주식회사 반도체 장치
KR102135181B1 (ko) * 2014-05-12 2020-07-17 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102171263B1 (ko) * 2014-08-21 2020-10-28 삼성전자 주식회사 제어된 다결정 반도체 박막을 포함하는 집적회로 소자 및 그 제조 방법
KR102188501B1 (ko) * 2014-09-02 2020-12-09 삼성전자주식회사 반도체 장치
JP2016058552A (ja) 2014-09-09 2016-04-21 株式会社東芝 半導体装置の製造方法
US9589979B2 (en) * 2014-11-19 2017-03-07 Macronix International Co., Ltd. Vertical and 3D memory devices and methods of manufacturing the same
KR102316267B1 (ko) * 2015-04-15 2021-10-22 삼성전자주식회사 씨오피 구조를 갖는 메모리 장치, 이를 포함하는 메모리 패키지 및 그 제조 방법
KR102415401B1 (ko) * 2015-05-21 2022-07-01 삼성전자주식회사 3차원 반도체 메모리 장치 및 그것의 동작 방법
KR102408657B1 (ko) * 2015-07-23 2022-06-15 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102378820B1 (ko) * 2015-08-07 2022-03-28 삼성전자주식회사 메모리 장치
KR102581032B1 (ko) * 2015-12-08 2023-09-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9721663B1 (en) * 2016-02-18 2017-08-01 Sandisk Technologies Llc Word line decoder circuitry under a three-dimensional memory array
JP6542149B2 (ja) 2016-03-18 2019-07-10 東芝メモリ株式会社 半導体記憶装置
KR102589301B1 (ko) * 2016-04-29 2023-10-13 삼성전자주식회사 비휘발성 메모리 장치
KR102618562B1 (ko) * 2016-05-16 2023-12-27 삼성전자주식회사 반도체 칩 및 그 제조 방법
KR102600997B1 (ko) * 2016-06-02 2023-11-14 삼성전자주식회사 메모리 장치
US10256248B2 (en) * 2016-06-07 2019-04-09 Sandisk Technologies Llc Through-memory-level via structures between staircase regions in a three-dimensional memory device and method of making thereof
KR20180001296A (ko) * 2016-06-27 2018-01-04 삼성전자주식회사 수직형 구조를 가지는 메모리 장치
JP2018005961A (ja) 2016-07-01 2018-01-11 東芝メモリ株式会社 記憶装置
KR102650995B1 (ko) * 2016-11-03 2024-03-25 삼성전자주식회사 수직형 메모리 장치
US10262945B2 (en) * 2016-11-28 2019-04-16 Sandisk Technologies Llc Three-dimensional array device having a metal containing barrier and method of making thereof
JP2018157103A (ja) * 2017-03-17 2018-10-04 東芝メモリ株式会社 記憶措置
US9960181B1 (en) * 2017-04-17 2018-05-01 Sandisk Technologies Llc Three-dimensional memory device having contact via structures in overlapped terrace region and method of making thereof
KR20180126914A (ko) * 2017-05-19 2018-11-28 에스케이하이닉스 주식회사 캐패시터를 구비하는 반도체 메모리 장치
KR20180135642A (ko) * 2017-06-13 2018-12-21 삼성전자주식회사 수직형 메모리 장치
US10381373B2 (en) * 2017-06-16 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device having a buried source line extending to scribe line and method of making thereof
US10290645B2 (en) * 2017-06-30 2019-05-14 Sandisk Technologies Llc Three-dimensional memory device containing hydrogen diffusion barrier layer for CMOS under array architecture and method of making thereof
KR102385565B1 (ko) * 2017-07-21 2022-04-12 삼성전자주식회사 수직형 메모리 장치
KR102366971B1 (ko) * 2017-08-08 2022-02-24 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
EP3580782A4 (en) * 2017-08-21 2020-12-02 Yangtze Memory Technologies Co., Ltd. THREE-DIMENSIONAL MEMORY COMPONENTS AND METHOD FOR SHAPING THEM
KR102308776B1 (ko) * 2017-08-24 2021-10-05 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 제조 방법
US10283452B2 (en) * 2017-09-15 2019-05-07 Yangtze Memory Technology Co., Ltd. Three-dimensional memory devices having a plurality of NAND strings
KR102472376B1 (ko) * 2017-10-16 2022-12-01 에스케이하이닉스 주식회사 3차원 구조의 반도체 메모리 장치
US10026750B1 (en) * 2017-11-08 2018-07-17 Macronix International Co., Ltd. Memory device and method for operating the same
KR102469334B1 (ko) * 2017-11-08 2022-11-23 에스케이하이닉스 주식회사 반도체 메모리 장치
US10622369B2 (en) * 2018-01-22 2020-04-14 Sandisk Technologies Llc Three-dimensional memory device including contact via structures that extend through word lines and method of making the same
KR102553126B1 (ko) * 2018-03-19 2023-07-07 삼성전자주식회사 채널 구조체를 갖는 메모리 장치
US10756186B2 (en) * 2018-04-12 2020-08-25 Sandisk Technologies Llc Three-dimensional memory device including germanium-containing vertical channels and method of making the same
US10559582B2 (en) * 2018-06-04 2020-02-11 Sandisk Technologies Llc Three-dimensional memory device containing source contact to bottom of vertical channels and method of making the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150179660A1 (en) * 2013-12-19 2015-06-25 SanDisk Technologies, Inc. Three Dimensional NAND Device with Channel Located on Three Sides of Lower Select Gate and Method of Making Thereof
US20170213843A1 (en) * 2016-01-26 2017-07-27 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US9805805B1 (en) * 2016-08-23 2017-10-31 Sandisk Technologies Llc Three-dimensional memory device with charge carrier injection wells for vertical channels and method of making and using thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112838095A (zh) * 2021-01-04 2021-05-25 长江存储科技有限责任公司 一种三维存储器及其制作方法
CN112838095B (zh) * 2021-01-04 2021-10-15 长江存储科技有限责任公司 一种三维存储器及其制作方法

Also Published As

Publication number Publication date
TWI744604B (zh) 2021-11-01
JP2020038911A (ja) 2020-03-12
US10818686B2 (en) 2020-10-27
US20200075619A1 (en) 2020-03-05
TW202011588A (zh) 2020-03-16
CN110880514B (zh) 2023-11-24

Similar Documents

Publication Publication Date Title
KR102198685B1 (ko) 본딩된 메모리 다이 및 주변 로직 다이를 포함하는 3차원 메모리 디바이스 및 그 제조 방법
KR101624978B1 (ko) 반도체 소자 및 그 제조 방법
US8912593B2 (en) Method for manufacturing semiconductor device and semiconductor device
US20160079267A1 (en) Semiconductor memory device and method for manufacturing same
JP5551132B2 (ja) 不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置
KR20130072911A (ko) 비휘발성 메모리 장치 및 그 제조 방법
CN110335868B (zh) 一种三维存储器及其制备方法
JP2013098391A (ja) 不揮発性半導体記憶装置
US20140284685A1 (en) Nonvolatile semiconductor memory device and method for manufacturing same
US20190273093A1 (en) Semiconductor memory device and method for manufacturing same
JP2018160616A (ja) 半導体記憶装置及びその製造方法
JP2014187191A (ja) 半導体記憶装置の製造方法及び半導体記憶装置
JP2019009383A (ja) 半導体装置及びその製造方法
KR20140018541A (ko) 비휘발성 메모리 장치 및 그 제조 방법
TWI776337B (zh) 半導體記憶裝置及其製造方法
CN103579252A (zh) 非易失性存储器件及其制造方法
WO2018055704A1 (ja) 半導体装置およびその製造方法
CN110880514B (zh) 半导体存储装置及半导体存储装置的制造方法
CN111446253B (zh) 半导体存储装置及其制造方法
JP2018049935A (ja) 半導体装置およびその製造方法
CN111540749B (zh) 三维存储器及其形成方法
JP2019201028A (ja) 半導体装置
CN115148742A (zh) 制造半导体装置的方法
CN114121991A (zh) 半导体装置
CN113496997A (zh) 半导体器件

Legal Events

Date Code Title Description
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Address after: Tokyo

Applicant after: Kaixia Co.,Ltd.

Address before: Tokyo

Applicant before: TOSHIBA MEMORY Corp.

CB02 Change of applicant information
GR01 Patent grant
GR01 Patent grant