TW202240867A - 半導體記憶裝置 - Google Patents
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Abstract
本發明之一實施方式之半導體記憶裝置具備積層體SK、柱狀體、導電構件SL、板狀部ST2、及分斷部IP。積層體SK中，複數個導電層WL與複數個絕緣層OL交替地逐層積層，且於第1方向上之端部由導電層WL形成有階梯部SR。柱狀體貫通積層體SK，且在與導電層WL對向之部分處形成有記憶胞。導電構件SL於積層體SK之下方與柱狀體電性連接，且沿第1方向超出階梯部SR延伸至積層體SK之側方之區域PA。板狀部ST2於區域PA內沿積層體SK之積層方向延伸且到達導電構件SL，並且沿著與第1方向交叉之第2方向延伸。分斷部IP配置於較板狀部ST2更靠階梯部SR側之導電構件SL內，將導電構件SL部分地分斷，且包含絕緣材料。
Description
本發明之實施方式係關於一種半導體記憶裝置。
於半導體記憶裝置等半導體裝置中，為了增大記憶容量而採用三維構造。為了進一步增大記憶容量，半導體晶圓等基板之上所形成之薄膜之總膜厚進一步增大。於此種情況下，由於基板及各種薄膜之間的例如熱膨脹係數之差異，膜中產生之應力增大，有薄膜因此而剝離等之虞。
一實施方式提供一種能夠減少薄膜剝離之半導體記憶裝置。
根據一實施方式，提供一種半導體記憶裝置。半導體記憶裝置具備積層體、柱狀體、導電構件、板狀部、及分斷部。積層體中，複數個導電層與複數個絕緣層交替地逐層積層，且於第1方向上之端部形成有由導電層構成之階梯部。柱狀體貫通積層體，且在與複數個導電層中之至少1層對向之部分處形成有記憶胞。導電構件於積層體之下方與柱狀體電性連接，並且沿著第1方向超出階梯部延伸至積層體之側方下部之區域。板狀部於積層體之側方之區域內沿積層體之積層方向延伸且到達導電構件，並且沿與積層方向及第1方向交叉之第2方向延伸。分斷部配置於較板狀部更靠階梯部側之導電構件內，將導電構件部分地分斷，且包含絕緣材料。
以下，參照附圖，對本發明之非限定性例示實施方式進行說明。於所有附圖中，針對同一或對應之構件或零件，標註同一或對應之參照符號，省略重複說明。又，圖式並非旨在示出構件或零件間、或者各種層之厚度之間之相對比，因此，可對照以下之非限定性實施方式，由業者適當決定具體之厚度或尺寸。
圖1係實施方式之半導體記憶裝置之局部俯視圖，圖2係沿圖1之L1-L1線之剖視圖，圖3係沿圖1之L2-L2線之剖視圖。本實施方式之半導體記憶裝置1具有例如由矽等半導體形成之大致矩形狀基板、形成於基板上之周邊電路部(在下文中進行敍述)、及形成於周邊電路部上之記憶元件部。
參照圖1，半導體記憶裝置1於記憶元件部中具有胞陣列區域CA及階梯區域SA。於胞陣列區域CA中設置有複數個記憶體柱MP，記憶體柱MP於圖中之xy面內以格子狀排列，分別沿圖中之z方向延伸。階梯區域SA包含階梯部SR，如下所述，階梯部SR具有複數個階(在下文中進行敍述)。又，於胞陣列區域CA及階梯區域SA之上，設置有包含上部配線及插塞等之上部配線層，但於圖1中，省略了其圖示。再者，有時將階梯區域SA與半導體記憶裝置1之端部1Y之間之區域稱為周邊區域PA。
又，於半導體記憶裝置1中設置有將胞陣列區域CA及階梯區域SA分割成複數個區塊BLK之複數個第1板狀部ST1。各第1板狀部ST1沿x方向穿過胞陣列區域CA及階梯區域SA，終止於周邊區域PA內。又，第1板狀部ST1沿著圖中之z方向延伸，終止於下述源極線SL內。又，半導體記憶裝置1於其周邊區域PA中具有第2板狀部ST2。第2板狀部ST2具有沿y方向及z方向延伸之板狀形狀。又，於較第2板狀部ST2更靠階梯區域SA側，設置有與第2板狀部ST2大致平行地沿y方向延伸之分斷部IP。分斷部IP如下文所說明的那樣形成於源極線SL內。
參照圖2，於基板S之表層形成有被元件分離部STI分離之電晶體Tr。於電晶體Tr及基板S之上，例如由氧化矽等絕緣材料形成有第1層間絕緣膜IL1，於第1層間絕緣膜IL1內，設置有與電晶體Tr之閘極電極等連接之通孔Vg及配線ML。由該等電晶體Tr、及通孔Vg、配線ML、第1層間絕緣膜IL1構成控制下述記憶胞之周邊電路部PER。
於第1層間絕緣膜IL1之上設置有絕緣膜BSL。絕緣膜BSL例如可由氧化矽等絕緣材料形成。此處，由於絕緣膜BSL由與第1層間絕緣膜IL1相同之絕緣材料形成，因此，絕緣膜BSL與第1層間絕緣膜IL1實質上亦可看作一個絕緣體部，將該絕緣體部作為基底層，於其上方設置有記憶元件部。具體而言，於絕緣膜BSL之上形成有源極線SL。源極線SL具有第1導電層ECL1、第2導電層ECL2、及第3導電層ECL3，該等導電層依序積層。第1導電層ECL1、第2導電層ECL2、及第3導電層ECL3例如由添加了砷或銻等雜質之導電性多晶矽形成。
於源極線SL上形成有積層體SK。於積層體SK中，複數個絕緣層OL與複數個導電層WL交替地逐層積層。絕緣層OL由絕緣材料，例如氧化矽形成，導電層WL由金屬，例如鎢或鉬等形成。
如圖所示，記憶體柱MP沿著z方向(積層體SK之積層方向)貫通積層體SK、第3導電層ECL3、及第2導電層ECL2，終止於第1導電層ECL1內。記憶體柱MP具有有底之大致圓筒狀形狀，具有從中心向外側以同心圓狀形成之核心層COR、通道層CHN、及記憶體膜MEM。此處，核心層COR例如可由氧化矽等形成，通道層CHN例如可由導電性多晶矽或非晶矽等形成。又，如圖2所示，記憶體膜MEM具有沿著從記憶體柱MP之中心朝向外側之方向依序形成之隧道絕緣層TN、電荷儲存層CT、及阻擋絕緣層BK。隧道絕緣層TN及阻擋絕緣層BK例如可由氧化矽形成，電荷儲存層CT例如可由氮化矽形成。
於積層體SK中之導電層WL與記憶體柱MP之記憶體膜MEM對向之部分處形成有記憶胞MC。於此情形時，導電層WL作為字元線發揮功能。其中，複數個導電層WL中之最上層及最下層之導電層WL與記憶體柱MP對向之部分作為選擇電晶體發揮功能。即，積層體SK內之最上層之導電層WL相當於汲極側選擇閘極線，最下層之導電層WL相當於源極側選擇閘極線。再者，例如亦可使用導電性多晶矽層作為源極側選擇閘極線。
又，於記憶體柱MP中，記憶體膜MEM未設置於源極線SL之第2導電層ECL2之下表面與上表面之間所對應之範圍內。因此，於該範圍內，通道層CHN構成記憶體柱MP之外側面。並且，該通道層CHN與第2導電層ECL2接觸。由此，通道層CHN與源極線SL電性連接。即，源極線SL整體針對記憶體柱MP中所形成之記憶胞MC作為其源極發揮功能。通道層CHN以其外周面與第2導電層ECL2接觸，所以能夠增大其等之接觸面積，因此能夠降低接觸電阻。
於積層體SK及記憶體柱MP之上形成有絕緣膜SO，與記憶體柱MP之通道層CHN連接之插塞PG嵌埋至絕緣膜SO中。又，插塞PG與上部配線(未圖示)連接，上部配線和貫通積層體SK且與周邊電路部PER連接之貫通接點(未圖示)連接。
第1板狀部ST1從積層體SK之上表面起貫通積層體SK及第3導電層ECL3，終止於第2導電層ECL2內。第1板狀部ST1係例如將氧化矽嵌埋至貫通積層體SK等之下述狹縫(參照圖6C之狹縫GP1)中而形成。但亦可將鎢或鉬等金屬嵌埋至其中來代替將氧化矽嵌埋至其中。於此情形時，第1板狀部ST1可作為與源極線SL電性連接之源極線接點發揮功能。又，於此情形時，將金屬嵌埋至狹縫中之前，將由氧化矽等絕緣材料形成之襯墊層形成於狹縫之內壁。
圖3係沿圖1中之L2-L2線之剖視圖，圖示了階梯區域SA及其下方之構造。其中，於階梯區域SA之下方亦設置有周邊電路部PER，但其與胞陣列區域CA下方之周邊電路部PER(圖2)具有相同之構成，因此，於圖3中省略了圖示。
階梯部SR具有複數個階STP，於本實施方式中，各階STP由一組導電層WL及絕緣層OL所構成。於階梯部SR之上方形成有第2層間絕緣膜IL2。第2層間絕緣膜IL2由與絕緣層OL之絕緣材料(例如氧化矽)相同之絕緣材料形成，因此，絕緣層OL與第2層間絕緣膜IL2實質上被一體化。各導電層WL從胞陣列區域CA向階梯區域SA沿x方向延伸，越靠上方之導電層WL，即越遠離源極線SL之導電層WL，其延伸長度越短。由此，導電層WL成為階STP之實質性階面(踏面)TRR。再者，最下層之導電層WL之x方向上之端部相當於積層體SK之x方向端部，於本實施方式中，積層體SK之x方向端部將階梯區域SA與周邊區域PA分開。再者，就下述應力緩和之觀點而言，上述第2板狀部ST2配置於沿x方向距離積層體SK之x方向端部5 μm以內之位置，更佳為配置於距離積層體SK之x方向端部1 μm以內之位置。
於由導電層WL形成之階面TRR連接有貫通絕緣膜SO及第2層間絕緣膜IL2之接點CC。接點CC例如可由鎢或鉬等金屬形成。接點CC藉由未圖示之上部配線及貫通接點與周邊電路部PER(圖2)連接，從周邊電路部PER經由作為字元線之導電層WL對記憶胞MC(圖2)施加特定電壓。再者，接點CC亦可在階梯部設置於胞陣列區域CA內之後連接於作為該階梯部之階面之導電層WL。於此情形時，可省略階梯部SR之接點CC，由此，該階梯部SR可為所謂虛設階梯部。
又，於階梯部SR及第2層間絕緣膜IL2之下方，源極線SL之第3導電層ECL3從胞陣列區域CA起延伸，於其下方設置有絕緣層IN。絕緣層IN於階梯區域SA與胞陣列區域CA之間之特定位置處與第2導電層ECL2相接。即，於胞陣列區域CA中，於第3導電層ECL3之下方設置有第2導電層ECL2，另一方面，於階梯區域SA中，於第3導電層ECL3之下方設置有絕緣層IN。
於絕緣層IN之下方，源極線SL之第1導電層ECL1從胞陣列區域CA起延伸。又，貫通第2層間絕緣膜IL2、第3導電層ECL3、及絕緣層IN之第2板狀部ST2終止於第1導電層ECL1內。於本實施方式中，第2板狀部ST2係藉由在與第1板狀部ST1形成用之狹縫相同之步驟中形成狹縫，如下所述將絕緣材料嵌埋至該狹縫中而形成。第2板狀部ST2、及第2板狀部ST2形成用之狹縫具有緩和胞陣列區域CA、及階梯區域SA、周邊區域PA中可能產生之應力之功能。
又，於第1導電層ECL1中設置有將第1導電層ECL1部分地分斷之分斷部IP。分斷部IP可利用與構成絕緣層IN之絕緣材料相同之材料形成。圖4係表示分斷部IP之俯視形狀之局部俯視圖，具體而言，相當於第1導電層ECL1之局部俯視圖。方便起見，用虛線表示第1板狀部ST1之位置。如圖所示，於本實施方式中，分斷部IP於周邊區域PA中與第2板狀部ST2大致平行地沿y方向延伸，終止於第1導電層ECL1內。即，分斷部IP未將第1導電層ECL1完全分斷。換言之，第1導電層ECL1經由分斷部IP之y方向端部之外側之區域，於分斷部IP之沿x方向之兩側連通，因此，於分斷部IP之兩側可實現電性導通。
以下，參照圖5A～圖5C及圖6A～圖6C，對胞陣列區域CA之形成方法進行說明。圖5A～圖5C及圖6A～圖6C係按每個主要步驟對胞陣列區域CA之形成方法進行說明之局部剖視圖，相當於圖2所示之局部剖視圖。再者，在該形成方法之前，例如於矽晶圓等半導體晶圓上形成有上文所述之周邊電路部PER(圖2)，於周邊電路部PER之層間絕緣膜IL1上形成有絕緣膜BSL。
參照圖5A，於絕緣膜BSL之上依序形成第1導電層ECL1、氧化矽膜Ox1、犧牲膜SC、氧化矽膜Ox2、及第3導電層ECL3。此處，犧牲膜SC可由氮化矽形成。又，於第3導電層ECL3之上形成複數個絕緣層OL與複數個氮化矽層SN交替地逐層積層而成之積層體TSK。再者，上文所說明之積層體SK係積層體TSK之氮化矽層SN被替換成導電層WL而形成者。關於絕緣層OL，於積層體SK與積層體TSK中相同。
接下來，如圖5B所示，形成貫通積層體TSK之複數個(在圖示之例子中，為4個)記憶體柱MP。具體而言，記憶體柱MP係藉由形成貫通積層體TSK且終止於源極線SL之第1導電層ECL1內之記憶體孔，並在記憶體孔之內表面依序形成記憶體膜MEM、通道層CHN、及核心層COR而形成。繼而，如圖5C所示，於4個記憶體柱MP之兩側形成狹縫GP1。該等狹縫GP1在此之後被絕緣材料嵌埋，而成為第1板狀部ST1，但在此之前，其用於將氧化矽膜Ox1、犧牲膜SC、及氧化矽膜Ox2替換成第2導電層ECL2，進而用於將積層體TSK內之氮化矽層SN替換成導電層WL。
於狹縫GP1之內側面及底面形成襯墊層LL。襯墊層LL係為了在去除犧牲膜SC、以及氧化矽膜Ox1及Ox2時保護積層體TSK內之絕緣層OL及氮化矽層SN而形成。作為襯墊層LL之材料，例如可例示多晶矽。藉由各向異性蝕刻去除狹縫GP1之底面上形成之襯墊層LL後，犧牲膜SC在狹縫GP1之底面上露出。繼而，經由狹縫GP1依次去除犧牲膜SC、以及氧化矽膜Ox1及Ox2後，如圖6A所示，形成空間S1。又，在形成空間S1之同時，記憶體柱MP之記憶體膜MEM亦被去除，通道層CHN於記憶體柱MP之側面上露出。繼而，如圖6B所示，經由狹縫GP1將導電性多晶矽嵌埋至空間S1內，由此形成第2導電層ECL2。由此，源極線SL與記憶體柱MP之通道層CHN電性連接。
繼而，當去除狹縫GP1內之襯墊層LL後，絕緣層OL及氮化矽層SN於狹縫GP1之內側面上露出。然後，經由狹縫GP1，將積層體TSK內之氮化矽層SN蝕刻去除。在藉由去除氮化矽層SN而產生之空間中嵌埋例如鎢或鉬等導電性材料，而形成作為字元線之導電層WL(圖6C)。由此獲得積層體SK。其後，將絕緣材料(例如氧化矽)嵌埋至狹縫GP1中，於積層體SK上形成具有插塞PG之絕緣膜SO後，獲得胞陣列區域CA之構造(圖2)。
再者，經由狹縫GP1去除了氮化矽層SN而產生之空間由上下相鄰之2個絕緣層OL界定，但亦可經由狹縫GP1於該等絕緣層OL露出之面形成作為保護層之氧化鋁膜。
接下來，參照圖7A～圖7F，對第1導電層ECL1之分斷部IP(圖3)之形成方法進行說明。圖7A至圖7F係說明分斷部IP之形成方法之局部剖視圖。再者，為了便於說明，省略了較絕緣膜BSL更靠下方之構造。
參照圖7A，於絕緣膜BSL上之第1導電層ECL1之上形成氧化矽膜Ox1，於其上形成作為蝕刻遮罩(硬質遮罩)之氮化矽膜HM0。第1導電層ECL1及氧化矽膜Ox1從胞陣列區域CA起超出階梯區域SA延伸至周邊區域PA。即，第1導電層ECL1及氧化矽膜Ox1既形成於胞陣列區域CA中，亦形成於階梯區域SA及周邊區域PA中，在形成圖5A所示之犧牲膜SC之前，在氧化矽膜Ox1之上形成氮化矽膜HM0。
接下來，如圖7B所示，藉由光微影步驟及蝕刻步驟於氮化矽膜HM0形成開口OP1，而獲得硬質遮罩HM。繼而，藉由使用硬質遮罩HM之電漿蝕刻法，例如反應性離子蝕刻(RIE)法等而形成開口OP2。開口OP2貫通氧化矽膜Ox1及第1導電層ECL1，終止於絕緣膜BSL內。開口OP2係應作為分斷部IP之開口，如圖4所示，沿y方向延伸。
參照圖7C，於硬質遮罩HM之上形成絕緣膜TSO。絕緣膜TSO例如由氧化矽等絕緣材料形成，該絕緣材料嵌埋至開口OP2中。接下來，藉由電漿蝕刻法去除絕緣膜TSO及硬質遮罩HM。此時，如圖7B所示，絕緣材料殘留於第1導電層ECL1之開口OP2中，由此獲得分斷部IP。
繼而，如圖7E所示，於氧化矽膜Ox1之上形成例如氧化矽等之絕緣層IN。此處，在形成絕緣層IN之前，如圖5A所示於氧化矽膜Ox1之上形成犧牲膜SC。該犧牲膜SC不僅形成於胞陣列區域CA中，亦形成於階梯區域SA及周邊區域PA中，因此，於階梯區域SA及周邊區域PA中，藉由光微影步驟及蝕刻步驟去除犧牲膜SC後，於氧化矽膜Ox1之上形成絕緣層IN。然後，於絕緣層IN之上形成氧化矽膜Ox2。此時，絕緣層IN及氧化矽膜Ox2實質上被一體化，於胞陣列區域CA中亦形成在犧牲膜SC之上。該等胞陣列區域CA之絕緣層IN及氧化矽膜Ox2可保持原樣地殘留在犧牲膜SC之上，亦可藉由例如化學機械研磨(CMP)法進行薄化。其後，於氧化矽膜Ox2之上(階梯區域SA及周邊區域PA中，與氧化矽膜Ox1及Ox2實質上一體化之絕緣層IN之上)形成第3導電層ECL3。
繼而，於第3導電層ECL之上形成複數個絕緣層OL與複數個氮化矽層SN交替地逐層積層之積層體TSK。該積層體TSK與上文所說明之胞陣列區域CA中之積層體TSK(圖5A)連續。即，跨及胞陣列區域CA及階梯區域SA而形成積層體TSK。繼而，於積層體TSK之上表面設置應該形成階梯部SR之位置處具有開口之抗蝕劑遮罩，繼續進行例如包含蝕刻、抗蝕劑遮罩之細化、及再一次蝕刻之步驟，由此，如圖7F所示，於積層體TSK之端部形成臨時階梯部TSR。
其後，以覆蓋臨時階梯部TSR之方式使例如氧化矽膜沈積。繼而，利用例如CMP法使該氧化矽膜平坦化後，獲得第2層間絕緣膜IL2。接下來，藉由光微影步驟及蝕刻步驟形成狹縫GP2。狹縫GP2貫通第2層間絕緣膜IL2、第3導電層ECL3、及絕緣層IN，且終止於第1導電層ECL1內。狹縫GP2係為了形成第2板狀部ST2而設置，如圖4所示，沿y方向延伸。
再者，狹縫GP2可與狹縫GP1(圖5C)同時形成。此處，如圖7F所示，狹縫GP2延伸至第1導電層ECL1，且終止於其內部，相對於此，圖5C之狹縫GP1終止於犧牲膜SC之上表面，未到達第1導電層ECL1。狹縫GP1係藉由對由絕緣層OL及氮化矽層SN所構成之積層體TSK進行蝕刻而形成，另一方面，狹縫GP2主要係藉由對由氧化矽形成之第2層間絕緣膜IL2進行蝕刻而形成。因此，狹縫GP2係以較狹縫GP1快之蝕刻速度形成。由此，狹縫GP2之z方向上之長度(深度)變大。
其後，經由狹縫GP1將圖7F所示之積層體TSK之氮化矽層SN替換成導電層WL，臨時階梯部TSR成為階梯部SR(圖3)。在參照圖6C所說明之步驟中進行該替換。又，狹縫GP2被例如氧化矽等絕緣材料嵌埋，由此形成第2板狀部ST2。例如可利用電漿化學沈積(CVD)法將氧化矽嵌埋至狹縫GP2中。繼而，於層間絕緣膜IL2之上形成絕緣膜SO，形成與階梯部SR之各階面TRR連接之接點CC後，獲得圖3所示之構造。
再者，在利用CVD法形成第2板狀部ST2之情形時，氧化矽沈積於狹縫GP2之內側面及底面，內側面上之厚度增大，於狹縫GP2之中央相互接合。以此方式將其嵌埋至狹縫GP2中，而形成第2板狀部ST2。因此，沿z方向之接縫會殘留於第2板狀部ST2之中央。可藉由此種接縫來掌握第2板狀部ST2之存在。
又，如上文所說明的那樣，於藉由去除氮化矽層SN而產生之空間中露出之上下2個絕緣層OL形成作為保護層之氧化鋁膜之情形時，氧化鋁膜不僅可形成於狹縫GP1，亦可形成於第2板狀部ST2形成用之狹縫GP2之內側面。該等內側面之氧化鋁膜在導電性材料嵌埋至上文所述之空間中之後被去除，但亦可殘留於狹縫GP2之內側面。於此情形時，可藉由殘留之氧化鋁，在由氧化矽形成之第2層間絕緣膜IL2內界定同樣由氧化矽形成之第2板狀部ST2之輪廓。即，亦可藉由殘留之氧化鋁來掌握第2層間絕緣膜IL2內之第2板狀部ST2之存在。
接下來，參照比較例對本實施方式之半導體記憶裝置1所取得之效果進行說明。圖8係比較例之半導體記憶裝置之局部剖視圖，相當於關於實施方式之半導體記憶裝置1之圖7F所示之剖視圖。如圖所示，於比較例之半導體記憶裝置中，未設置分斷部IP，於絕緣膜BSL之上連續地形成有第1導電層ECL1。除了該方面以外，比較例之半導體記憶裝置具有與實施方式之半導體記憶裝置1相同之構成。
於此種構成中，在例如第2板狀部ST2形成用之狹縫GP2形成之後進行退火等高溫步驟之情形時，有第1導電層ECL1自絕緣膜BSL剝離之虞。由至此為止之說明可知，此時之半導體記憶裝置於基板S之上具有周邊電路部PER(圖2)，於其上介隔絕緣膜BSL及源極線SL(包括絕緣層IN)而形成有由絕緣層OL及氮化矽層SN形成之積層體TSK。即，於基板S上，由各種材料形成有許多層，合計厚度相對較厚。於此種情況下，如果在例如超過800℃之高溫下進行處理，那麼例如材料之熱膨脹係數差異所引起之相對較大之應力會作用於基板S及其他層之間。如此，認為在應力之作用下，例如從第2板狀部ST2用之狹縫GP2之底部到第1導電層ECL1會產生龜裂，龜裂會傳播到第1導電層ECL1與絕緣膜BSL之交界，有引起兩者之間之剝離PE之風險。
另一方面，在實施方式之半導體記憶裝置1中，於第1導電層ECL1設置有分斷部IP。即使狹縫GP2下方之第1導電層ECL1因應力而產生龜裂，亦可藉由分斷部IP阻礙剝離向階梯區域SA傳播。尤其是，於本實施方式中，分斷部IP係由與絕緣膜BSL相同之絕緣材料(例如氧化矽)形成，因此，分斷部IP與絕緣膜BSL能夠以較強結合力密接。因此，能夠有效地抑制第1導電層ECL1與絕緣膜BSL之間之剝離。
又，分斷部IP並非將第1導電層ECL1完全分斷，第1導電層ECL1於分斷部IP之沿x方向之兩側電性連續。假如第1導電層ECL1被分斷部IP完全分斷，那麼例如第1導電層ECL中之較分斷部IP更靠端部側之部分被隔離，且電性浮動。如此，在半導體記憶裝置1之製造步驟中之例如電漿工藝中，有該部分中產生電弧作用之虞。然而，如上所述，在實施方式之半導體記憶裝置1中，第1導電層ECL1於分斷部IP之沿x方向之兩側電性連續，第1導電層ECL1可經由其他電路元件接地，因此，能夠抑制電弧作用之產生。
接下來，參照圖9A～圖9C及圖10A～圖10B對變化例進行說明。圖9A～圖9C及圖10A～圖10B係表示分斷部之變化例之局部剖視圖。
(變化例1)
參照圖9A，於第1導電層ECL1設置有分斷部IP1，於第3導電層ECL3設置有分斷部IP2。於此情形時，分斷部IP1、IP2可具有相同之俯視形狀，可使一側之寬度(x方向上之長度)大於另一側之寬度。又，分斷部IP1、IP2可皆由與絕緣層IN相同之絕緣材料形成。於此情形時，即使在第2板狀部ST2用之狹縫GP2之下方，第1導電層ECL1與絕緣層BSL之間發生剝離，亦可利用分斷部IP1來抑制剝離之傳播。又，於分斷部IP1、IP2具有相同之平面形狀之情形時，在形成第3導電層ECL3後，不僅能夠藉由一個光阻遮罩於第1導電層ECL1形成作為分斷部IP1之開口(相當於圖7B之開口OP2)，而且能夠於第3導電層ECL3形成分斷部IP2用之開口。因此，與僅在第1導電層ECL1形成分斷部IP之情況相比，能夠減少步驟數。
(變化例2)
參照圖9B，第1導電層ECL1在x方向上之延伸長度較第3導電層ECL3在x方向上之延伸長度短，第1導電層ECL1之x方向端部與絕緣層INL相接。絕緣層INL可由與絕緣層IN及絕緣膜BSL相同之絕緣材料，例如氧化矽形成。又，於第3導電層ECL3設置有分斷部IP3，於第3導電層ECL3中之較分斷部IP3更靠x方向端部側，第2板狀部ST2終止於第3導電層ECL3內。於此情形時，有第3導電層ECL3與絕緣層IN之間發生剝離之虞，但能夠藉由分斷部IP3來抑制剝離之進展。
再者，該變化例亦同樣地，第2板狀部ST2形成用之狹縫GP2可與第1板狀部ST1形成用之狹縫GP1同時形成，例如，可藉由在蝕刻條件下調整蝕刻速度，而使狹縫GP1之底面位於犧牲膜SC之上表面(參照圖5C)，並且使狹縫GP2之底面位於第3導電層ECL3內。又，絕緣層INL可藉由如下方式形成：例如在圖7B中，將x方向上較開口OP1寬之開口設置於硬質遮罩HM，使用該硬質遮罩HM，藉由蝕刻去除第1導電層ECL1後，形成絕緣膜TSO(圖7C)，對整個面進行回蝕。
(變化例3)
圖9C中圖示了上文所述之變化例2之進一步之變化例3。即，變化例3與變化例2之不同之處在於，第2板狀部ST2貫通第3導電層ECL3且終止於絕緣層INL內，其他方面相同。如上所述，絕緣層IN、絕緣層INL、及絕緣膜BSL係利用相同之絕緣材料一體形成。因此，第2板狀部ST2形成用之狹縫GP2之底面不容易產生龜裂，倒是第3導電層ECL3與絕緣層IN之界面有可能發生剝離。然而，如本例所述，於第3導電層ECL3設置有分斷部IP3，因此，即使發生剝離，亦能夠抑制該剝離之傳播。再者，延伸至絕緣層INL之狹縫GP2可藉由在與第1板狀部ST1用之狹縫GP1同時形成時調整蝕刻速度來形成。
(變化例4)
參照圖10A，不同於變化例2及變化例3，在變化例4中，第3導電層ECL3在x方向上之延伸長度較短，第3導電層ECL3之x方向端部與第2板狀部ST2相隔，與絕緣層INU相接。絕緣層INU可由與絕緣層IN及第2層間絕緣膜IL2相同之絕緣材料，例如氧化矽形成。第2板狀部ST2貫通第2層間絕緣膜IL2、絕緣層INU、絕緣層IN，且終止於第1導電層ECL1內。分斷部IP設置於第1導電層ECL1。因此，能夠抑制第1導電層ECL1與絕緣膜BSL之界面可能發生之剝離。再者，絕緣層INU可藉由在形成第3導電層ECL3後進行光微影步驟、蝕刻步驟、絕緣膜之沈積步驟、及平坦化步驟來形成。
又，如圖10B所示，不僅第3導電層ECL3之x方向端部，第1導電層ECL1之x方向端部亦同樣與第2板狀部ST相隔。於此情形時，第2板狀部ST2貫通第2層間絕緣膜IL2、絕緣層INU、絕緣層IN(第2層)、絕緣層INL，且終止於絕緣膜BSL內。在本例中，分斷部IP既未形成於第1導電層ECL1，亦未形成於第3導電層ECL3。此處，於第2板狀部ST2形成用之狹縫GP2(圖7F)之側面出現了絕緣層INL與絕緣膜BSL之界面，亦存在龜裂自該界面發展之可能性。然而，絕緣層INL與絕緣膜BSL可利用相同之絕緣材料形成，因此，兩者被牢固地連接，並且兩者之間不存在熱膨脹係數差，因而不容易產生應力。因此，可防止此種龜裂沿著絕緣層INL與絕緣膜BSL之界面向積層體SK側傳播。
再者，第2板狀部ST2形成用之狹縫GP2也可貫通絕緣膜BSL，且到達絕緣膜BSL下方之周邊電路部PER之第1層間絕緣膜IL1內，因此，第2板狀部ST2亦可同樣終止於第1層間絕緣膜IL1內。換言之，第2板狀部ST2只要與基板S及第1層間絕緣膜IL1內之通孔Vg、配線ML(圖2)等配線層相隔，那麼亦可終止於絕緣膜BSL及第1層間絕緣膜IL1中之任一層內。即，該等層可利用相同之絕緣材料形成，因此，界面被牢固地連接，並且不存在熱膨脹係數差，不容易產生層間之應力，藉由與材料不同於該等層之基板S及配線層相隔而使第2板狀部ST2終止，能夠有效地抑制界面上之剝離之傳播。
接下來，參照圖11A～圖11C對分斷部之其他變化例進行說明。圖11A～圖11C係表示分斷部之局部俯視圖。即，下述變化例中之分斷部與上文所述之分斷部IP等在俯視形狀上有所不同。
(變化例5)
如圖11A所示，變化例5中之分斷部IP4間斷地延伸，而非在y方向上連續。即使在此種情形時，亦可藉由分斷部IP4來抑制第1導電層ECL1與作為其基底層之絕緣膜BSL之間可能發生之剝離。
(變化例6)
如圖11B所示，變化例6中之分斷部IP5係以與變化例5之分斷部IP4相同之俯視形狀沿x方向以2行配置而構成。並且，2行分斷部IP5在行與行之間於y方向上彼此錯開配置。因此，能夠藉由分斷部IP5更有效地抑制第1導電層ECL1與作為其基底層之絕緣膜BSL之間可能發生之剝離。
再者，如圖11C所示，第2板狀部ST2可沿x方向排列且形成為2行，亦可形成為3行或4行以上。又，圖11C中圖示了分斷部IP4，但亦可設置2行第2板狀部ST2、及分斷部IP、IP1～IP3、IP5中任一者。進而，分斷部IP2及分斷部IP3之俯視形狀可與分斷部IP4相同，又，分斷部IP2及分斷部IP3可沿x方向以2行排列。換言之，分斷部IP、IP1～IP3、IP5之俯視形狀可與分斷部IP4同樣地間斷地延伸，而非在y方向上連續。又，亦可仿照分斷部IP5，將2行間斷地延伸之分斷部IP、IP1～IP3在y方向上錯開設置。
已對本發明之若干個實施方式進行了說明，但該等實施方式係作為例子提出，並不意圖限定發明之範圍。該等新穎之實施方式可以其他各種方式實施，可在不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施方式及其變化包含在發明之範圍及主旨中，並且包含在申請專利範圍中記載之發明及其均等之範圍內。
[相關申請案]
本申請案享有2020年12月25日提出申請之日本專利申請案2020-217402號之優先權權益，於本申請案中援用該日本專利申請案之全部內容。
1Y:端部
BK:阻擋絕緣層
BLK:區塊
BSL:絕緣膜
CA:胞陣列區域
CC:接點
CHN:通道層
COR:核心層
CT:電荷儲存層
ECL1:第1導電層
ECL2:第2導電層
ECL3:第3導電層
GP1:狹縫
GP2:狹縫
HM:硬質遮罩
HM0:氮化矽膜
IL1:第1層間絕緣膜
IL2:第2層間絕緣膜
IN:絕緣層
INL:絕緣層
INU:絕緣層
IP:分斷部
IP1:分斷部
IP2:分斷部
IP3:分斷部
IP4:分斷部
IP5:分斷部
LL:襯墊層
MEM:記憶體膜
MC:記憶胞
MP:記憶體柱
OL:絕緣層
OP1:開口
OP2:開口
Ox1:氧化矽膜
Ox2:氧化矽膜
PA:周邊區域
PE:剝離
PER:周邊電路部
PG:插塞
S:基板
S1:空間
SA:階梯區域
SC:犧牲膜
SK:積層體
SL:源極線
SN:氮化矽層
SO:絕緣膜
SR:階梯部
ST1:第1板狀部
ST2:第2板狀部
STP:階
TN:隧道絕緣層
Tr:電晶體
TRR:階面
TSK:積層體
TSO:絕緣膜
TSR:臨時階梯部
Vg:通孔
WL:導電層
圖1係實施方式之半導體記憶裝置之局部俯視圖。
圖2係沿圖1之L1-L1線之剖視圖。
圖3係沿圖1之L2-L2線之剖視圖。
圖4係表示實施方式之半導體記憶裝置中之分斷部之俯視形狀的局部俯視圖。
圖5A～圖5C係說明實施方式之半導體記憶裝置之胞陣列區域之形成方法的局部剖視圖。
圖6A～圖6C係接著圖5A～圖5C之後說明實施方式之半導體記憶裝置之胞陣列區域之形成方法的局部剖視圖。
圖7A～圖7F係說明實施方式之半導體記憶裝置之分斷部之形成方法的局部剖視圖。
圖8係比較例之半導體記憶裝置之局部剖視圖。
圖9A～圖9C係表示實施方式之半導體記憶裝置之分斷部之變化例的局部剖視圖。
圖10A、圖10B係表示實施方式之半導體記憶裝置之分斷部之變化例的局部剖視圖。
圖11A～圖11C係表示實施方式之半導體記憶裝置之分斷部之變化例的局部俯視圖。
BSL:絕緣膜
CC:接點
ECL1:第1導電層
ECL3:第3導電層
IL2:第2層間絕緣膜
IN:絕緣層
IP:分斷部
OL:絕緣層
PA:周邊區域
SA:階梯區域
SK:積層體
SL:源極線
SO:絕緣膜
SR:階梯部
ST2:第2板狀部
STP:階
TRR:階面
WL:導電層
Claims (20)
- 一種半導體記憶裝置，其具備： 積層體，其中複數個導電層與複數個絕緣層交替地逐層積層，且於第1方向之端部形成有由上述導電層構成之階梯部； 柱狀體，其貫通上述積層體，且在與上述複數個導電層中之至少1個導電層對向之部分處形成有記憶胞； 導電構件，其於上述積層體之下方與上述柱狀體電性連接，並且沿著上述第1方向超出上述階梯部延伸至上述積層體之側方下部之區域； 板狀部，其於上述積層體之側方之區域內沿上述積層體之積層方向延伸且到達上述導電構件，並且沿與上述積層方向及上述第1方向交叉之第2方向延伸；及 分斷部，其配置於較上述板狀部更靠上述階梯部側之上述導電構件內，將上述導電構件部分地分斷，且包含絕緣材料。
- 如請求項1之半導體記憶裝置，其中 上述導電構件具有： 第1部分，其與上述柱狀體電性連接；及 第2部分，其從上述第1部分沿著上述第1方向朝向上述階梯部側延伸； 上述第2部分具有： 第1層，其與上述第1部分電性導通；及 第3層，其隔著絕緣性之第2層設置於上述第1層之上方，且與上述第1部分電性導通。
- 如請求項2之半導體記憶裝置，其中沿上述積層方向延伸之上述板狀部終止於上述第1層內， 上述分斷部設置於上述第1層。
- 如請求項2之半導體記憶裝置，其中沿上述積層方向延伸之上述板狀部終止於上述第3層內， 上述分斷部設置於上述第3層。
- 如請求項2之半導體記憶裝置，其中上述分斷部設置於上述第1層及上述第3層。
- 如請求項2之半導體記憶裝置，其中上述第1層在上述第1方向上之延伸長度較上述第3層在上述第1方向上之延伸長度短， 沿上述積層方向延伸之上述板狀部超出上述第1層而到達沿上述第1方向延伸之上述第3層之部分， 上述分斷部設置於上述第3層。
- 如請求項6之半導體記憶裝置，其中上述板狀部終止於配置於上述第3層之下之絕緣層內。
- 如請求項7之半導體記憶裝置，其中配置於上述第3層之下之上述絕緣層包含與配置於上述第1層之下之絕緣膜相同之絕緣材料。
- 如請求項2之半導體記憶裝置，其中上述第3層在上述第1方向上之延伸長度較上述第1層在上述第1方向上之延伸長度短， 上述第3層之上述第1方向上之端部與上述板狀部相隔， 上述分斷部設置於上述第1層。
- 如請求項1之半導體記憶裝置，其中上述分斷部沿上述第2方向間斷地延伸。
- 如請求項1之半導體記憶裝置，其中上述分斷部沿上述第2方向間斷地延伸，並且沿上述第1方向以2行配置，該2行分斷部在行與行之間於上述第2方向上彼此錯開。
- 如請求項1之半導體記憶裝置，其中上述板狀部沿上述第1方向排列且以2行配置。
- 如請求項1之半導體記憶裝置，其中上述板狀部配置於沿上述第1方向距離上述積層體之上述第1方向上之端部5 μm以內之位置。
- 如請求項1之半導體記憶裝置，其中上述分斷部包含與配置於上述導電構件之下之絕緣膜相同之絕緣材料。
- 如請求項14之半導體記憶裝置，其進而包含介隔上述絕緣膜配置於上述導電構件之下方的配線層。
- 一種半導體記憶裝置，其具備： 作為基底層之第1絕緣體部，其包含配線層； 積層體，其係包含交替地逐層積層之複數個導電層及複數個絕緣層者，設置於上述第1絕緣體部之上方，且於第1方向之端部形成有由上述導電層構成之階梯部； 柱狀體，其貫通上述積層體，且在與上述複數個導電層中之至少1個導電層對向之部分處形成有記憶胞； 板狀部，其於上述第1方向上之上述積層體之側方之區域內，沿著上述積層體之積層方向、以及與上述積層方向及上述第1方向交叉之第2方向延伸，並且以與配置於上述第1絕緣體部之下之基板及上述配線層相隔之方式到達上述第1絕緣體部內；及 導電構件，其於上述積層體之下方與上述柱狀體電性連接，且以與上述板狀部相隔之方式沿上述第1方向延伸。
- 如請求項16之半導體記憶裝置，其中 上述導電構件具有： 第1部分，其與上述柱狀體電性連接；及 第2部分，其從上述第1部分沿著上述第1方向朝向上述階梯部側延伸； 上述第2部分具有： 第1層，其與上述第1部分電性導通；及 第3層，其隔著絕緣性之第2層設置於上述第1層之上方，且與上述第1部分電性導通。
- 如請求項17之半導體記憶裝置，其中上述板狀部貫通從上述第1層之上述第1方向上之端部沿著上述第1方向朝向上述積層體之上述側方之區域側延伸的側方絕緣層，且終止於上述第1絕緣體部內。
- 如請求項18之半導體記憶裝置，其中上述側方絕緣層、與上述第1絕緣體部中，其上配置有上述導電構件之上層部分包含相同之絕緣材料。
- 如請求項16之半導體記憶裝置，其中上述板狀部配置於沿上述第1方向距離上述積層體之上述第1方向上之端部5 μm以內之位置。
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