TWI689088B - 半導體記憶裝置 - Google Patents

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日商東芝記憶體股份有限公司
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Abstract

實施形態之半導體記憶裝置具備基板、積層體、複數個第1構件、以及至少一個第1絕緣構件。上述積層體具有複數個電極層，該等電極層設置於上述基板上，於第1方向上相互分開而積層，且於與上述基板之上表面平行之第2方向上延伸。上述第1構件設置於上述積層體內，且於上述第1方向及上述第2方向上延伸。上述第1絕緣構件設置於上述積層體內，且以於上述第2方向上將上述複數個電極層分成複數個區域之方式，於上述第1方向、及與上述第2方向交叉且與上述基板之上表面平行之第3方向上延伸。

Description

半導體記憶裝置
本發明之實施形態一般係關於半導體記憶裝置。
三維構造之半導體記憶裝置具有將包含複數個記憶胞之記憶胞陣列、及驅動電路積體化而成之構造。於記憶胞陣列中，於基板上設置著將絕緣層及電極層交替積層而成之積層體，於積層體上形成記憶體洞。積層體之端部被加工成階梯狀，且將各電極層經由接點而引出至積層體之外。再者，驅動電路位於基板與積層體之間，且經由積層體內之接點而與外部電路等進行電連接。此種半導體記憶裝置中，具有電極層於一方向較長之構造，從而具有因積層體之積層數之增加、或電極層之間距之縮小而電極層之電阻值變高之問題。
本發明之實施形態提供一種電氣特性提高之半導體記憶裝置。
實施形態之半導體記憶裝置具備基板、積層體、複數個第1構件、以及至少一個第1絕緣構件。上述積層體具有複數個電極層，該等電極層設置於上述基板上，於第1方向上相互分開而積層，且於與上述基板之上表面平行之第2方向上延伸。上述第1構件設置於上述積層體內，且於上述第1方向及上述第2方向上延伸。上述第1絕緣構件設置於上述積層體內，以於上述第2方向將上述複數個電極層分成複數個區域之方式，於上述第1方向、及與上述第2方向交叉且與上述基板之上表面平行之第3方向上延伸。
以下，一面參考附圖一面對本發明之各實施形態進行說明。
又，附圖係模式性或概念性圖，各部分之厚度與寬度之關係、部分間之大小之比率等並非必須與實物相同。再者，即使於表示相同部分之情形時，亦存在著將相互之尺寸或比率根據附圖而不同地表示之情形。
又，於本說明書與各圖中，對於與上述附圖中已作說明之要素相同之要素標註相同之符號並適當省略詳細之說明。
再者，於本說明書中，「交叉」相當於兩個要素於交點相交，包含一要素相對於另一要素並未穿過之形狀，例如從一方向觀察時兩個要素成T字形狀。再者，本說明書中，「設置於」除直接相接而設置之情形之外，亦包含中間插入有其他要素而設置之情形。
(第1實施形態) 圖1係表示半導體記憶裝置1之俯視圖。
圖2係圖1之A1-A2線之剖視圖。
圖3係表示圖2之區域B之放大剖視圖。
如圖1及圖2所示，於半導體記憶裝置1中，設置著包含矽(Si)等之基板10。以下，於本說明書中，為方便說明，採用XYZ直角座標系。將相對於基板10之上表面10a平行且相互正交之兩方向設為「X方向」及「Y方向」，將相對於上表面10a垂直之方向設為「Z方向」。
如圖1所示，於半導體記憶裝置1中，設置著胞區域Rm、第1接點區域Rc、第2接點區域Rb、階梯區域Rs、及分斷區域Rd。
於胞區域Rm，設置著包含複數個記憶胞之記憶胞陣列。胞區域Rm設置複數個，例如，將6個胞區域Rm沿著X方向配置。
於第1接點區域Rc，例如設置著於Z方向上延伸之接點。接點例如係貫通導通孔(參考圖2)。第1接點區域Rc設置複數個，例如，將8個第1接點區域Rc沿著X方向配置。例如，於第1接點區域Rc設置著一個或複數個貫通導通孔。又，設置於第1接點區域Rc之各者之貫通導通孔之數量為任意。再者，第1接點區域Rc之數量為任意。
於第2接點區域Rb，例如設置著對複數個位元線(未圖示)供給電力之接點。複數個位元線於Y方向上延伸，且與位於胞區域Rm之複數個記憶胞電連接。第2接點區域Rb設置複數個，例如，將4個第2接點區域Rb以於X方向上延伸之方式而配置。例如，於第2接點區域Rb，設置著一個或複數個接點。又，設置於第2接點區域Rb之各者之接點之數量為任意。再者，第2接點區域Rb之數量為任意。
於階梯區域Rs，例如設置著於Z方向上延伸之複數個接點。複數個接點將位於階梯區域Rs之周邊之周邊電路、與階梯形狀之複數個電極層(參考圖2)電連接。
於圖1所示之例中，由沿著X方向交替配置之胞區域Rm及第1接點區域Rc、以及位於X方向之一端之階梯區域Rs而構成區域R1。再者，由沿著X方向交替配置之胞區域Rm及第1接點區域Rc、以及位於X方向之另一端之階梯區域Rs而構成區域R2。
於分斷區域Rd，設置著複數個於Y方向及Z方向上延伸之絕緣構件60。分斷區域Rd設置於區域R1及區域R2間、且半導體記憶裝置1內之中央附近。由分斷區域Rd將區域R1及區域R2分斷。
如圖2所示，於半導體記憶裝置1，設置著層間絕緣層11、電路部12、配線層13A、積層體15、柱狀部CL、貫通導通孔50、配線51、以及絕緣構件60。
層間絕緣層11設置於基板10上。層間絕緣層11例如包含氧化矽。
電路部12以由層間絕緣層11覆蓋之方式設置於基板10上。電路部12係配置於記憶胞之下之電路，例如具有對記憶胞進行資料之寫入、讀取及刪除之驅動電路之一部分、或感測放大器。例如，電路部12具有沿著X方向及Y方向配置複數個之電晶體。電晶體例如係MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金屬氧化物半導體場效應電晶體)。於此情形時，基板10之上部藉由STI(Shallow Trench Isolation，淺溝槽隔離)劃分成複數個主動區，於主動區亦可設置電晶體。
配線層13A設置於層間絕緣層11內。配線層13A例如包含添加有雜質之多晶矽。配線層13A例如作為源極線而發揮功能。又，圖2中於第1接點區域Rc未將配線層13A分斷，但亦能夠將配線層13A分斷。例如，於第1接點區域Rc將配線層13A分斷之情形時，亦可利用與接點不同之配線層進行電連接。
積層體15設置於層間絕緣層11上。於積層體15上設置著複數個絕緣層20及複數個電極層21，絕緣層20及電極層21係逐層交替於Z方向積層。絕緣層20及電極層21之積層數為任意。絕緣層20例如包含氧化矽。電極層21例如包含鎢等金屬。
複數個電極層21中之位於最下層之電極層21例如係源極側選擇閘極，且隔著絕緣層20而設置於層間絕緣層11上。複數個電極層21中之位於最上層之電極層21例如係汲極側選擇閘極。複數個電極層21中之設置於最下層之電極層21(源極側選擇閘極)與最上層之電極層21(汲極側選擇閘極)之間之電極層21例如係字元線。
積層體15之端部15t位於階梯區域Rs。積層體15之端部15t之形狀係於電極層21形成有台階21S及階面21T之階梯狀。此處，所謂階梯狀之構造係指將台階及階面交替配置而成之構造。例如，於積層體15之端部15t，於電極層21之階面21T上，設置著於Z方向上延伸之接點(未圖示)。例如，電極層21經由接點而與位於階梯區域Rs之周邊之周邊電路電連接。電極層21亦可與電路部12電連接。
又，於圖2所示之例中，層間絕緣層11、電路部12、配線層13A及積層體15位於區域R1及區域R2。
柱狀部CL設置於積層體15內。柱狀部CL位於胞區域Rm。柱狀部CL位在於Z方向上延伸之記憶體洞內。柱狀部CL亦可藉由交替形成複數個積層體15與記憶體洞而形成。於此情形時，柱狀部CL具有形成於下層之積層體15之第1部分、與形成於上層之積層體15之第2部分。再者，於設置複數個柱狀部CL之情形時，例如，將複數個柱狀部CL以格子狀配置於X方向及Y方向。
如圖3所示，柱狀部CL具有核心絕緣膜31、通道32、隧道絕緣膜41、電荷蓄積膜42、以及阻擋絕緣膜43。
核心絕緣膜31例如包含氧化矽。例如，核心絕緣膜31以柱狀於Z方向上延伸。核心絕緣膜31亦可不包含於柱狀部CL。
通道32設置於核心絕緣膜31之周圍。通道32為半導體部，例如包含使非晶矽結晶化而成之多晶矽。通道32以筒狀於Z方向上延伸，其下端與配線層13A相接。
隧道絕緣膜41設置於通道32之周圍。隧道絕緣膜41例如包含氧化矽。
電荷蓄積膜42設置於隧道絕緣膜41之周圍。電荷蓄積膜42係用以蓄積電荷之膜，例如包含氮化矽(SiN)。
阻擋絕緣膜43設置於電荷蓄積膜42之周圍。阻擋絕緣膜43例如包含氧化矽。
柱狀部CL之上端經由接點等而連接於位元線(未圖示)。
貫通導通孔50設置於層間絕緣層11及積層體15內。貫通導通孔50位於第1接點區域Rc。貫通導通孔50位在於Z方向上延伸之洞內。貫通導通孔50由導電部分50a、及設置於導電部分50a之周圍之絕緣部分50b而構成，且以貫通配線層13A之方式於Z方向上延伸。例如，導電部分50a包含鎢等金屬，絕緣部分50b包含氧化矽。
配線51設置於層間絕緣層11內。配線51位於第1接點區域Rc。配線51例如由金屬材料形成。
貫通導通孔50(導電部分50a)之上端例如於半導體記憶裝置1中，連接於從電源部(未圖示)供給電力之配線、或從外部電路(未圖示)輸送信號之配線等。貫通導通孔50(導電部分50a)之下端連接於配線51。於層間絕緣層內且配線51及電路部12之間設置著下層配線(未圖示)，貫通導通孔50經由配線51及下層配線而與電路部12電連接。
於第1接點區域Rc，貫通導通孔50連接於配線51，但貫通導通孔50之一部分亦可連接於配線層13A。
絕緣構件60於層間絕緣層11及積層體15內設置複數個。絕緣構件60位於分斷區域Rd。絕緣構件60以將配線層13A分斷之方式於Y方向及Z方向上延伸。例如，絕緣構件60包含氧化矽。於圖2所示之例中，於分斷區域Rd，沿著X方向配置著兩個絕緣構件60，於絕緣構件60間，配置著層間絕緣層11之一部分、配線層13A之一部分、以及積層體15之一部分。
又，形成於分斷區域Rd之絕緣構件60之數量為任意。再者，胞區域Rm或第1接點區域Rc亦可包含分斷區域Rd。於此情形時，絕緣構件60位於胞區域Rm或第1接點區域Rc，隔著絕緣構件60之X方向之兩側相當於兩個區域。
接下來，對形成於胞區域Rm、第1接點區域Rc及分斷區域Rd之元件詳細地進行說明。
圖4及圖5係分別表示圖2之區域C之放大俯視圖及放大剖視圖。
圖6及圖7係分別表示第1實施形態之變化例之半導體記憶裝置之一部分之放大俯視圖。
圖6及圖7所示之區域分別相當於圖4所示之區域。
如圖4及圖5所示，於半導體記憶裝置1中，還設置著絕緣層14、導電層13B、支持構件52、支持構件61、絕緣構件70、絕緣構件71、以及支柱部80。
絕緣層14設置於層間絕緣層11內。絕緣層14位於胞區域Rm、第1接點區域Rc及分斷區域Rd內。絕緣層14例如包含氮化矽。貫通導通孔50於絕緣層14中貫通，且於絕緣層14之下方配置著配線51。
導電層13B設置於層間絕緣層11內。導電層13B位於配線層13A上。又，為方便圖示，於圖5中，配線層13A僅位於胞區域Rm、與第1接點區域Rc之連接於配線層13A之貫通導通孔50，但亦可位於第1接點區域Rc及分斷區域Rd。導電層13B例如包含添加有雜質之多晶矽。
例如，導電層13B之Z方向之厚度小於配線層13A之Z方向之厚度。
支持構件52設置於層間絕緣層11內。支持構件52位於第1接點區域Rc內、且絕緣層14及導電層13B之間。貫通導通孔50於支持構件52中貫通。
例如，支持構件52由導電部分52a、絕緣部分52b、以及導電部分52c構成。絕緣部分52b位於導電部分52a上，導電部分52c位於絕緣部分52b上。導電部分52a及導電部分52c例如包含添加有雜質之多晶矽。絕緣部分52b例如包含氧化矽。亦可代替形成支持構件52而配置層間絕緣層11。
支持構件61設置於層間絕緣層11內。支持構件61位於分斷區域Rd內、且絕緣層14及導電層13B之間。例如，於支持構件61內配置絕緣構件60之下端之至少一部分。
例如，支持構件61由導電部分61a、絕緣部分61b、以及導電部分61c構成。絕緣部分61b位於導電部分61a上，導電部分61c位於絕緣部分61b上。導電部分61a及導電部分61c例如包含添加有雜質之多晶矽。絕緣部分61b例如包含氧化矽。例如，支持構件61於形成支持構件52時形成。亦可不設置支持構件61，於此情形時，絕緣構件60之下端位於層間絕緣層11內。
絕緣構件70於積層體15內設置複數個，且於X方向及Z方向上延伸。如圖4所示，絕緣構件70位於胞區域Rm及第1接點區域Rc內、且於X方向及Z方向上延伸之狹縫ST1內。例如，如圖5之區域F所示，關於絕緣構件70之各者，其下端位於胞區域Rm及第1接點區域Rc內、且層間絕緣層11內。
絕緣構件70例如包含氧化矽。藉由於X方向及Z方向上延伸之複數個絕緣構件70將積層於Z方向之複數個電極層21於Y方向分割為塊(或指狀)。即，各塊相當於相鄰之絕緣構件70間之部分，形成作為控制閘極之字元線。又，於狹縫ST1內，亦可代替形成絕緣構件70而於一部分形成包含導電體之構件。
絕緣構件71於積層體15內設置複數個，且於X方向上延伸。如圖4所示，絕緣構件71位於胞區域Rm及第1接點區域Rc內、且於X方向上延伸之槽T1內。例如，如圖5之區域E所示，絕緣構件71之各者位於胞區域Rm及第1接點區域Rc內。絕緣構件71例如包含氧化矽。
絕緣構件71係配置於積層體15之上部內之部分，且係將從上方起1層以上之電極層21分別分斷成兩個之部分。於圖4及圖5之例中，由絕緣構件71將從上方起3層電極層21於Y方向分斷。又，電極層21A、21B、21C、21D分別相當於複數個電極層21中之最上層之電極層21、從上方起之第2個電極層21、從上方起之第3個電極層21、從上方起之第4個電極層21。即，電極層21A、21B、21C係由絕緣構件71於Y方向分斷。又，於Y方向分斷之電極層21之數量為任意。
如圖4及圖5之虛線D1〜D3所示，位於虛線D1及虛線D3之間之積層體15之形狀為階梯狀。因虛線D1及虛線D3之間之積層體15之形狀為階梯狀，由此於虛線D1及虛線D2之間之電極層21B、與虛線D2及虛線D3之間之電極層21C上，分別形成台階及階面。於X方向上延伸之絕緣構件71不與於Y方向上延伸之絕緣構件60交叉。藉由將虛線D1及虛線D3之間之積層體15之形狀設為階梯狀，可經由絕緣構件71將電極層21A、21B、21C之各者於Y方向分斷。
支柱部80於積層體15內設置複數個，且於Z方向上延伸。支柱部80位於第1接點區域Rc及分斷區域Rd內。例如，如圖4所示，複數個支柱部80於第1接點區域Rc及分斷區域Rd內沿著X方向及Y方向配置。例如，如圖5所示，關於支柱部80之各者，其下端位於第1接點區域Rc及分斷區域Rd內、且電極層21E內。又，電極層21E相當於複數個電極層21內之最下層之電極層21。支柱部80例如包含氧化矽。支柱部80以支持積層體15之方式發揮功能。
絕緣構件60位於分斷區域Rd內、且於Y方向及Z方向上延伸之狹縫ST2內。於Y方向上延伸之絕緣構件60與於X方向上延伸之複數個絕緣構件70中之至少一部分交叉。例如，如圖4所示，絕緣構件60與位於Y方向之兩端之兩個絕緣構件70交叉，但如圖6所示，絕緣構件60亦可與複數個絕緣構件70全部交叉。例如，從Z方向觀察時，絕緣構件60及絕緣構件70以T字形狀交叉。從Z方向觀察時，絕緣構件60及絕緣構件70亦能以十字形狀交叉，例如，於分斷區域Rd，亦能以相對於絕緣構件70以十字形狀交叉之方式形成一個絕緣構件60。
再者，如上所述，於Y方向上延伸之絕緣構件60不與於X方向上延伸之絕緣構件71交叉，但絕緣構件60亦可與複數個絕緣構件71全部交叉。例如，如圖7所示，從Z方向觀察時，絕緣構件60及絕緣構件71以十字形狀交叉。從Z方向觀察時，絕緣構件60及絕緣構件70亦能以T字形狀交叉。如圖7所示，於絕緣構件60與複數個絕緣構件71全部交叉之情形時，亦可不將圖5之虛線D1及虛線D3之間之積層體15之形狀加工成階梯狀。即，因絕緣構件60與複數個絕緣構件71全部交叉，由此於位於絕緣構件60及絕緣構件71之間之部分，將電極層21A、21B、21C於Y方向分斷。再者，於圖7之例中，絕緣構件60與複數個絕緣構件70全部交叉。又，亦可代替圖7中使絕緣構件60與複數個絕緣構件70全部交叉，例如將不與絕緣構件60交叉之絕緣構件70之間利用絕緣構件71相連。
進而，於兩個絕緣構件60間，沿著X方向及Y方向配置複數個支柱部80。
接下來，對形成於分斷區域Rd之元件更詳細地進行說明。
圖8及圖9係分別表示分斷區域Rd之放大俯視圖及放大剖視圖。
圖8及圖9所示之區域分別相當於圖4及圖5所示之區域，且相當於將圖4及圖5分別簡化而表示之圖。
如圖8及圖9所示，支柱部80於積層體15內設置複數個，且於Z方向上延伸。支柱部80位於第1接點區域Rc及分斷區域Rd內。即，如圖8所示，第1接點區域Rc及分斷區域Rd包含形成支柱部80之區域Rh。再者，胞區域Rm包含形成柱狀部CL之區域Rc1。
絕緣構件60與絕緣構件70交叉，且不與絕緣構件71交叉。絕緣構件60具有與絕緣構件70交叉之交叉部60a。支持構件61亦能以與交叉部60a對應之方式設置。即，從Z方向觀察，支持構件61亦能以與交叉部60a重疊之方式位於分斷區域Rd內。例如，支持構件61以島狀位於分斷區域Rd內。例如，於交叉部60a，有將支持構件61之導電部分61a之至少一部分去除而形成空腔之情形。
例如，交叉部60a亦可配置於第1接點區域Rc，於此情形時，例如，於交叉部60a亦可不設置支持構件61。例如，於交叉部60a設置支持構件61之情形時，交叉部60a配置於將配線層13A分斷之第1接點區域Rc。
再者，交叉部60a亦可配置於胞區域Rm，於此情形時，例如，於交叉部60a亦可不設置支持構件61，亦可不設置胞區域Rm與分斷區域Rd之間之第1接點區域Rc。
接下來，對半導體記憶裝置1之記憶特性進行說明。
圖10係表示半導體記憶裝置1之俯視圖。
如圖10所示，半導體記憶裝置1藉由形成於狹縫ST1之絕緣構件70、與形成於狹縫ST2之絕緣構件60分為複數個區域。例如，圖10之絕緣構件70相當於圖4中之與絕緣構件60交叉之絕緣構件70，圖10之絕緣構件60相當於圖4之絕緣構件60。於圖10之絕緣構件70之間，包含圖4中由不與絕緣構件60交叉之絕緣構件70所劃分之區域(指狀)。於圖10中，例如，由絕緣構件60及絕緣構件70劃分之區域之記憶容量Mc大致相同。
絕緣構件70間之電極層21(字元線)被兩個絕緣構件60分斷成兩個。於階梯區域Rs，絕緣構件70間之電極層21(字元線)經由階面(圖2之階面21T)上之接點而被引出至積層體15之外。
於半導體記憶裝置1中，分別包含電荷蓄積膜42之多數個記憶胞沿著X方向、Y方向及Z方向排列成三維格子狀而構成記憶胞陣列，可將資料記憶到各記憶胞。
接下來，對本實施形態之半導體記憶裝置之製造方法進行說明。
首先，於基板10上，依次形成電路部12、絕緣層14、配線層13A、及導電層13B。例如，於形成配線層13A及導電層13B時，形成支持構件52及支持構件61。
繼而，於形成層間絕緣層11之後，於層間絕緣層11上，形成將絕緣層20及犧牲層交替積層而成之積層體。絕緣層20由氧化矽形成，犧牲層由氮化矽形成。
接下來，將積層體之X方向之兩端加工成階梯狀，分別形成貫通積層體內之柱狀部CL、貫通導通孔50及支柱部80。再者，於如圖4所示之胞區域Rm及分斷區域Rd間之第1接點區域Rc，將積層體之上部加工成階梯狀，且形成於X方向上延伸之槽T1。
接下來，藉由RIE(Reactive Ion Etching，反應性離子蝕刻)等蝕刻處理，於積層體上形成於X方向及Z方向上延伸之複數個狹縫ST1、與於Y方向及Z方向上延伸之複數個狹縫ST2。繼而，經由狹縫ST1、ST2而實施濕式蝕刻，以此去除積層體之犧牲層。例如，濕式蝕刻之蝕刻劑使用磷酸。繼而，於藉由去除犧牲層而形成之空腔內，經由狹縫ST1、ST2使鎢等金屬沈積而形成電極層21。由此，形成積層體15。
此處，於使槽T1與狹縫ST2交叉之構成中，如果執行去除此種犧牲層之替換步驟，那麼於槽T1及狹縫ST2之交叉部分之附近容易進行蝕刻處理。由此，鎢等金屬會殘存在因過剩地去除所形成之空腔內，從而有交叉部分附近之耐壓變低之情形。因此，於執行替換步驟之情形時，較理想之係不使槽T1與狹縫ST2交叉之構成。
接下來，例如藉由CVD(Chemical Vapor Deposition，化學氣相沈積)法，將氧化矽等埋入狹縫ST1、ST2而分別形成絕緣構件70、60。再者，將氧化矽等埋入槽T1而形成絕緣構件71。
以此方式，製造半導體記憶裝置1。
接下來，對本實施形態之效果進行說明。
於三維構造之半導體記憶裝置中，於階梯區域，經由接點及配線將積層體之電極層(字元線)與周邊電路電連接。以由一側、例如X方向之一端驅動電極層(字元線)方式，將接點及配線引出至積層體之外。於由X方向之一端驅動電極層之情形時，半導體記憶裝置具有電極層於X方向較長之構造。除此種電極層之構造外，還有因積層體之積層數之增加、或電極層之間距之縮小而電極層之電阻值變高之擔憂。
此處，為了降低電極層之電阻值，考慮藉由將積層體之中央附近形成為階梯形狀而將電極層分斷以減小電極層之X方向之長度之方法。然而，於此情形時，積層體之X方向之兩端亦形成為階梯形狀，電極層之X方向之兩端之階梯相當於未形成接點及配線之階梯(虛擬階梯)，由此有半導體記憶裝置之尺寸變大之擔憂。再者，於將積層體之中央附近形成為階梯形狀之情形時，亦有步驟本身較難且步驟數增加之情形。進而，由狹縫劃分之積層體(電極層)之區域(例如指狀)之構造上強度降低，從而有積層體變形之擔憂。
本實施形態之半導體記憶裝置1中，於X方向上位於胞區域Rm間之分斷區域Rd內、且積層體15內設置著於Y方向上延伸之絕緣構件60。由此種絕緣構件60將半導體記憶裝置1內之中央附近於X方向上延伸之電極層21分斷，由此可減小電極層21之X方向之長度。由此，可降低電極層21之電阻值而提高半導體記憶裝置1之電氣特性。
再者，於本實施形態之半導體記憶裝置1中，未將積層體之中央附近形成為階梯形狀(即，未將X方向之兩端設為虛擬階梯)，由此可減小半導體記憶裝置1之尺寸。再者，半導體記憶裝置1之製造步驟較為容易，可抑制由狹縫ST1劃分之積層體15(電極層21)之區域(例如指狀)之構造上強度降低，從而抑制積層體15之變形。
根據本實施形態，提供一種電氣特性提高之半導體記憶裝置。
(第2實施形態) 圖11及圖12係分別表示半導體記憶裝置1A之一部分之放大俯視圖及放大剖視圖。
圖11及圖12所示之區域分別相當於圖4及圖5所示之區域。
本實施形態之半導體記憶裝置1A之於絕緣構件65與第1實施形態之半導體記憶裝置1不同。除此以外之構成與第1實施形態相同，由此省略詳細之說明。
如圖11及圖12所示，於半導體記憶裝置1A中，設置著層間絕緣層11、配線層13A、導電層13B、絕緣層14、積層體15、柱狀部CL、貫通導通孔50、支持構件52、絕緣構件60、支持構件61、絕緣構件65、絕緣構件70、絕緣構件71、以及支柱部80。
絕緣構件65於層間絕緣層11及積層體15內設置複數個。複數個絕緣構件65位於分斷區域Rd。複數個絕緣構件65例如位於複數個槽T3內。複數個絕緣構件65於絕緣構件60間、且沿著絕緣構件60於Y方向彼此隔開而配置。例如，複數個絕緣構件65沿著絕緣構件60從Y方向之一端配置到另一端。絕緣構件65之形狀例如為長方體。例如，複數個絕緣構件65包含氧化矽。
又，本實施形態中，沿著絕緣構件60於Y方向上彼此隔開而配置著複數個絕緣構件65，但所處之絕緣構件65之數量為任意。
接下來，對本實施形態之效果進行說明。
本實施形態之半導體記憶裝置1A中，於分斷區域Rd內之絕緣構件60間、且積層體15內沿著Y方向設置著複數個絕緣構件65。藉由此種絕緣構件65可抑制由狹縫ST1劃分之積層體15(電極層21)之區域(例如指狀)之構造上強度降低，從而抑制積層體15之變形。
又，第2實施形態之其他效果與第1實施形態之效果相同。
(第3實施形態) 圖13及圖14係分別表示半導體記憶裝置1B之一部分之放大俯視圖及放大剖視圖。
圖13及圖14所示之區域分別相當於圖4及圖5所示之區域。
本實施形態之半導體記憶裝置1B之絕緣構件60之構成與第1實施形態之半導體記憶裝置1不同。除此以外之構成與第1實施形態相同，由此省略詳細之說明。
如圖13及圖14所示，於半導體記憶裝置1B中，設置著層間絕緣層11、配線層13A、導電層13B、絕緣層14、積層體15、柱狀部CL、貫通導通孔50、支持構件52、絕緣構件60、支持構件61、絕緣構件70、絕緣構件71、以及支柱部80。
絕緣構件60設置於層間絕緣層11及積層體15內。絕緣構件60位於分斷區域Rd。絕緣構件60位在於Y方向及Z方向上延伸之狹縫ST2內。於Y方向上延伸之絕緣構件60與於X方向上延伸之複數個絕緣構件70中之至少一部分交叉。例如，如圖13所示，絕緣構件60與位於Y方向之兩端之兩個絕緣構件70交叉。絕緣構件60亦可與複數個絕緣構件70全部交叉。例如，從Z方向觀察時，絕緣構件60及絕緣構件70以十字形狀交叉。
又，第3實施形態之效果與第1實施形態之效果相同。
(第4實施形態) 圖15係表示半導體記憶裝置2之剖視圖。
圖15所示之區域相當於圖2所示之區域。
如圖15所示，於半導體記憶裝置2中，設置著胞區域Rm、階梯區域Rs、分斷區域Rd、以及周邊區域Rp。
於胞區域Rm，設置著包含複數個記憶胞之記憶胞陣列。
於階梯區域Rs，例如設置著於Z方向上延伸之複數個接點。
於分斷區域Rd，設置著複數個於Y方向及Z方向上延伸之絕緣構件60。
於周邊區域Rp，設置著周邊電路(未圖示)。例如，周邊電路與階梯形狀之複數個電極層21電連接。於本實施形態中，未設置配置於記憶胞之下之電路部12，且形成著周邊電路之周邊區域Rp位於階梯區域Rs之外側。
於圖15所示之例中，由胞區域Rm、與位於X方向之一端之階梯區域Rs構成區域R1。再者，由胞區域Rm、與位於X方向之另一端之階梯區域Rs構成區域R2。
再者，分斷區域Rd設置於區域R1及區域R2間、且半導體記憶裝置2內之中央附近。藉由分斷區域Rd將區域R1及區域R2分斷。
如圖15所示，於半導體記憶裝置2中，設置著基板10、積層體15、柱狀部CL、以及絕緣構件60。
積層體15設置於基板10上。於積層體15上設置著複數個絕緣層20及複數個電極層21，絕緣層20及電極層21係逐層交替積層於Z方向。
再者，於階梯區域Rs，配置著積層體15之端部15t。積層體15之端部15t之形狀係於電極層21形成著台階21S及階面21T之階梯狀。於積層體15之端部15t，於電極層21之階面21T上，設置著於Z方向上延伸之接點(未圖示)。電極層21經由接點而與位於階梯區域Rs之周邊之周邊電路電連接。
柱狀部CL設置於積層體15內。柱狀部CL位於胞區域Rm。柱狀部CL位在於Z方向上延伸之記憶體洞內。柱狀部CL具有核心絕緣膜31、通道32、隧道絕緣膜41、電荷蓄積膜42、以及阻擋絕緣膜43(參考圖3)。
絕緣構件60於積層體15內設置複數個。絕緣構件60位於分斷區域Rd。於圖15所示之例中，於分斷區域Rd，沿著X方向配置著兩個絕緣構件60，於絕緣構件60之間配置著積層體15之一部分。
又，形成於分斷區域Rd之絕緣構件60之數量為任意。再者，胞區域Rm亦可包含分斷區域Rd。於此情形時，絕緣構件60位於胞區域Rm，X方向之兩側相當於隔著絕緣構件60之兩個區域。
接下來，對形成於分斷區域Rd之元件詳細地進行說明。
圖16及圖17係分別表示分斷區域Rd之放大俯視圖及放大剖視圖。
又，圖16表示於Y方向上延伸之絕緣構件60與於X方向上延伸之複數個絕緣構件70全部交叉、且不與於X方向上延伸之絕緣構件71交叉之構成。
如圖16及圖17所示，於半導體記憶裝置2中，還設置著絕緣構件70、絕緣構件71、以及支柱部80。
絕緣構件70於積層體15內設置複數個，且於X方向及Z方向上延伸。如圖16所示，絕緣構件70位於胞區域Rm內、且於X方向及Z方向上延伸之狹縫ST1內。例如，絕緣構件70之下端位於基板10上。
絕緣構件71於積層體15內設置複數個，且於X方向上延伸。如圖16所示，絕緣構件71位於胞區域Rm內、且於X方向上延伸之槽T1內。位於圖16之虛線D1之間之積層體15之形狀為階梯狀。藉由絕緣構件71將複數個電極層21中從上方起3層電極層即電極層21A、21B、21C於Y方向分斷。
支柱部80於積層體15內設置複數個，且於Z方向上延伸。支柱部80位於胞區域Rm及分斷區域Rd內。即，如圖16所示，胞區域Rm及分斷區域Rd包含形成支柱部80之區域Rh。例如，如圖17所示，支柱部80之下端位於基板10上。
再者，胞區域Rm包含形成柱狀部CL之區域Rc1，柱狀部CL之下端隔著連接部10b而位於基板10上。連接部10b例如係藉由將基板10之矽外延生長而形成之外延層。
絕緣構件60位於分斷區域Rd內、且於Y方向及Z方向上延伸之狹縫ST2內。於Y方向上延伸之絕緣構件60與於X方向上延伸之複數個絕緣構件70中之至少一部分交叉。例如，如圖16所示，絕緣構件60與複數個絕緣構件70全部交叉。例如，從Z方向觀察時，絕緣構件60及絕緣構件70以T字形狀交叉。從Z方向觀察時，絕緣構件60及絕緣構件70亦能以十字形狀交叉。再者，於分斷區域Rd，亦能以相對於絕緣構件70以十字形狀交叉之方式形成一個絕緣構件60。再者，於Y方向上延伸之絕緣構件60不與於X方向上延伸之絕緣構件71交叉，但絕緣構件60亦可與複數個絕緣構件71全部交叉。
又，第4實施形態之效果與第1實施形態之效果相同。
(第5實施形態) 圖18係表示半導體記憶裝置3之一部分之放大俯視圖。
圖19係圖18之D1-D2線之剖視圖。
圖18所示之區域相當於圖4所示之區域。
如圖18及圖19所示，於半導體記憶裝置3中，設置著層間絕緣層11、配線層13A、導電層13B、絕緣層14、積層體15、柱狀部CL、貫通導通孔50、支持構件52、絕緣構件60、支持構件61、絕緣構件70、絕緣構件71、絕緣構件72、以及支柱部80。
絕緣構件72設置於積層體15內，且於Y方向上延伸。如圖18所示，絕緣構件72位於第1接點區域Rc內、且於Y方向上延伸之槽T2內。絕緣構件72例如包含與絕緣構件71相同之材料。絕緣構件72例如包含氧化矽。
絕緣構件72係配置於積層體15之上部內之部分，且係與絕緣構件71一起將從上方起1層以上之電極層21分別分斷成兩個之部分。圖18及圖19之例中，由絕緣構件71、72將從上方起3層電極層21於Y方向分斷。即，由絕緣構件71、72將電極層21A、21B、21C(參考圖5)於Y方向分斷。又，於Y方向分斷之電極層21之數量為任意。
從Z方向觀察時，絕緣構件72與絕緣構件70、71交叉。如圖18所示，於絕緣構件72與所有之複數個絕緣構件70、以及所有之複數個絕緣構件71交叉之情形時，亦可將如圖5所示之虛線D1及虛線D3之間之積層體15之形狀加工成階梯狀。即，因絕緣構件72與絕緣構件70、71交叉，由此於絕緣構件70間之絕緣構件71所處之部分，電極層21A、21B、21C(參考圖5)於Y方向被分斷。
例如，從Z方向觀察時，絕緣構件72與絕緣構件70以十字狀交叉。從Z方向觀察時，絕緣構件72亦可與複數個絕緣構件70中之除位於Y方向兩側且與絕緣構件60交叉之絕緣構件70(絕緣構件70A、70B)以外之絕緣構件70(絕緣構件70C、70D、70E)以T字狀交叉。
例如，從Z方向觀察時，絕緣構件72與絕緣構件71以T字狀交叉。例如，絕緣構件72係藉由於第1接點區域Rc利用RIE等蝕刻處理而形成有於Y方向上延伸之槽T2之後，將氧化矽埋入槽T2內而形成。當形成於X方向上延伸之槽T1時亦可形成槽T2，於此情形時，將氧化矽分別埋入槽T1、T2內而形成絕緣構件71、72。
例如，絕緣構件72之X方向之寬度W2大於絕緣構件71之Y方向之寬度W1。如果使絕緣構件72之寬度W2大於絕緣構件71之寬度W1，那麼於將氧化矽等埋入槽T2內而形成絕緣構件72之情形時，縫等缺陷之產生降低，從而槽T2之埋入性提高。因此，於槽T2內容易形成絕緣構件72。
此處，如果以使寬度W1變大之方式形成絕緣構件71，那麼資料之寫入、讀取及刪除之動作中之電流路徑即電極層21之形成面積變小，從而電阻值變大。由此，半導體記憶裝置3之電氣特性降低，由此較理想之係使絕緣構件71之寬度W1比緣構件72之寬度W2小。
另一方面，即便使絕緣構件72之寬度W2比絕緣構件71之寬度W1大，相對於相當於電流路徑之電極層21之形成面積而言之影響亦較少，由此可抑制電阻值變大。由此，抑制半導體記憶裝置3之電氣特性降低。
接下來，對本實施形態之效果進行說明。
圖20係表示參考例之半導體記憶裝置之剖視圖。
又，圖20中，表示設置於基板10上之積層體15a。
於三維構造之半導體記憶裝置中，為了於電極層配置複數個柱狀部以提高記憶胞陣列之積體度，存在具有電極層於X方向較長之構造之情形。此種半導體記憶裝置之構造中，於積層體之中央附近，例如將作為汲極側選擇閘極發揮功能之積層體上部之電極層分斷，由此對配置於分斷區域之X方向兩側之記憶胞陣列之各者進行資料之寫入、讀取及刪除。
例如，如圖20所示，為了於積層體15a之中央附近將積層體15a之上部之電極層21分斷，使用光刻法及蝕刻將積層體15a之上部進行階段性地加工，形成沿Y方向上延伸之具有階差21Sr之槽Tr。繼而，以埋入槽Tr之方式形成覆蓋積層體15a上之絕緣層22之絕緣層90A，並且形成覆蓋積層體15a之端部15t之絕緣層90B。之後，於胞區域Rm內，以覆蓋積層體15a上之絕緣層22之方式形成絕緣層90C。由絕緣層90A、90B、90C構成層間絕緣層90。
然而，於此種積層體15a之構造中，於形成絕緣層90A時，因埋入槽Tr而導致絕緣層90A之X方向之寬度W變大。如果絕緣層90A之寬度W較大，那麼於形成絕緣層90A後，例如於利用CMP(Chemical Mechanical Polishing，化學機械研磨)法使絕緣層90A之上表面90a平坦化之情形時，有於絕緣層90A之上表面90a難以進行研磨處理之擔憂。例如，於絕緣層90A之研磨處理後，於上表面90a，於端部90t1、90t2與中央部90c之間容易產生階差90s。即，如果絕緣層90A之寬度W較大，那麼絕緣層90A之上表面90a難以平坦化。
因此，如果為了於積層體15a之中央附近將積層體15a之上部之電極層21分斷而將積層體15a之上部進行階段性地加工以形成具有階差21Sr之槽Tr，那麼因埋入槽Tr而導致形成之絕緣層90之寬度W變大，於平坦化處理中上表面90a難以平坦化。
以上現象於藉由反覆執行使抗蝕劑細化之蝕刻處理而於積層體之中央附近形成階梯狀之槽之情形時，亦會由於埋入階梯狀之槽而形成絕緣層，由此於形成絕緣層後將絕緣層之上表面平坦化。於係，藉由反覆執行使抗蝕劑細化之蝕刻處理而於積層體之中央附近形成階梯狀之槽之情形時，亦會因埋入槽而導致所形成之絕緣層之寬度變大，從而有於平坦化處理中上表面難以平坦化之擔憂。
於本實施形態之半導體記憶裝置3中，於積層體15內設置著於Y方向上延伸、且與絕緣構件70、71交叉之絕緣構件72。亦可不藉由此種絕緣構件72於積層體15a之中央附近形成具有如圖20所示之階差21Sr之槽Tr。再者，亦可不藉由此種絕緣構件72將如圖5所示之虛線D1及虛線D3之間之積層體15之形狀加工成階梯狀。即，以與絕緣構件70、71交叉之方式設置著絕緣構件72，由此可將積層體15a之上部之電極層21分斷。由此，亦可如圖20形成槽Tr，或者亦可如圖5不將積層體15之形狀加工成階梯狀，由此於半導體記憶裝置3之製造中，抑制步驟數之增加從而抑制成本之增加。
再者，於本實施形態中，將形成如圖20之槽Tr之半導體記憶裝置、或如圖5將積層體15之形狀加工成階梯狀之半導體記憶裝置相比較，亦可不形成槽Tr或階梯構造，由此可減小半導體記憶裝置3之尺寸。而且，於半導體記憶裝置3上不設置第1接點區域Rc之構造之情形時，如果不形成槽Tr或階梯構造，那麼可進一步減小半導體記憶裝置3之尺寸。
又，第5實施形態之其他效果與第1實施形態之效果相同。
(第6實施形態) 圖21係表示半導體記憶裝置4之一部分之放大俯視圖。
圖22係圖21之E1-E2線之剖視圖。
圖21所示之區域相當於圖4所示之區域。
如圖21及圖22所示，於半導體記憶裝置4中，設置著層間絕緣層11、配線層13A、導電層13B、絕緣層14、積層體15、柱狀部CL、貫通導通孔50、支持構件52、絕緣構件60、支持構件61、絕緣構件70、絕緣構件71、絕緣構件73、以及支柱部80。
絕緣構件73設置於積層體15內，且於X方向上延伸。絕緣構件73例如包含氧化矽。
絕緣構件73具有絕緣構件73A及絕緣構件73B。於圖21之例中，絕緣構件73A及絕緣構件73B交替配置於Y方向。
絕緣構件73A於X方向上位於絕緣構件71之間。例如，絕緣構件73A於X方向之兩端與絕緣構件71相接。
如圖21所示，絕緣構件73A位於第1接點區域Rc及分斷區域Rd內、且於X方向上延伸之槽T4內。槽T4與槽T1連續地形成。例如，槽T4之Y方向之寬度與槽T1之Y方向之寬度大致相同。於此情形時，例如，絕緣構件73A之寬度W3與絕緣構件71之寬度W1大致相同。
絕緣構件73B於X方向上，位於複數個絕緣構件70中之除位於Y方向兩側且與絕緣構件60交叉之除絕緣構件70(絕緣構件70A、70B)以外之絕緣構件70(絕緣構件70C、70D、70E)之間。例如，絕緣構件73B於X方向之兩端與絕緣構件70(絕緣構件70C、70D、70E)相接。
如圖21所示，絕緣構件73B位於第1接點區域Rc及分斷區域Rd內、且於X方向上延伸之槽T5內。槽T5與狹縫ST1連續地形成。例如，槽T5之Y方向之寬度小於狹縫ST1之Y方向之寬度。於此情形時，例如，絕緣構件73B之寬度W4小於絕緣構件70之寬度W5。再者，例如，槽T5之Y方向之寬度與槽T4之Y方向之幅大致相同，絕緣構件73B之寬度W4與絕緣構件73A之寬度W3大致相同。
絕緣構件73係配置於積層體15之上部內之部分，且係與絕緣構件71一起將從上方起1層以上之電極層21分別分斷成兩個之部分。圖21及圖22之例中，由絕緣構件71、73將從上方起3層電極層21於Y方向分斷。即，由絕緣構件71、73將電極層21A、21B、21C(參考圖5)於Y方向分斷。又，於Y方向分斷之電極層21之數量為任意。
從Z方向觀察時，絕緣構件73與絕緣構件60交叉。如圖21所示，於絕緣構件73與絕緣構件60交叉之情形時，亦可將如圖5所示之虛線D1及虛線D3之間之積層體15之形狀加工成階梯狀。即，因絕緣構件73與絕緣構件60交叉，由此於絕緣構件70間之絕緣構件71所處之部分，電極層21A、21B、21C(參考圖5)於Y方向被分斷。
又，第6實施形態之效果與第5實施形態之效果相同。
(第7實施形態) 圖23係表示半導體記憶裝置5之一部分之放大俯視圖。
圖23所示之區域相當於圖4所示之區域。
本實施形態之半導體記憶裝置5中，關於絕緣構件73之寬度之大小與第6實施形態之半導體記憶裝置4不同。除此以外之構成與第6實施形態相同，由此省略詳細之說明。
如圖23所示，絕緣構件73具有絕緣構件73A1及絕緣構件73B1。
絕緣構件73A1位於第1接點區域Rc及分斷區域Rd內、且於X方向上延伸之槽T4內。絕緣構件73A1之寬度W6大於絕緣構件71之寬度W1。
絕緣構件73B1位於第1接點區域Rc及分斷區域Rd內、且於X方向上延伸之槽T5內。絕緣構件73B1之寬度W7小於絕緣構件70之寬度W5，且與絕緣構件73A1之寬度W6大致相同。
與第6實施形態之絕緣構件73A及絕緣構件73B相比較，本實施形態之絕緣構件73A1及絕緣構件73B1中，Y方向之寬度較大。即，如圖23所示之絕緣構件73A1之寬度W6及絕緣構件73B1之寬度W7大於如圖21所示之絕緣構件73A之寬度W3及絕緣構件73B之寬度W4。
如果使絕緣構件73A1之寬度W6、與絕緣構件73B1之寬度W7大於絕緣構件71之寬度W1，那麼於槽T4、T5內分別形成絕緣構件73A1、73B1之情形時，使縫等缺陷之產生降低，從而槽T4、T5之埋入性提高。另一方面，因位於胞區域Rm內之絕緣構件71之寬度W1不變，由此相對於相當於電流路徑之電極層21之形成面積而言之影響較少。由此，抑制電阻值變大而導致半導體記憶裝置5之電氣特性降低。
又，第7實施形態之除此以外之效果與第5實施形態之效果相同。
以上，對本發明之若干個實施形態進行了說明，但該等實施形態係作為示例而提出之，並非意圖限定發明之範圍。該等新穎之實施形態能以其他各種方式實施，且能夠於不脫離發明之主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於權利要求書所記載之發明及其均等之範圍。再者，上述之各實施形態可相互組合而實施。
[相關申請案] 本申請案享有以日本專利申請案2018-1537號(申請日：2018年1月9日)作為基礎申請案之優先權。本申請案藉由參考該基礎申請案而包含基礎申請案之全部內容。
1‧‧‧半導體記憶裝置1A‧‧‧半導體記憶裝置2‧‧‧半導體記憶裝置3‧‧‧半導體記憶裝置4‧‧‧半導體記憶裝置5‧‧‧半導體記憶裝置10‧‧‧基板10a‧‧‧上表面11‧‧‧層間絕緣層12‧‧‧電路部13A‧‧‧配線層13B‧‧‧導電層14‧‧‧絕緣層15‧‧‧積層體15a‧‧‧積層體15t‧‧‧端部20‧‧‧絕緣層21‧‧‧電極層21A‧‧‧電極層21B‧‧‧電極層21C‧‧‧電極層21D‧‧‧電極層21E‧‧‧電極層21S‧‧‧台階21Sr‧‧‧階差21T‧‧‧階面22‧‧‧絕緣層31‧‧‧核心絕緣膜32‧‧‧通道41‧‧‧隧道絕緣膜42‧‧‧電荷蓄積膜43‧‧‧阻擋絕緣膜50‧‧‧貫通導通孔50a‧‧‧導電部分50b‧‧‧絕緣部分51‧‧‧配線52‧‧‧支持構件52a‧‧‧導電部分52b‧‧‧絕緣部分52c‧‧‧導電部分60‧‧‧絕緣構件60a‧‧‧交叉部61‧‧‧支持構件61a‧‧‧導電部分61b‧‧‧絕緣部分61c‧‧‧導電部分70A‧‧‧絕緣構件70B‧‧‧絕緣構件70C‧‧‧絕緣構件70D‧‧‧絕緣構件70E‧‧‧絕緣構件71‧‧‧絕緣構件72‧‧‧絕緣構件73‧‧‧絕緣構件73A‧‧‧絕緣構件73A1‧‧‧絕緣構件73B‧‧‧絕緣構件73B2‧‧‧絕緣構件80‧‧‧支柱部90‧‧‧層間絕緣層90A‧‧‧絕緣層90B‧‧‧絕緣層90C‧‧‧絕緣層90c‧‧‧中央部90t1‧‧‧端部90t2‧‧‧端部90s‧‧‧階差A1‧‧‧線A2‧‧‧線B‧‧‧區域C‧‧‧區域CL‧‧‧柱狀部D1‧‧‧虛線D2‧‧‧虛線D3‧‧‧虛線D4‧‧‧虛線E‧‧‧線E1‧‧‧線E2‧‧‧線F‧‧‧區域R1‧‧‧區域R2‧‧‧區域Rb‧‧‧第2接點區域Rc‧‧‧第1接點區域Rc1‧‧‧區域Rd‧‧‧分斷區域Rh‧‧‧區域Rm‧‧‧胞區域Rp‧‧‧周邊區域Rs‧‧‧階梯區域ST1‧‧‧狹縫ST2‧‧‧狹縫T1‧‧‧槽T2‧‧‧槽T3‧‧‧槽T4‧‧‧槽T5‧‧‧槽Tr‧‧‧槽W‧‧‧寬度W1‧‧‧寬度W2‧‧‧寬度W3‧‧‧寬度W4‧‧‧寬度W5‧‧‧寬度W6‧‧‧寬度W7‧‧‧寬度X‧‧‧方向Y‧‧‧方向Z‧‧‧方向
圖1係表示第1實施形態之半導體記憶裝置之俯視圖。 圖2係圖1之A1-A2線之剖視圖。 圖3係表示圖2之區域B之放大剖視圖。 圖4係表示圖2之區域C之放大俯視圖。 圖5係表示圖2之區域C之放大剖視圖。 圖6係表示第1實施形態之變化例之半導體記憶裝置之一部分之放大俯視圖。 圖7係表示第1實施形態之變化例之半導體記憶裝置之一部分之放大俯視圖。 圖8係表示第1實施形態之半導體記憶裝置之一部分之放大俯視圖。 圖9係表示第1實施形態之半導體記憶裝置之一部分之放大剖視圖。 圖10係表示第1實施形態之半導體記憶裝置之俯視圖。 圖11係表示第2實施形態之半導體記憶裝置之一部分之放大俯視圖。 圖12係表示第2實施形態之半導體記憶裝置之一部分之放大剖視圖。 圖13係表示第3實施形態之半導體記憶裝置之一部分之放大俯視圖。 圖14係表示第3實施形態之半導體記憶裝置之一部分之放大剖視圖。 圖15係表示第4實施形態之半導體記憶裝置之剖視圖。 圖16係表示第4實施形態之半導體記憶裝置之一部分之放大俯視圖。 圖17係表示第4實施形態之半導體記憶裝置之一部分之放大剖視圖。 圖18係表示第5實施形態之半導體記憶裝置之一部分之放大俯視圖。 圖19係圖18之D1-D2線之剖視圖。 圖20係表示參考例之半導體記憶裝置之剖視圖。 圖21係表示第6實施形態之半導體記憶裝置之一部分之放大俯視圖。 圖22係圖21之E1-E2線之剖視圖。 圖23係表示第7實施形態之半導體記憶裝置之一部分之放大俯視圖。
1‧‧‧半導體記憶裝置
60‧‧‧絕緣構件
A1‧‧‧線
A2‧‧‧線
R1‧‧‧區域
R2‧‧‧區域
Rb‧‧‧第2接點區域
Rc‧‧‧第1接點區域
Rd‧‧‧分斷區域
Rm‧‧‧胞區域
Rs‧‧‧階梯區域
X‧‧‧方向
Y‧‧‧方向
Z‧‧‧方向

Claims (16)

  1. 一種半導體記憶裝置，其具備：基板；積層體，其具有複數個電極層，該等電極層設置於上述基板上，於第1方向上相互分開而積層，且於與上述基板之上表面平行之第2方向上延伸；複數個第1構件，其等設置於上述積層體內，且於上述第1方向及上述第2方向上延伸；以及至少一個第1絕緣構件，其設置於上述積層體內，以於上述第2方向上將上述複數個電極層分成複數個區域之方式，於上述第1方向、及與上述第2方向交叉且與上述基板之上表面平行之第3方向上延伸；其中上述複數個第1構件之至少一個與上述第1絕緣構件交叉。
  2. 如請求項1之半導體記憶裝置，其中從上述第1方向觀察時，上述複數個第1構件之至少一個與上述第1絕緣構件以T字形狀或十字形狀交叉。
  3. 如請求項1之半導體記憶裝置，其中上述複數個第1構件及上述第1絕緣構件包含氧化矽。
  4. 如請求項1之半導體記憶裝置，其還具備：複數個柱狀部，其等設置於上述積層體內，於上述第1方向上延伸，且分別具有半導體部；以及 第2絕緣構件，其設置於上述積層體內，以將上述積層體上部之電極層於上述第3方向分開之方式於上述第2方向上延伸；且於設置於上述複數個柱狀部所處之第1區域、與上述第1絕緣構件所處之第2區域之間、且上述第2絕緣構件之一部分所處之第3區域，上述積層體之形狀為階梯狀。
  5. 如請求項1之半導體記憶裝置，其還具備：配線，其設置於上述基板與上述積層體之間；複數個柱狀部，其等設置於上述積層體內，於上述第1方向上延伸，且分別具有半導體部；以及貫通導通孔，其於設置於上述複數個柱狀部所處之第1區域、與上述第1絕緣構件所處之第2區域之間之第3區域，貫通上述積層體且連接於上述配線。
  6. 如請求項5之半導體記憶裝置，其中於上述第2區域配置著複數個第1絕緣構件，且還具備複數個第3絕緣構件，該等第3絕緣構件設置於上述積層體內，且於上述第1絕緣構件間以相互隔離之方式配置於上述第3方向上。
  7. 如請求項5之半導體記憶裝置，其中於上述第2區域配置著複數個第1絕緣構件，上述積層體之一部分位於上述第1絕緣構件間，上述積層體之上述第2方向之兩端之形狀為階梯狀。
  8. 如請求項1之半導體記憶裝置，其還具備：支持構件，其設置於上述基板與上述積層體之間，上述第1絕緣構件具有與上述複數個第1構件之至少一個交叉之交叉部，上述交叉部位於上述支持構件上。
  9. 如請求項1之半導體記憶裝置，其還具備：第2絕緣構件，其設置於上述積層體內，以將上述積層體上部之電極層於上述第3方向分開之方式於上述第2方向上延伸；以及第4絕緣構件，其設置於上述積層體內，與上述複數個第1構件及上述第2絕緣構件交叉，以將上述積層體上部之電極層於上述第3方向分開之方式於上述第2方向上延伸。
  10. 如請求項9之半導體記憶裝置，其中上述第4絕緣構件於上述第2方向上位於上述第1絕緣構件及上述第2絕緣構件之間。
  11. 如請求項9之半導體記憶裝置，其中上述第2絕緣構件及上述第4絕緣構件包含氧化矽。
  12. 如請求項9之半導體記憶裝置，其中從上述第1方向觀察，上述第4絕緣構件與上述複數個第1構件以十字 形狀交叉，且與上述第2絕緣構件以T字形狀交叉。
  13. 如請求項9之半導體記憶裝置，其中上述第4絕緣構件之上述第2方向之寬度大於上述第2絕緣構件之上述第3方向之寬度。
  14. 如請求項1之半導體記憶裝置，其還具備：複數個柱狀部，其等設置於上述積層體內，於上述第1方向上延伸，且分別具有半導體部；第2絕緣構件，其設置於上述積層體內，以將上述積層體上部之電極層於上述第3方向分開之方式於上述第2方向上延伸；以及第5絕緣構件，其設置於上述積層體內，以將上述積層體上部之電極層於上述第3方向分開之方式於上述第2方向上延伸，且於兩端與上述複數個第1構件相連；且上述第2絕緣構件位於上述複數個柱狀部分別所處之複數個第1區域、與上述第1區域間之第2區域；上述第5絕緣構件位於上述第2區域，上述第2絕緣構件及上述第5絕緣構件與上述第1絕緣構件交叉。
  15. 如請求項14之半導體記憶裝置，其中上述第5絕緣構件之上述第3方向之寬度與上述第2絕緣構件之上述第3方向之寬度大致相同。
  16. 如請求項1之半導體記憶裝置，其還具備：複數個柱狀部，其等設置於上述積層體內，於上述第1方向上延伸，且分別具有半導體部；複數個第2絕緣構件，其等設置於上述積層體內，以將上述積層體上部之電極層於上述第3方向分開之方式於上述第2方向上延伸；第5絕緣構件，其設置於上述積層體內，以將上述積層體上部之電極層於上述第3方向分開之方式於上述第2方向上延伸，且於兩端與上述複數個第1構件相連；以及第6絕緣構件，其設置於上述積層體內，以將上述積層體上部之電極層於上述第3方向分開之方式於上述第2方向上延伸，且於兩端與上述複數個第2絕緣構件相連；且上述複數個第2絕緣構件位於上述複數個柱狀部分別所處之複數個第1區域、及上述第1區域間之第2區域，上述第5絕緣構件及上述第6絕緣構件位於上述第2區域，上述第5絕緣構件及上述第6絕緣構件之上述第3方向之寬度大於上述複數個第2絕緣構件中之一個之上述第3方向之寬度。
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