CN110021608B - 半导体存储装置 - Google Patents

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Abstract

实施方式的半导体存储装置具备基板、积层体、多个第1部件、以及至少一个第1绝缘部件。所述积层体具有多个电极层，这些电极层设置在所述基板上，在第1方向上相互分开而积层，且在与所述基板的上表面平行的第2方向上延伸。所述第1部件设置在所述积层体内，且在所述第1方向及所述第2方向上延伸。所述第1绝缘部件设置在所述积层体内，且以在所述第2方向上将所述多个电极层分成多个区域的方式，在所述第1方向、及与所述第2方向交叉且与所述基板的上表面平行的第3方向上延伸。

Description

半导体存储装置
[相关申请案]
本申请案享有以日本专利申请案2018-1537号(申请日：2018年1月9日)作为基础申请案的优先权。本申请案通过参考该基础申请案而包含基础申请案的全部内容。
技术领域
本发明的实施方式一般涉及半导体存储装置。
背景技术
三维构造的半导体存储装置具有将包含多个存储单元之存储单元阵列、及驱动电路集成化而成的构造。在存储单元阵列中，在基板上设置着将绝缘层及电极层交替积层而成的积层体，在积层体上形成存储洞。积层体的端部被加工成阶梯状，且将各电极层经由接点而引出至积层体之外。另外，驱动电路位于基板与积层体之间，且经由积层体内的接点而与外部电路等进行电连接。此种半导体存储装置中，具有电极层在一方向较长的构造，从而具有因积层体的积层数的增加、或电极层的间距的缩小而电极层的电阻值变高的问题。
发明内容
本发明的实施方式提供一种电气特性提高的半导体存储装置。
实施方式的半导体存储装置具备基板、积层体、多个第1部件、以及至少一个第1绝缘部件。所述积层体具有多个电极层，这些电极层设置在所述基板上，在第1方向上相互分开而积层，且在与所述基板的上表面平行的第2方向上延伸。所述第1部件设置在所述积层体内，且在所述第1方向及所述第2方向上延伸。所述第1绝缘部件设置在所述积层体内，以在所述第2方向将所述多个电极层分成多个区域的方式，在所述第1方向、及与所述第2方向交叉且与所述基板的上表面平行的第3方向上延伸。
附图说明
图1是表示第1实施方式的半导体存储装置的俯视图。
图2是图1的A1-A2线的剖视图。
图3是表示图2的区域B的放大剖视图。
图4是表示图2的区域C的放大俯视图。
图5是表示图2的区域C的放大剖视图。
图6是表示第1实施方式的变化例的半导体存储装置的一部分的放大俯视图。
图7是表示第1实施方式的变化例的半导体存储装置的一部分的放大俯视图。
图8是表示第1实施方式的半导体存储装置的一部分的放大俯视图。
图9是表示第1实施方式的半导体存储装置的一部分的放大剖视图。
图10是表示第1实施方式的半导体存储装置的俯视图。
图11是表示第2实施方式的半导体存储装置的一部分的放大俯视图。
图12是表示第2实施方式的半导体存储装置的一部分的放大剖视图。
图13是表示第3实施方式的半导体存储装置的一部分的放大俯视图。
图14是表示第3实施方式的半导体存储装置的一部分的放大剖视图。
图15是表示第4实施方式的半导体存储装置的剖视图。
图16是表示第4实施方式的半导体存储装置的一部分的放大俯视图。
图17是表示第4实施方式的半导体存储装置的一部分的放大剖视图。
图18是表示第5实施方式的半导体存储装置的一部分的放大俯视图。
图19是图18的D1-D2线的剖视图。
图20是表示参考例的半导体存储装置的剖视图。
图21是表示第6实施方式的半导体存储装置的一部分的放大俯视图。
图22是图21的E1-E2线的剖视图。
图23是表示第7实施方式的半导体存储装置的一部分的放大俯视图。
具体实施方式
以下，一面参考附图一面对本发明的各实施方式进行说明。
此外，附图是示意性或概念性图，各部分的厚度与宽度的关系、部分间的大小的比率等并非必须与实物相同。另外，即使在表示相同部分的情况下，也存在着将相互的尺寸或比率根据附图而不同地表示的情况。
此外，在本说明书与各图中，对于与所述附图中已作说明的要素相同的要素标注相同的符号并适当省略详细的说明。
另外，在本说明书中，“交叉”相当于两个要素在交点相交，包含一要素相对于另一要素并未穿过的形状，例如从一方向观察时两个要素成T字形状。另外，本说明书中，“设置在”除直接相接而设置的情况之外，也包含中间插入有其他要素而设置的情况。
(第1实施方式)
图1是表示半导体存储装置1的俯视图。
图2是图1的A1-A2线的剖视图。
图3是表示图2的区域B的放大剖视图。
如图1及图2所示，在半导体存储装置1中，设置着包含硅(Si)等的基板10。以下，在本说明书中，为方便说明，采用XYZ直角坐标系。将相对于基板10的上表面10a平行且相互正交的两方向设为“X方向”及“Y方向”，将相对于上表面10a垂直的方向设为“Z方向”。
如图1所示，在半导体存储装置1中，设置着单元区域Rm、第1接点区域Rc、第2接点区域Rb、阶梯区域Rs、及分断区域Rd。
在单元区域Rm，设置着包含多个存储单元的存储单元阵列。单元区域Rm设置多个，例如，将6个单元区域Rm沿着X方向配置。
在第1接点区域Rc，例如设置着在Z方向上延伸的接点。接点例如是贯通孔(参考图2)。第1接点区域Rc设置多个，例如，将8个第1接点区域Rc沿着X方向配置。例如，在第1接点区域Rc设置着一个或多个贯通孔。此外，设置在第1接点区域Rc的各者的贯通孔的数量为任意。另外，第1接点区域Rc的数量为任意。
在第2接点区域Rb，例如设置着对多个位线(未图示)供给电力的接点。多个位线在Y方向上延伸，且与位于单元区域Rm的多个存储单元电连接。第2接点区域Rb设置多个，例如，将4个第2接点区域Rb以在X方向上延伸的方式而配置。例如，在第2接点区域Rb，设置着一个或多个接点。此外，设置在第2接点区域Rb的各者的接点的数量为任意。另外，第2接点区域Rb的数量为任意。
在阶梯区域Rs，例如设置着在Z方向上延伸的多个接点。多个接点将位于阶梯区域Rs的周边的周边电路、与阶梯形状的多个电极层(参考图2)电连接。
在图1所示的例中，由沿着X方向交替配置的单元区域Rm及第1接点区域Rc、以及位于X方向的一端的阶梯区域Rs而构成区域R1。另外，由沿着X方向交替配置的单元区域Rm及第1接点区域Rc、以及位于X方向的另一端的阶梯区域Rs而构成区域R2。
在分断区域Rd，设置着多个在Y方向及Z方向上延伸的绝缘部件60。分断区域Rd设置在区域R1及区域R2间、且半导体存储装置1内的中央附近。由分断区域Rd将区域R1及区域R2分断。
如图2所示，在半导体存储装置1，设置着层间绝缘层11、电路部12、配线层13A、积层体15、柱状部CL、贯通孔50、配线51、以及绝缘部件60。
层间绝缘层11设置在基板10上。层间绝缘层11例如包含氧化硅。
电路部12以由层间绝缘层11覆盖的方式设置在基板10上。电路部12是配置在存储单元之下的电路，例如具有对存储单元进行数据的写入、读取及删除的驱动电路的一部分、或读出放大器。例如，电路部12具有沿着X方向及Y方向配置多个的晶体管。晶体管例如是MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金属氧化物半导体场效应晶体管)。在此情况下，基板10的上部通过STI(Shallow Trench Isolation，浅沟槽隔离)划分成多个主动区，在主动区也可设置晶体管。
配线层13A设置在层间绝缘层11内。配线层13A例如包含添加有杂质的多晶硅。配线层13A例如作为源极线而发挥功能。此外，图2中在第1接点区域Rc未将配线层13A分断，但也能够将配线层13A分断。例如，在第1接点区域Rc将配线层13A分断的情况下，也可利用与接点不同的配线层进行电连接。
积层体15设置在层间绝缘层11上。在积层体15上设置着多个绝缘层20及多个电极层21，绝缘层20及电极层21是逐层交替在Z方向积层。绝缘层20及电极层21的积层数为任意。绝缘层20例如包含氧化硅。电极层21例如包含钨等金属。
多个电极层21中的位于最下层的电极层21例如是源极侧选择栅极，且隔着绝缘层20而设置在层间绝缘层11上。多个电极层21中的位于最上层的电极层21例如是漏极侧选择栅极。多个电极层21中的设置在最下层的电极层21(源极侧选择栅极)与最上层的电极层21(漏极侧选择栅极)之间的电极层21例如是字线。
积层体15的端部15t位于阶梯区域Rs。积层体15的端部15t的形状是在电极层21形成有台阶21S及阶面21T的阶梯状。此处，所谓阶梯状的构造是指将台阶及阶面交替配置而成的构造。例如，在积层体15的端部15t，在电极层21的阶面21T上，设置着在Z方向上延伸的接点(未图示)。例如，电极层21经由接点而与位于阶梯区域Rs的周边的周边电路电连接。电极层21也可与电路部12电连接。
此外，在图2所示的例中，层间绝缘层11、电路部12、配线层13A及积层体15位于区域R1及区域R2。
柱状部CL设置在积层体15内。柱状部CL位于单元区域Rm。柱状部CL位于在Z方向上延伸的存储洞内。柱状部CL也可通过交替形成多个积层体15与存储洞而形成。在此情况下，柱状部CL具有形成在下层的积层体15的第1部分、与形成在上层的积层体15的第2部分。另外，在设置多个柱状部CL的情况下，例如，将多个柱状部CL以格子状配置在X方向及Y方向。
如图3所示，柱状部CL具有核心绝缘膜31、通道32、隧道绝缘膜41、电荷蓄积膜42、以及阻挡绝缘膜43。
核心绝缘膜31例如包含氧化硅。例如，核心绝缘膜31以柱状在Z方向上延伸。核心绝缘膜31也可不包含于柱状部CL。
通道32设置在核心绝缘膜31的周围。通道32为半导体部，例如包含使非晶硅结晶化而成的多晶硅。通道32以筒状在Z方向上延伸，其下端与配线层13A相接。
隧道绝缘膜41设置在通道32的周围。隧道绝缘膜41例如包含氧化硅。
电荷蓄积膜42设置在隧道绝缘膜41的周围。电荷蓄积膜42是用以蓄积电荷的膜，例如包含氮化硅(SiN)。
阻挡绝缘膜43设置在电荷蓄积膜42的周围。阻挡绝缘膜43例如包含氧化硅。
柱状部CL的上端经由接点等而连接于位线(未图示)。
贯通孔50设置在层间绝缘层11及积层体15内。贯通孔50位于第1接点区域Rc。贯通孔50位于在Z方向上延伸的洞内。贯通孔50由导电部分50a、及设置在导电部分50a的周围的绝缘部分50b而构成，且以贯通配线层13A的方式在Z方向上延伸。例如，导电部分50a包含钨等金属，绝缘部分50b包含氧化硅。
配线51设置在层间绝缘层11内。配线51位于第1接点区域Rc。配线51例如由金属材料形成。
贯通孔50(导电部分50a)的上端例如在半导体存储装置1中，连接于从电源部(未图示)供给电力的配线、或从外部电路(未图示)输送信号的配线等。贯通孔50(导电部分50a)的下端连接于配线51。在层间绝缘层内且配线51及电路部12之间设置着下层配线(未图示)，贯通孔50经由配线51及下层配线而与电路部12电连接。
在第1接点区域Rc，贯通孔50连接于配线51，但贯通孔50的一部分也可连接于配线层13A。
绝缘部件60在层间绝缘层11及积层体15内设置多个。绝缘部件60位于分断区域Rd。绝缘部件60以将配线层13A分断的方式在Y方向及Z方向上延伸。例如，绝缘部件60包含氧化硅。在图2所示的例中，在分断区域Rd，沿着X方向配置着两个绝缘部件60，在绝缘部件60间，配置着层间绝缘层11的一部分、配线层13A的一部分、以及积层体15的一部分。
此外，形成于分断区域Rd的绝缘部件60的数量为任意。另外，单元区域Rm或第1接点区域Rc也可包含分断区域Rd。在此情况下，绝缘部件60位于单元区域Rm或第1接点区域Rc，隔着绝缘部件60的X方向的两侧相当于两个区域。
接下来，对形成在单元区域Rm、第1接点区域Rc及分断区域Rd的元件详细地进行说明。
图4及图5是分别表示图2的区域C的放大俯视图及放大剖视图。
图6及图7是分别表示第1实施方式的变化例的半导体存储装置的一部分的放大俯视图。
图6及图7所示的区域分别相当于图4所示的区域。
如图4及图5所示，在半导体存储装置1中，还设置着绝缘层14、导电层13B、支撑部件52、支撑部件61、绝缘部件70、绝缘部件71、以及支柱部80。
绝缘层14设置在层间绝缘层11内。绝缘层14位于单元区域Rm、第1接点区域Rc及分断区域Rd内。绝缘层14例如包含氮化硅。贯通孔50在绝缘层14中贯通，且在绝缘层14的下方配置着配线51。
导电层13B设置在层间绝缘层11内。导电层13B位于配线层13A上。此外，为方便图示，在图5中，配线层13A仅位于单元区域Rm、与第1接点区域Rc的连接于配线层13A的贯通孔50，但也可位于第1接点区域Rc及分断区域Rd。导电层13B例如包含添加有杂质的多晶硅。
例如，导电层13B的Z方向的厚度小于配线层13A的Z方向的厚度。
支撑部件52设置在层间绝缘层11内。支撑部件52位于第1接点区域Rc内、且绝缘层14及导电层13B之间。贯通孔50在支撑部件52中贯通。
例如，支撑部件52由导电部分52a、绝缘部分52b、以及导电部分52c构成。绝缘部分52b位于导电部分52a上，导电部分52c位于绝缘部分52b上。导电部分52a及导电部分52c例如包含添加有杂质的多晶硅。绝缘部分52b例如包含氧化硅。也可代替形成支撑部件52而配置层间绝缘层11。
支撑部件61设置在层间绝缘层11内。支撑部件61位于分断区域Rd内、且绝缘层14及导电层13B之间。例如，在支撑部件61内配置绝缘部件60的下端的至少一部分。
例如，支撑部件61由导电部分61a、绝缘部分61b、以及导电部分61c构成。绝缘部分61b位于导电部分61a上，导电部分61c位于绝缘部分61b上。导电部分61a及导电部分61c例如包含添加有杂质的多晶硅。绝缘部分61b例如包含氧化硅。例如，支撑部件61在形成支撑部件52时形成。也可不设置支撑部件61，在此情况下，绝缘部件60的下端位于层间绝缘层11内。
绝缘部件70在积层体15内设置多个，且在X方向及Z方向上延伸。如图4所示，绝缘部件70位于单元区域Rm及第1接点区域Rc内、且在X方向及Z方向上延伸的狭缝ST1内。例如，如图5的区域F所示，关于绝缘部件70的各者，其下端位于单元区域Rm及第1接点区域Rc内、且层间绝缘层11内。
绝缘部件70例如包含氧化硅。通过在X方向及Z方向上延伸的多个绝缘部件70将积层在Z方向的多个电极层21在Y方向分割为块(或指状)。也就是说，各块相当于相邻的绝缘部件70间的部分，形成作为控制栅极的字线。此外，在狭缝ST1内，也可代替形成绝缘部件70而在一部分形成包含导电体的部件。
绝缘部件71在积层体15内设置多个，且在X方向上延伸。如图4所示，绝缘部件71位于单元区域Rm及第1接点区域Rc内、且在X方向上延伸的槽T1内。例如，如图5的区域E所示，绝缘部件71的各者位于单元区域Rm及第1接点区域Rc内。绝缘部件71例如包含氧化硅。
绝缘部件71是配置在积层体15的上部内的部分，且是将从上方起1层以上的电极层21分别分断成两个的部分。在图4及图5的例中，由绝缘部件71将从上方起3层电极层21在Y方向分断。此外，电极层21A、21B、21C、21D分别相当于多个电极层21中的最上层的电极层21、从上方起的第2个电极层21、从上方起的第3个电极层21、从上方起的第4个电极层21。也就是说，电极层21A、21B、21C是由绝缘部件71在Y方向分断。此外，在Y方向分断的电极层21的数量为任意。
如图4及图5的虚线D1～D3所示，位于虚线D1及虚线D3之间的积层体15的形状为阶梯状。因为虚线D1及虚线D3之间的积层体15的形状为阶梯状，所以在虚线D1及虚线D2之间的电极层21B、与虚线D2及虚线D3之间的电极层21C上，分别形成台阶及阶面。在X方向上延伸的绝缘部件71不与在Y方向上延伸的绝缘部件60交叉。通过将虚线D1及虚线D3之间的积层体15的形状设为阶梯状，可经由绝缘部件71将电极层21A、21B、21C的各者在Y方向分断。
支柱部80在积层体15内设置多个，且在Z方向上延伸。支柱部80位于第1接点区域Rc及分断区域Rd内。例如，如图4所示，多个支柱部80在第1接点区域Rc及分断区域Rd内沿着X方向及Y方向配置。例如，如图5所示，关于支柱部80的各者，其下端位于第1接点区域Rc及分断区域Rd内、且电极层21E内。此外，电极层21E相当于多个电极层21内的最下层的电极层21。支柱部80例如包含氧化硅。支柱部80以支撑积层体15的方式发挥功能。
绝缘部件60位于分断区域Rd内、且在Y方向及Z方向上延伸的狭缝ST2内。在Y方向上延伸的绝缘部件60与在X方向上延伸的多个绝缘部件70中的至少一部分交叉。例如，如图4所示，绝缘部件60与位于Y方向的两端的两个绝缘部件70交叉，但如图6所示，绝缘部件60也可与多个绝缘部件70全部交叉。例如，从Z方向观察时，绝缘部件60及绝缘部件70以T字形状交叉。从Z方向观察时，绝缘部件60及绝缘部件70也能以十字形状交叉，例如，在分断区域Rd，也能以相对于绝缘部件70以十字形状交叉的方式形成一个绝缘部件60。
另外，如上所述，在Y方向上延伸的绝缘部件60不与在X方向上延伸的绝缘部件71交叉，但绝缘部件60也可与多个绝缘部件71全部交叉。例如，如图7所示，从Z方向观察时，绝缘部件60及绝缘部件71以十字形状交叉。从Z方向观察时，绝缘部件60及绝缘部件70也能以T字形状交叉。如图7所示，在绝缘部件60与多个绝缘部件71全部交叉的情况下，也可不将图5的虚线D1及虚线D3之间的积层体15的形状加工成阶梯状。也就是说，因为绝缘部件60与多个绝缘部件71全部交叉，所以在位于绝缘部件60及绝缘部件71之间的部分，将电极层21A、21B、21C在Y方向分断。另外，在图7的例中，绝缘部件60与多个绝缘部件70全部交叉。此外，也可代替图7中使绝缘部件60与多个绝缘部件70全部交叉，例如将不与绝缘部件60交叉的绝缘部件70之间利用绝缘部件71相连。
进而，在两个绝缘部件60间，沿着X方向及Y方向配置多个支柱部80。
接下来，对形成在分断区域Rd的元件更详细地进行说明。
图8及图9是分别表示分断区域Rd的放大俯视图及放大剖视图。
图8及图9所示的区域分别相当于图4及图5所示的区域，且相当于将图4及图5分别简化而表示的图。
如图8及图9所示，支柱部80在积层体15内设置多个，且在Z方向上延伸。支柱部80位于第1接点区域Rc及分断区域Rd内。也就是说，如图8所示，第1接点区域Rc及分断区域Rd包含形成支柱部80的区域Rh。另外，单元区域Rm包含形成柱状部CL的区域Rc1。
绝缘部件60与绝缘部件70交叉，且不与绝缘部件71交叉。绝缘部件60具有与绝缘部件70交叉的交叉部60a。支撑部件61也能以与交叉部60a对应的方式设置。也就是说，从Z方向观察，支撑部件61也能以与交叉部60a重叠的方式位于分断区域Rd内。例如，支撑部件61以岛状位于分断区域Rd内。例如，在交叉部60a，有将支撑部件61的导电部分61a的至少一部分去除而形成空腔的情况。
例如，交叉部60a也可配置在第1接点区域Rc，在此情况下，例如，在交叉部60a也可不设置支撑部件61。例如，在交叉部60a设置支撑部件61的情况下，交叉部60a配置在将配线层13A分断的第1接点区域Rc。
另外，交叉部60a也可配置在单元区域Rm，在此情况下，例如，在交叉部60a也可不设置支撑部件61，也可不设置单元区域Rm与分断区域Rd之间的第1接点区域Rc。
接下来，对半导体存储装置1的存储特性进行说明。
图10是表示半导体存储装置1的俯视图。
如图10所示，半导体存储装置1通过形成在狭缝ST1的绝缘部件70、与形成在狭缝ST2的绝缘部件60分为多个区域。例如，图10的绝缘部件70相当于图4中的与绝缘部件60交叉的绝缘部件70，图10的绝缘部件60相当于图4的绝缘部件60。在图10的绝缘部件70之间，包含图4中由不与绝缘部件60交叉的绝缘部件70所划分的区域(指状)。在图10中，例如，由绝缘部件60及绝缘部件70划分的区域的存储容量Mc大致相同。
绝缘部件70间的电极层21(字线)被两个绝缘部件60分断成两个。在阶梯区域Rs，绝缘部件70间的电极层21(字线)经由阶面(图2的阶面21T)上的接点而被引出至积层体15之外。
在半导体存储装置1中，分别包含电荷蓄积膜42的多数个存储单元沿着X方向、Y方向及Z方向排列成三维格子状而构成存储单元阵列，可将数据存储到各存储单元。
接下来，对本实施方式的半导体存储装置的制造方法进行说明。
首先，在基板10上，依次形成电路部12、绝缘层14、配线层13A、及导电层13B。例如，在形成配线层13A及导电层13B时，形成支撑部件52及支撑部件61。
继而，在形成层间绝缘层11之后，在层间绝缘层11上，形成将绝缘层20及牺牲层交替积层而成的积层体。绝缘层20由氧化硅形成，牺牲层由氮化硅形成。
接下来，将积层体的X方向的两端加工成阶梯状，分别形成贯通积层体内的柱状部CL、贯通孔50及支柱部80。另外，在如图4所示的单元区域Rm及分断区域Rd间的第1接点区域Rc，将积层体的上部加工成阶梯状，且形成在X方向上延伸的槽T1。
接下来，通过RIE(Reactive Ion Etching，反应性离子蚀刻)等蚀刻处理，在积层体上形成在X方向及Z方向上延伸的多个狭缝ST1、与在Y方向及Z方向上延伸的多个狭缝ST2。继而，经由狭缝ST1、ST2而实施湿式蚀刻，以此去除积层体的牺牲层。例如，湿式蚀刻的蚀刻剂使用磷酸。继而，在通过去除牺牲层而形成的空腔内，经由狭缝ST1、ST2使钨等金属沉积而形成电极层21。由此，形成积层体15。
此处，在使槽T1与狭缝ST2交叉的构成中，如果执行去除此种牺牲层的替换步骤，那么在槽T1及狭缝ST2的交叉部分的附近容易进行蚀刻处理。由此，钨等金属会残存在因过剩地去除所形成的空腔内，从而有交叉部分附近的耐压变低的情况。因此，在执行替换步骤的情况下，较理想的是不使槽T1与狭缝ST2交叉的构成。
接下来，例如通过CVD(Chemical Vapor Deposition，化学气相沈积)法，将氧化硅等埋入狭缝ST1、ST2而分别形成绝缘部件70、60。另外，将氧化硅等埋入槽T1而形成绝缘部件71。
以此方式，制造半导体存储装置1。
接下来，对本实施方式的效果进行说明。
在三维构造的半导体存储装置中，在阶梯区域，经由接点及配线将积层体的电极层(字线)与周边电路电连接。以由一侧、例如X方向的一端驱动电极层(字线)方式，将接点及配线引出至积层体之外。在由X方向的一端驱动电极层的情况下，半导体存储装置具有电极层在X方向较长的构造。除此种电极层的构造外，还有因积层体的积层数的增加、或电极层的间距的缩小而电极层的电阻值变高的担忧。
此处，为了降低电极层的电阻值，考虑通过将积层体的中央附近形成为阶梯形状而将电极层分断以减小电极层的X方向的长度的方法。然而，在此情况下，积层体的X方向的两端也形成为阶梯形状，电极层的X方向的两端的阶梯相当于未形成接点及配线的阶梯(虚拟阶梯)，所以有半导体存储装置的尺寸变大的担忧。另外，在将积层体的中央附近形成为阶梯形状的情况下，也有步骤本身较难且步骤数增加的情况。进而，由狭缝划分的积层体(电极层)的区域(例如指状)的构造上强度降低，从而有积层体变形的担忧。
本实施方式的半导体存储装置1中，在X方向上位于单元区域Rm间的分断区域Rd内、且积层体15内设置着在Y方向上延伸的绝缘部件60。由此种绝缘部件60将半导体存储装置1内的中央附近在X方向上延伸的电极层21分断，所以可减小电极层21的X方向的长度。由此，可降低电极层21的电阻值而提高半导体存储装置1的电气特性。
另外，在本实施方式的半导体存储装置1中，未将积层体的中央附近形成为阶梯形状(也就是说，未将X方向的两端设为虚拟阶梯)，所以可减小半导体存储装置1的尺寸。另外，半导体存储装置1的制造步骤较为容易，可抑制由狭缝ST1划分的积层体15(电极层21)的区域(例如指状)的构造上强度降低，从而抑制积层体15的变形。
根据本实施方式，提供一种电气特性提高的半导体存储装置。
(第2实施方式)
图11及图12是分别表示半导体存储装置1A的一部分的放大俯视图及放大剖视图。
图11及图12所示的区域分别相当于图4及图5所示的区域。
本实施方式的半导体存储装置1A的在绝缘部件65与第1实施方式的半导体存储装置1不同。除此以外的构成与第1实施方式相同，所以省略详细的说明。
如图11及图12所示，在半导体存储装置1A中，设置着层间绝缘层11、配线层13A、导电层13B、绝缘层14、积层体15、柱状部CL、贯通孔50、支撑部件52、绝缘部件60、支撑部件61、绝缘部件65、绝缘部件70、绝缘部件71、以及支柱部80。
绝缘部件65在层间绝缘层11及积层体15内设置多个。多个绝缘部件65位于分断区域Rd。多个绝缘部件65例如位于多个槽T3内。多个绝缘部件65在绝缘部件60间、且沿着绝缘部件60在Y方向彼此隔开而配置。例如，多个绝缘部件65沿着绝缘部件60从Y方向的一端配置到另一端。绝缘部件65的形状例如为长方体。例如，多个绝缘部件65包含氧化硅。
此外，本实施方式中，沿着绝缘部件60在Y方向上彼此隔开而配置着多个绝缘部件65，但所处的绝缘部件65的数量为任意。
接下来，对本实施方式的效果进行说明。
本实施方式的半导体存储装置1A中，在分断区域Rd内的绝缘部件60间、且积层体15内沿着Y方向设置着多个绝缘部件65。通过此种绝缘部件65可抑制由狭缝ST1划分的积层体15(电极层21)的区域(例如指状)的构造上强度降低，从而抑制积层体15的变形。
此外，第2实施方式的其他效果与第1实施方式的效果相同。
(第3实施方式)
图13及图14是分别表示半导体存储装置1B的一部分的放大俯视图及放大剖视图。
图13及图14所示的区域分别相当于图4及图5所示的区域。
本实施方式的半导体存储装置1B的绝缘部件60的构成与第1实施方式的半导体存储装置1不同。除此以外的构成与第1实施方式相同，所以省略详细的说明。
如图13及图14所示，在半导体存储装置1B中，设置着层间绝缘层11、配线层13A、导电层13B、绝缘层14、积层体15、柱状部CL、贯通孔50、支撑部件52、绝缘部件60、支撑部件61、绝缘部件70、绝缘部件71、以及支柱部80。
绝缘部件60设置在层间绝缘层11及积层体15内。绝缘部件60位于分断区域Rd。绝缘部件60位于在Y方向及Z方向上延伸的狭缝ST2内。在Y方向上延伸的绝缘部件60与在X方向上延伸的多个绝缘部件70中的至少一部分交叉。例如，如图13所示，绝缘部件60与位于Y方向的两端的两个绝缘部件70交叉。绝缘部件60也可与多个绝缘部件70全部交叉。例如，从Z方向观察时，绝缘部件60及绝缘部件70以十字形状交叉。
此外，第3实施方式的效果与第1实施方式的效果相同。
(第4实施方式)
图15是表示半导体存储装置2的剖视图。
图15所示的区域相当于图2所示的区域。
如图15所示，在半导体存储装置2中，设置着单元区域Rm、阶梯区域Rs、分断区域Rd、以及周边区域Rp。
在单元区域Rm，设置着包含多个存储单元的存储单元阵列。
在阶梯区域Rs，例如设置着在Z方向上延伸的多个接点。
在分断区域Rd，设置着多个在Y方向及Z方向上延伸的绝缘部件60。
在周边区域Rp，设置着周边电路(未图示)。例如，周边电路与阶梯形状的多个电极层21电连接。在本实施方式中，未设置配置在存储单元之下的电路部12，且形成着周边电路的周边区域Rp位于阶梯区域Rs的外侧。
在图15所示的例中，由单元区域Rm、与位于X方向的一端的阶梯区域Rs构成区域R1。另外，由单元区域Rm、与位于X方向的另一端的阶梯区域Rs构成区域R2。
另外，分断区域Rd设置在区域R1及区域R2间、且半导体存储装置2内的中央附近。通过分断区域Rd将区域R1及区域R2分断。
如图15所示，在半导体存储装置2中，设置着基板10、积层体15、柱状部CL、以及绝缘部件60。
积层体15设置在基板10上。在积层体15上设置着多个绝缘层20及多个电极层21，绝缘层20及电极层21是逐层交替积层在Z方向。
另外，在阶梯区域Rs，配置着积层体15的端部15t。积层体15的端部15t的形状是在电极层21形成着台阶21S及阶面21T的阶梯状。在积层体15的端部15t，在电极层21的阶面21T上，设置着在Z方向上延伸的接点(未图示)。电极层21经由接点而与位于阶梯区域Rs的周边的周边电路电连接。
柱状部CL设置在积层体15内。柱状部CL位于单元区域Rm。柱状部CL位于在Z方向上延伸的存储洞内。柱状部CL具有核心绝缘膜31、通道32、隧道绝缘膜41、电荷蓄积膜42、以及阻挡绝缘膜43(参考图3)。
绝缘部件60在积层体15内设置多个。绝缘部件60位于分断区域Rd。在图15所示的例中，在分断区域Rd，沿着X方向配置着两个绝缘部件60，在绝缘部件60之间配置着积层体15的一部分。
此外，形成在分断区域Rd的绝缘部件60的数量为任意。另外，单元区域Rm也可包含分断区域Rd。在此情况下，绝缘部件60位于单元区域Rm，X方向的两侧相当于隔着绝缘部件60的两个区域。
接下来，对形成在分断区域Rd的元件详细地进行说明。
图16及图17是分别表示分断区域Rd的放大俯视图及放大剖视图。
此外，图16表示在Y方向上延伸的绝缘部件60与在X方向上延伸的多个绝缘部件70全部交叉、且不与在X方向上延伸的绝缘部件71交叉的构成。
如图16及图17所示，在半导体存储装置2中，还设置着绝缘部件70、绝缘部件71、以及支柱部80。
绝缘部件70在积层体15内设置多个，且在X方向及Z方向上延伸。如图16所示，绝缘部件70位于单元区域Rm内、且在X方向及Z方向上延伸的狭缝ST1内。例如，绝缘部件70的下端位于基板10上。
绝缘部件71在积层体15内设置多个，且在X方向上延伸。如图16所示，绝缘部件71位于单元区域Rm内、且在X方向上延伸的槽T1内。位于图16的虚线D1之间的积层体15的形状为阶梯状。通过绝缘部件71将多个电极层21中从上方起3层电极层即电极层21A、21B、21C在Y方向分断。
支柱部80在积层体15内设置多个，且在Z方向上延伸。支柱部80位于单元区域Rm及分断区域Rd内。也就是说，如图16所示，单元区域Rm及分断区域Rd包含形成支柱部80的区域Rh。例如，如图17所示，支柱部80的下端位于基板10上。
另外，单元区域Rm包含形成柱状部CL的区域Rc1，柱状部CL的下端隔着连接部10b而位于基板10上。连接部10b例如是通过将基板10的硅外延生长而形成的外延层。
绝缘部件60位于分断区域Rd内、且在Y方向及Z方向上延伸的狭缝ST2内。在Y方向上延伸的绝缘部件60与在X方向上延伸的多个绝缘部件70中的至少一部分交叉。例如，如图16所示，绝缘部件60与多个绝缘部件70全部交叉。例如，从Z方向观察时，绝缘部件60及绝缘部件70以T字形状交叉。从Z方向观察时，绝缘部件60及绝缘部件70也能以十字形状交叉。另外，在分断区域Rd，也能以相对于绝缘部件70以十字形状交叉的方式形成一个绝缘部件60。另外，在Y方向上延伸的绝缘部件60不与在X方向上延伸的绝缘部件71交叉，但绝缘部件60也可与多个绝缘部件71全部交叉。
此外，第4实施方式的效果与第1实施方式的效果相同。
(第5实施方式)
图18是表示半导体存储装置3的一部分的放大俯视图。
图19是图18的D1-D2线的剖视图。
图18所示的区域相当于图4所示的区域。
如图18及图19所示，在半导体存储装置3中，设置着层间绝缘层11、配线层13A、导电层13B、绝缘层14、积层体15、柱状部CL、贯通孔50、支撑部件52、绝缘部件60、支撑部件61、绝缘部件70、绝缘部件71、绝缘部件72、以及支柱部80。
绝缘部件72设置在积层体15内，且在Y方向上延伸。如图18所示，绝缘部件72位于第1接点区域Rc内、且在Y方向上延伸的槽T2内。绝缘部件72例如包含与绝缘部件71相同的材料。绝缘部件72例如包含氧化硅。
绝缘部件72是配置在积层体15的上部内的部分，且是与绝缘部件71一起将从上方起1层以上的电极层21分别分断成两个的部分。图18及图19的例中，由绝缘部件71、72将从上方起3层电极层21在Y方向分断。也就是说，由绝缘部件71、72将电极层21A、21B、21C(参考图5)在Y方向分断。此外，在Y方向分断的电极层21的数量为任意。
从Z方向观察时，绝缘部件72与绝缘部件70、71交叉。如图18所示，在绝缘部件72与所有的多个绝缘部件70、以及所有的多个绝缘部件71交叉的情况下，也可将如图5所示的虚线D1及虚线D3之间的积层体15的形状加工成阶梯状。也就是说，因为绝缘部件72与绝缘部件70、71交叉，所以在绝缘部件70间的绝缘部件71所处的部分，电极层21A、21B、21C(参考图5)在Y方向被分断。
例如，从Z方向观察时，绝缘部件72与绝缘部件70以十字状交叉。从Z方向观察时，绝缘部件72也可与多个绝缘部件70中的除位于Y方向两侧且与绝缘部件60交叉的绝缘部件70(绝缘部件70A、70B)以外的绝缘部件70(绝缘部件70C、70D、70E)以T字状交叉。
例如，从Z方向观察时，绝缘部件72与绝缘部件71以T字状交叉。例如，绝缘部件72是通过在第1接点区域Rc利用RIE等蚀刻处理而形成有在Y方向上延伸的槽T2之后，将氧化硅埋入槽T2内而形成。当形成在X方向上延伸的槽T1时也可形成槽T2，在此情况下，将氧化硅分别埋入槽T1、T2内而形成绝缘部件71、72。
例如，绝缘部件72的X方向的宽度W2大于绝缘部件71的Y方向的宽度W1。如果使绝缘部件72的宽度W2大于绝缘部件71的宽度W1，那么在将氧化硅等埋入槽T2内而形成绝缘部件72的情况下，缝等缺陷的产生降低，从而槽T2的埋入性提高。因此，在槽T2内容易形成绝缘部件72。
此处，如果以使宽度W1变大的方式形成绝缘部件71，那么数据的写入、读取及删除的动作中的电流路径即电极层21的形成面积变小，从而电阻值变大。由此，半导体存储装置3的电气特性降低，所以较理想的是使绝缘部件71的宽度W1比缘部件72的宽度W2小。
另一方面，即便使绝缘部件72的宽度W2比绝缘部件71的宽度W1大，相对于相当于电流路径的电极层21的形成面积而言的影响也较少，所以可抑制电阻值变大。由此，抑制半导体存储装置3的电气特性降低。
接下来，对本实施方式的效果进行说明。
图20是表示参考例的半导体存储装置的剖视图。
此外，图20中，表示设置在基板10上的积层体15a。
在三维构造的半导体存储装置中，为了在电极层配置多个柱状部以提高存储单元阵列的集成度，存在具有电极层在X方向较长的构造的情况。此种半导体存储装置的构造中，在积层体的中央附近，例如将作为漏极侧选择栅极发挥功能的积层体上部的电极层分断，由此对配置在分断区域的X方向两侧的存储单元阵列的各者进行数据的写入、读取及删除。
例如，如图20所示，为了在积层体15a的中央附近将积层体15a的上部的电极层21分断，使用光刻法及蚀刻将积层体15a的上部进行阶段性地加工，形成沿Y方向上延伸的具有级差21Sr的槽Tr。继而，以埋入槽Tr的方式形成覆盖积层体15a上的绝缘层22的绝缘层90A，并且形成覆盖积层体15a的端部15t的绝缘层90B。之后，在单元区域Rm内，以覆盖积层体15a上的绝缘层22的方式形成绝缘层90C。由绝缘层90A、90B、90C构成层间绝缘层90。
然而，在此种积层体15a的构造中，在形成绝缘层90A时，因为埋入槽Tr而导致绝缘层90A的X方向的宽度W变大。如果绝缘层90A的宽度W较大，那么在形成绝缘层90A后，例如在利用CMP(Chemical Mechanical Polishing，化学机械研磨)法使绝缘层90A的上表面90a平坦化的情况下，有在绝缘层90A的上表面90a难以进行研磨处理的担忧。例如，在绝缘层90A的研磨处理后，在上表面90a，在端部90t1、90t2与中央部90c之间容易产生级差90s。也就是说，如果绝缘层90A的宽度W较大，那么绝缘层90A的上表面90a难以平坦化。
因此，如果为了在积层体15a的中央附近将积层体15a的上部的电极层21分断而将积层体15a的上部进行阶段性地加工以形成具有级差21Sr的槽Tr，那么因埋入槽Tr而导致形成的绝缘层90的宽度W变大，在平坦化处理中上表面90a难以平坦化。
以上现象在通过反复执行使抗蚀剂细化的蚀刻处理而在积层体的中央附近形成阶梯状的槽的情况下，也会由于埋入阶梯状的槽而形成绝缘层，所以在形成绝缘层后将绝缘层的上表面平坦化。于是，通过反复执行使抗蚀剂细化的蚀刻处理而在积层体的中央附近形成阶梯状的槽的情况下，也会因埋入槽而导致所形成的绝缘层的宽度变大，从而有在平坦化处理中上表面难以平坦化的担忧。
在本实施方式的半导体存储装置3中，在积层体15内设置着在Y方向上延伸、且与绝缘部件70、71交叉的绝缘部件72。也可不通过此种绝缘部件72在积层体15a的中央附近形成具有如图20所示的级差21Sr的槽Tr。另外，也可不通过此种绝缘部件72将如图5所示的虚线D1及虚线D3之间的积层体15的形状加工成阶梯状。也就是说，以与绝缘部件70、71交叉的方式设置着绝缘部件72，所以可将积层体15a的上部的电极层21分断。由此，也可如图20形成槽Tr，或者也可如图5不将积层体15的形状加工成阶梯状，所以在半导体存储装置3的制造中，抑制步骤数的增加从而抑制成本的增加。
另外，在本实施方式中，将形成如图20的槽Tr的半导体存储装置、或如图5将积层体15的形状加工成阶梯状的半导体存储装置相比较，也可不形成槽Tr或阶梯构造，所以可减小半导体存储装置3的尺寸。而且，在半导体存储装置3上不设置第1接点区域Rc的构造的情况下，如果不形成槽Tr或阶梯构造，那么可进一步减小半导体存储装置3的尺寸。
此外，第5实施方式的其他效果与第1实施方式的效果相同。
(第6实施方式)
图21是表示半导体存储装置4的一部分的放大俯视图。
图22是图21的E1-E2线的剖视图。
图21所示的区域相当于图4所示的区域。
如图21及图22所示，在半导体存储装置4中，设置着层间绝缘层11、配线层13A、导电层13B、绝缘层14、积层体15、柱状部CL、贯通孔50、支撑部件52、绝缘部件60、支撑部件61、绝缘部件70、绝缘部件71、绝缘部件73、以及支柱部80。
绝缘部件73设置在积层体15内，且在X方向上延伸。绝缘部件73例如包含氧化硅。
绝缘部件73具有绝缘部件73A及绝缘部件73B。在图21的例中，绝缘部件73A及绝缘部件73B交替配置在Y方向。
绝缘部件73A在X方向上位于绝缘部件71之间。例如，绝缘部件73A在X方向的两端与绝缘部件71相接。
如图21所示，绝缘部件73A位于第1接点区域Rc及分断区域Rd内、且在X方向上延伸的槽T4内。槽T4与槽T1连续地形成。例如，槽T4的Y方向的宽度与槽T1的Y方向的宽度大致相同。在此情况下，例如，绝缘部件73A的宽度W3与绝缘部件71的宽度W1大致相同。
绝缘部件73B在X方向上，位于多个绝缘部件70中的除位于Y方向两侧且与绝缘部件60交叉的除绝缘部件70(绝缘部件70A、70B)以外的绝缘部件70(绝缘部件70C、70D、70E)之间。例如，绝缘部件73B在X方向的两端与绝缘部件70(绝缘部件70C、70D、70E)相接。
如图21所示，绝缘部件73B位于第1接点区域Rc及分断区域Rd内、且在X方向上延伸的槽T5内。槽T5与狭缝ST1连续地形成。例如，槽T5的Y方向的宽度小于狭缝ST1的Y方向的宽度。在此情况下，例如，绝缘部件73B的宽度W4小于绝缘部件70的宽度W5。另外，例如，槽T5的Y方向的宽度与槽T4的Y方向的幅大致相同，绝缘部件73B的宽度W4与绝缘部件73A的宽度W3大致相同。
绝缘部件73是配置在积层体15的上部内的部分，且是与绝缘部件71一起将从上方起1层以上的电极层21分别分断成两个的部分。图21及图22的例中，由绝缘部件71、73将从上方起3层电极层21在Y方向分断。也就是说，由绝缘部件71、73将电极层21A、21B、21C(参考图5)在Y方向分断。此外，在Y方向分断的电极层21的数量为任意。
从Z方向观察时，绝缘部件73与绝缘部件60交叉。如图21所示，在绝缘部件73与绝缘部件60交叉的情况下，也可将如图5所示的虚线D1及虚线D3之间的积层体15的形状加工成阶梯状。也就是说，因为绝缘部件73与绝缘部件60交叉，所以在绝缘部件70间的绝缘部件71所处的部分，电极层21A、21B、21C(参考图5)在Y方向被分断。
此外，第6实施方式的效果与第5实施方式的效果相同。
(第7实施方式)
图23是表示半导体存储装置5的一部分的放大俯视图。
图23所示的区域相当于图4所示的区域。
本实施方式的半导体存储装置5中，关于绝缘部件73的宽度的大小与第6实施方式的半导体存储装置4不同。除此以外的构成与第6实施方式相同，所以省略详细的说明。
如图23所示，绝缘部件73具有绝缘部件73A1及绝缘部件73B1。
绝缘部件73A1位于第1接点区域Rc及分断区域Rd内、且在X方向上延伸的槽T4内。绝缘部件73A1的宽度W6大于绝缘部件71的宽度W1。
绝缘部件73B1位于第1接点区域Rc及分断区域Rd内、且在X方向上延伸的槽T5内。绝缘部件73B1的宽度W7小于绝缘部件70的宽度W5，且与绝缘部件73A1的宽度W6大致相同。
与第6实施方式的绝缘部件73A及绝缘部件73B相比较，本实施方式的绝缘部件73A1及绝缘部件73B1中，Y方向的宽度较大。也就是说，如图23所示的绝缘部件73A1的宽度W6及绝缘部件73B1的宽度W7大于如图21所示的绝缘部件73A的宽度W3及绝缘部件73B的宽度W4。
如果使绝缘部件73A1的宽度W6、与绝缘部件73B1的宽度W7大于绝缘部件71的宽度W1，那么在槽T4、T5内分别形成绝缘部件73A1、73B1的情况下，使缝等缺陷的产生降低，从而槽T4、T5的埋入性提高。另一方面，因为位于单元区域Rm内的绝缘部件71的宽度W1不变，所以相对于相当于电流路径的电极层21的形成面积而言的影响较少。由此，抑制电阻值变大而导致半导体存储装置5的电气特性降低。
此外，第7实施方式的除此以外的效果与第5实施方式的效果相同。
以上，对本发明的若干个实施方式进行了说明，但这些实施方式是作为示例而提出的，并非意图限定发明的范围。这些新颖的实施方式能以其他各种方式实施，且能够在不脱离发明的主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围。另外，所述的各实施方式可相互组合而实施。

Claims (8)

1.一种半导体存储装置，具备：
基板；
积层体，设置在所述基板上，具有多个电极层，这些电极层在第1方向上相互分开而积层，且在与所述基板的上表面平行的第2方向上延伸；
多个第1部件，设置在所述积层体内，且在所述第1方向及所述第2方向上延伸；
至少一个第1绝缘部件，设置在所述积层体内，以在所述第2方向上将所述多个电极层分成多个部分的方式，在所述第1方向、及与所述第2方向交叉且与所述基板的上表面平行的第3方向上延伸；以及
多个柱状部，设置在所述积层体内，在所述第1方向上延伸，且分别具有半导体部；且
所述积层体包含：所述多个柱状部所处的第1区域、所述第1绝缘部件所处的第2区域、以及第3区域，所述第1区域设置在第2区域与第3区域之间，所述第3区域是其中所述多个电极层具有阶梯状端部的区域。
2.根据权利要求1所述的半导体存储装置，其中所述多个第1部件的至少一个与所述第1绝缘部件交叉。
3.根据权利要求1所述的半导体存储装置，其中从所述第1方向观察时，所述多个第1部件的至少一个与所述第1绝缘部件以T字形状或十字形状交叉。
4.根据权利要求1所述的半导体存储装置，其中所述多个第1部件及所述第1绝缘部件包含氧化硅。
5.根据权利要求1所述的半导体存储装置，还具备：
第2绝缘部件，设置在所述积层体内，以将所述积层体上部的电极层在所述第3方向分开的方式在所述第2方向上延伸；且
所述第2绝缘部件具有一部分处在所述第3区域。
6.根据权利要求1所述的半导体存储装置，还具备：
多个柱状部，设置在所述积层体内，在所述第1方向上延伸，且分别具有半导体部；
第2绝缘部件，设置在所述积层体内，以将所述积层体上部的电极层在所述第3方向分开的方式在所述第2方向上延伸；以及
第5绝缘部件，设置在所述积层体内，以将所述积层体上部的电极层在所述第3方向分开的方式在所述第2方向上延伸，且在两端与所述多个第1部件相连；且
所述第2绝缘部件位于所述多个柱状部分别所处的多个第1区域、与所述第1区域间的第2区域；
所述第5绝缘部件位于所述第2区域，
所述第2绝缘部件及所述第5绝缘部件与所述第1绝缘部件交叉。
7.根据权利要求6所述的半导体存储装置，其中
所述第5绝缘部件的所述第3方向的宽度与所述第2绝缘部件的所述第3方向的宽度相同。
8.根据权利要求1所述的半导体存储装置，还具备：
多个柱状部，设置在所述积层体内，在所述第1方向上延伸，且分别具有半导体部；
多个第2绝缘部件，设置在所述积层体内，以将所述积层体上部的电极层在所述第3方向分开的方式在所述第2方向上延伸；
第5绝缘部件，设置在所述积层体内，以将所述积层体上部的电极层在所述第3方向分开的方式在所述第2方向上延伸，且在两端与所述多个第1部件相连；以及
第6绝缘部件，设置在所述积层体内，以将所述积层体上部的电极层在所述第3方向分开的方式在所述第2方向上延伸，且在两端与所述多个第2绝缘部件相连；且
所述多个第2绝缘部件位于所述多个柱状部分别配置的多个第1区域、与所述第1区域间的第2区域，
所述第5绝缘部件及所述第6绝缘部件位于所述第2区域，
所述第5绝缘部件及所述第6绝缘部件的所述第3方向的宽度大于所述多个第2绝缘部件中的一个的所述第3方向的宽度。
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