CN115064546A - 半导体装置 - Google Patents

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Abstract

本公开涉及半导体装置。本发明的实施方式提供能够缩小下层布线宽度的半导体装置。实施方式的半导体装置中，电极层(70)的与过孔(81)的侧面相向的端面(70a)与过孔(81)的侧面之间的、沿着过孔(81)的直径方向的距离(d1)，比绝缘体(72)的与过孔(81)的侧面相向的端面(72a)与过孔(81)的侧面之间的沿着直径方向的距离(d2)大。

Description

半导体装置
本申请是于2017年8月25日提交的申请号为201710741007.2、名称为“半导体装置及其制造方法”的专利申请的分案申请。
本申请享有以日本专利申请2017－46172号(申请日：2017年3月10日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及半导体装置及其制造方法。
背景技术
为了将在包括多个电极层在内的层叠体的上下配置的布线间连接，要求形成贯通层叠体而到达下层布线的过孔(via)。
发明内容
实施方式提供一种能够缩小下层布线宽度的半导体装置及其制造方法。
根据实施方式，半导体装置具备：下层布线；上层布线；层叠体，其设置于所述下层布线与所述上层布线之间并且具有隔着绝缘体层叠的多个电极层；过孔，其为导电性并且贯通所述层叠体而将所述上层布线与所述下层布线连接；以及绝缘膜，其设置于所述过孔与所述层叠体之间。所述电极层中的与所述过孔的侧面相向的端面与所述过孔的所述侧面之间的、沿着所述过孔的直径方向的距离，比所述绝缘体中的与所述过孔的所述侧面相向的端面与所述过孔的所述侧面之间的沿着所述直径方向的距离大。
附图说明
图1是实施方式的半导体装置的示意俯视图。
图2是实施方式的半导体装置的示意立体图。
图3是图1的A-A截面图。
图4是图3的一部分的放大截面图。
图5是图1的B-B截面图。
图6的(a)是图5的C-C截面图，图6的(b)是图5的D-D截面图。
图7～图22是示出实施方式的半导体装置的制造方法的示意截面图。
图23是实施方式的半导体装置的示意俯视图。
图24是图23的E-E截面图。
图25是图23的F-F截面图。
图26的(a)～图38是示出实施方式的半导体装置的制造方法的示意截面图。
图39是实施方式的半导体装置的示意俯视图。
图40的(a)～图42的(b)是示出实施方式的半导体装置的制造方法的示意截面图。
图43的(a)和(b)是图5的一部分的放大截面图。
具体实施方式
以下参照附图对实施方式进行说明。此外，在各图中，对相同的要素标注了相同的符号。
在实施方式中，作为半导体装置，对具有例如三维构造的存储器单元阵列的半导体存储装置进行说明。
图1是实施方式的半导体装置中的单元阵列区域的示意俯视图。
图2是实施方式的半导体装置中的存储器单元阵列1的示意立体图。
图3是图1的A－A截面图。
如图1所示，在单元阵列区域内配置有多个柱状部CL和多个过孔81。多个柱状部CL贯通图2和图3所示的层叠体100。多个过孔81也如后述那样贯通层叠体100。
在图2中，将相对于基板10的主面平行且相互正交的2个方向设为X方向和Y方向，将相对于该X方向和该Y方向双方正交的方向设为Z方向(层叠方向)。其他的图的X方向、Y方向以及Z方向，分别与图2的X方向、Y方向以及Z方向对应。
存储器单元阵列1具有：源层SL、设置在源层SL上的层叠体100、多个柱状部CL、多个分离部61以及设置于层叠体100的上方的多个位线BL。
如图3所示，在基板10与源层SL之间设置有电路层11。电路层11包含例如作为金属布线的下层布线12。在下层布线12与基板10之间、下层布线12与源层SL之间以及下层布线12彼此之间设置有绝缘层13。源层SL通过未图示的过孔与下层布线12连接。
基板10例如是硅基板。在基板10的表面形成有例如MOSFET(metal-oxide-semiconductor field effect transistor，金属氧化物半导体场效应晶体管)构造的晶体管。形成于电路层11和基板10的表面的晶体管构成存储器单元阵列1的检测放大器电路、字线驱动器电路等控制电路。
柱状部CL形成为在层叠体100内在该层叠体100的层叠方向(Z方向)上延伸的大致圆柱状。多个柱状部CL例如交错排列。或者，多个柱状部CL也可以沿着X方向和Y方向呈正方网格状排列。
分离部61在X方向上延伸，将层叠体100在Y方向上分离成多个块(或者指状部)。如图3所示，分离部61是埋入缝隙(slit)内的绝缘膜。
图2所示的多个位线BL，是在Y方向上延伸的例如金属膜。多个位线BL在X方向上相互分离。
柱状部CL的后述的半导体主体20的上端部，经由图2所示的连接器Cb和连接器V1连接于位线BL。
如图3所示，源层SL是含金属的层15和半导体层16的层叠膜。含金属的层15设置于绝缘层13与半导体层16之间。含金属的层15例如是钨层或钨的硅化物层。半导体层16是含杂质(例如磷)并具有导电性的多晶硅层。
也可以在含金属的层(钨层)15与半导体层(多晶硅层)16之间形成有金属氮化膜(氮化钛膜)。
在源层SL上设置有层叠体100。层叠体100具有在相对于基板10的主面垂直的方向(Z方向)上层叠的多个电极层70。在上下相邻的电极层70之间设置有绝缘层(绝缘体)72。电极层70之间的绝缘体也可以是空隙。在最下层的电极层70与源层SL之间设置有绝缘层72。在最上层的电极层70上设置有绝缘层41。源层SL比电极层70的1层的厚度厚。
电极层70是金属层。电极层70例如是包含钨作为主成分的钨层、或者包含钼作为主成分的钼层。绝缘层72例如是包含氧化硅作为主成分的氧化硅层。
柱状部CL在层叠体100内在该层叠体100的层叠方向上延伸，柱状部CL的半导体主体20的下端部与源层SL的半导体层16相接触。
图4是图3的一部分的放大截面图。
柱状部CL具有：存储器膜30、半导体主体20和绝缘性的芯膜50。存储器膜30是具有沟道绝缘膜31、电荷蓄积膜(电荷蓄积部)32以及块绝缘膜33的绝缘膜的层叠膜。
如图3所示，半导体主体20形成为在层叠体100内在层叠方向上连续地延伸并到达源层SL的管状。芯膜50设置于管状的半导体主体20的内侧。存储器膜30设置于层叠体100与半导体主体20之间，从外周侧包围半导体主体20。
如图4所示，沟道绝缘膜31设置于半导体主体20与电荷蓄积膜32之间，并与半导体主体20相接触。电荷蓄积膜32设置于沟道绝缘膜31与块绝缘膜33之间。块绝缘膜33设置于电荷蓄积膜32与电极层70之间。
半导体主体20、存储器膜30以及电极层70构成存储器单元MC。存储器单元MC，具有电极层70隔着存储器膜30包围了半导体主体20的周围的纵型晶体管构造。
在该纵型晶体管构造的存储器单元MC中，半导体主体20例如是硅的沟道主体，电极层70作为控制栅来发挥功能。电荷蓄积膜32作为蓄积从半导体主体20注入的电荷的数据存储层来发挥功能。
实施方式的半导体存储装置，是能够电自由地进行数据的擦除·写入、即使切断电源也能够保持存储内容的非易失性半导体存储装置。
存储器单元MC例如是电荷俘获(charge trapping)型的存储器单元。电荷蓄积膜32在绝缘性的膜中具有很多捕获电荷的俘获点(trap site)，例如包括氮化硅膜。或者，电荷蓄积膜32也可以是周围被绝缘体包围的、具有导电性的浮置栅。
沟道绝缘膜31在从半导体主体20对电荷蓄积膜32注入电荷时或者在蓄积于电荷蓄积膜32的电荷向半导体主体20释放时成为势垒。沟道绝缘膜31例如包括氧化硅膜。
块绝缘膜33防止蓄积于电荷蓄积膜32的电荷向电极层70释放。另外，块绝缘膜33防止电荷从电极层70向柱状部CL的向后隧穿(back-tunneling)。
块绝缘膜33具有第一块膜34和第二块膜35。第一块膜34例如是氧化硅膜。第二块膜35是介电常数比氧化硅膜高的金属氧化膜。作为该金属氧化膜，可以列举例如氧化铝膜、氧化锆膜、氧化铪膜。
第一块膜34设置于电荷蓄积膜32与第二块膜35之间。第二块膜35设置于第一块膜34与电极层70之间。
沟道绝缘膜31、电荷蓄积膜32以及第一块膜34在层叠体100的层叠方向上连续地延伸。第二块膜35也设置于电极层70与绝缘层72之间。第二块膜35在层叠体100的层叠方向上分离而不连续。
或者，也可以，在电极层70与绝缘层72之间不形成第二块膜35，而是沿着层叠方向连续地形成第二块膜35。或者，也可以，块绝缘膜33是沿着层叠方向连续的单层膜。
如图2所示，在层叠体100的上层部设置有漏侧选择晶体管STD。在层叠体100的下层部设置有源侧选择晶体管STS。
漏侧选择晶体管STD，是具有上层侧的至少1层电极层70作为漏侧选择栅的纵型晶体管，源侧选择晶体管STS是具有下层侧的至少1层电极层70作为源侧选择栅的纵型晶体管。
半导体主体20的与漏侧选择栅相向的部分，作为沟道来发挥功能，该沟道与漏侧选择栅之间的存储器膜30，作为漏侧选择晶体管STD的栅绝缘膜来发挥功能。
半导体主体20的与源侧选择栅相向的部分，作为沟道来发挥功能，该沟道与源侧选择栅之间的存储器膜30，作为源侧选择晶体管STS的栅绝缘膜来发挥功能。
如图3所示，作为漏侧选择栅来发挥功能的电极层70，不仅通过分离部61而且还通过分离部62在Y方向上分离开。如图1所示，分离部62与分离部61平行地在X方向上延伸。
既可以设置经过半导体主体20而串联连接的多个漏侧选择晶体管STD，也可以设置经过半导体主体20而串联连接的多个源侧选择晶体管STS。对多个漏侧选择晶体管STD的多个漏侧选择栅赋予同一栅电位，对多个源侧选择晶体管STS的多个源侧选择栅赋予同一栅电位。
在漏侧选择晶体管STD与源侧选择晶体管STS之间设置有多个存储器单元MC。多个存储器单元MC、漏侧选择晶体管STD以及源侧选择晶体管STS通过柱状部CL的半导体主体20而串联连接，并构成一个存储器串(memory string)。该存储器串在相对于XY面平行的面方向上例如交错配置，多个存储器单元MC在X方向、Y方向以及Z方向上三维地设置。
接下来，对过孔81进行说明。
图5是图1的B-B截面图。
图6的(a)是图5的C-C截面图。
图6的(b)是图5的D-D截面图。
在图1所示的单元阵列区域的一部分区域不配置多个柱状部CL而配置有多个过孔81。进一步，在多个过孔81的周围配置有多个柱状部HR。柱状部HR贯通层叠体100，是与柱状部CL同样的构造，但是不连接位线BL。或者，柱状部HR是绝缘膜的柱。
如图5和图6所示，过孔81形成为大致圆柱状，贯通层叠体100、源层SL以及源层SL正下方的绝缘层13，到达下层布线12。过孔81的下端部与下层布线12相接触。过孔81具有导电性，例如是金属过孔。
在层叠体100之上设置有绝缘层42，在该绝缘层42上设置有例如作为金属布线的上层布线18。在上层布线18的周围设置有绝缘层43。在过孔81的上端与上层布线18之间设置有贯通绝缘层42的过孔82。上层布线18和下层布线12，通过过孔82和过孔81而电连接。
在大致圆柱状的过孔81的侧面以包围过孔81的方式设置有绝缘膜63。绝缘膜63设置于过孔81的侧面与电极层70之间、过孔81的侧面与绝缘层72之间以及过孔81的侧面与源层SL之间。
如图6的(a)所示，电极层70隔着绝缘膜63包围过孔81的周围。如图6的(b)所示，绝缘层72隔着绝缘膜63包围过孔81的周围。源层SL也隔着绝缘膜63包围过孔81的周围。
电极层70的与过孔81的侧面相向的端面70a，以与绝缘层72的与过孔82的侧面相向的端面72a相比远离过孔81的方式在过孔81的直径方向上后退。源层SL的与过孔81的侧面相向的端面15a、16a也以与绝缘层72的端面72a相比远离过孔81的方式在过孔81的直径方向上后退。
电极层70的端面70a与过孔81的侧面之间的、沿着过孔81的直径方向的距离d1，比绝缘层72的端面72a与过孔81的侧面之间的沿着所述直径方向的距离d2大。
源层SL的端面15a、16a与过孔81的侧面之前的沿着所述直径方向的距离也比绝缘层72的端面72a与过孔81的侧面之间的沿着所述直径方向的距离d2大。
电极层70的端面70a与过孔81的侧面之间的绝缘膜63的、沿着过孔81的直径方向的厚度(与上述距离d1相当)，比绝缘层72的端面72a与过孔81的侧面之间的绝缘膜63的沿着所述直径方向的厚度(与上述距离d2相当)厚。
源层SL的端面15a、16a与过孔81的侧面之间的绝缘膜63的沿着所述直径方向的厚度也比绝缘层72的端面72a与过孔81的侧面之间的绝缘膜63的沿着所述直径方向的厚度厚。
如图5所示，过孔81的侧面和底部的位置收敛在下层布线12的布线宽度内，与下层布线12的宽度方向的边缘12a相比不向外侧伸出。电极层70的端面70a在过孔81的直径方向上与下层布线12的边缘12a相比位于外侧。源层SL的端面15a、16a，在过孔81的直径方向上与下层布线12的边缘12a相比也位于外侧。
如图6的(a)所示，包围过孔81的周围的电极层70的端面70a间的距离(沿着过孔81的直径方向的距离D1)与过孔81和电极层70之间的绝缘膜63的外径对应。该距离(外径)D1比下层布线12的布线宽度W大。
如图5所示，层叠体100具有绝缘膜63与绝缘层72在层叠体100的层叠方向上交替反复的部分。
接下来，对实施方式的半导体装置的制造方法进行说明。
首先，参照图7～图15来说明对于图3所示的截面构造部的工序。
如图7所示，在基板10上形成包含下层布线12的电路层11，在该电路层11上形成源层SL。在电路层11的绝缘层13上形成含有金属的层15，在该含有金属的层15上形成半导体层16。
在源层SL上交替地层叠作为第二层的绝缘层72和作为第一层的牺牲层71。反复进行将绝缘层72与牺牲层71交替层叠的步骤，在源层SL上形成具有多个牺牲层71和多个绝缘层72的层叠体100。在最上层的牺牲层71上形成绝缘层41。例如，牺牲层71是氮化硅层，绝缘层72是氧化硅层。
如图8所示，在层叠体100形成有多个内存孔MH。内存孔MH通过使用未图示的掩模层的RIE(reactive ion etching，反应离子蚀刻)法来形成。内存孔MH贯通层叠体100而到达源层SL的半导体层16。
如图9所示，在内存孔MH内形成有层叠膜30a。层叠膜30a沿着内存孔MH的侧面和底部共形地形成。层叠膜30a例如包括图4所示的存储器膜30中的沟道绝缘膜31、电荷蓄积膜32以及第一块膜34。在内存孔MH内依次形成有第一块膜34、电荷蓄积膜32以及沟道绝缘膜31。
在层叠膜30a的内侧形成有保护硅膜20a。保护硅膜20a沿着内存孔MH的侧面和底部共形地形成。
接着，如图10所示，在绝缘层41上形成掩模层150，通过RIE法将堆积于内存孔MH的底部的保护硅膜20a和层叠膜30a去除。在采用该RIE时，形成于内存孔MH的侧面的层叠膜30a被保护硅膜20a覆盖而受保护，不受RIE的损伤。
在去除了掩模层150后，如图11所示，在内存孔MH内形成硅主体膜20b。硅主体膜20b形成在保护硅膜20a的侧面和从内存孔MH的底部露出的半导体层16上。硅主体膜20b的下端部与半导体层16相接触。
保护硅膜20a和硅主体膜20b，在作为例如非晶硅膜被形成后，通过热处理而结晶化成多晶硅膜。
在硅主体膜20b的内侧形成有芯膜50。包含层叠膜30a、半导体主体20以及芯膜50的多个柱状部CL形成于层叠体100内。
例如膜的层叠构造与柱状部CL相同的柱状部HR也能够与柱状部CL同时形成。之后，在形成柱状部CL和/或柱状部HR时堆积于绝缘层41上的膜，通过化学机械研磨(CMP，chemical mechanical polishing)或回蚀(etch back)而被去除。
在形成柱状部CL后，如图12所示，在后面的步骤中形成分离部62，该分离部62将可置换成作为漏侧选择栅来发挥功能的电极层70的至少最上层的牺牲层71分离开。
之后，如图13所示，通过使用未图示的掩模层的RIE法在层叠体100形成多个缝隙ST。缝隙ST贯通层叠体100并达到源层SL。缝隙ST在X方向上延伸，将层叠体100在Y方向上分离成多个块。
接着，通过经过缝隙ST而供给的蚀刻液或蚀刻气体将牺牲层71去除。例如，使用含磷酸的蚀刻液将作为氮化硅层的牺牲层71去除。
牺牲层71被去除，如图14所示，在上下相邻的绝缘层72之间形成空隙75。空隙75也形成在最上层的绝缘层72与绝缘层41之间。
配置有多个柱状部CL、HR的区域的多个绝缘层72，以包围多个柱状部CL、HR的侧面的方式与柱状部CL、HR的侧面相接触。多个绝缘层72通过这样的与多个柱状部CL、HR的物理结合而被支撑，保持绝缘层72间的空隙75。
如图15所示，在空隙75隔着图4所示的第二块膜35形成电极层70。例如通过CVD法来形成第二块膜35和电极层70。经过缝隙St将源气体供给到空隙75。在缝隙ST的侧面形成的电极层70被去除。
之后，在缝隙ST内埋入绝缘膜，形成图3所示的分离部61。
接下来，参照图16～图21来说明对于图5所示的截面构造部的工序。
如图16所示，在要配置过孔81的区域中，在基板10上也依次形成电路层11、源层SL和层叠体100。
接着，在形成柱状部CL之前或在形成柱状部CL之后，如图17所示形成孔80。
孔80贯通层叠体100、源层SL以及源层SL正下方的绝缘层13而到达下层布线12。孔80通过使用未图示的掩模层的RIE法来形成。层叠体100的牺牲层71还未置换成电极层70。
孔80的直径比下层布线12的布线宽度小，孔80与下层布线12的边缘12a相比不向外侧伸出。
例如将作为硅层的半导体层16作为阻挡层(stopper)，使相同的蚀刻气体连续地对多个牺牲层71和多个绝缘层72进行蚀刻。接着，将包含金属的15作为阻挡层，对半导体层16进行蚀刻。接着，将绝缘层13作为阻挡层，对含有金属的层15进行蚀刻。接着，将下层布线12作为阻挡层，对绝缘层13进行蚀刻。
牺牲层71的端面71a、绝缘层72的端面72a、半导体层16的端面16a以及含有金属的层15的端面15a，分别以包围孔80的方式在孔80的周方向上连续并在孔80露出。
接下来，使牺牲层71的端面71a位于与在孔80露出的图17所示的第一位置相比在孔80的直径方向上远离孔80的图18所示的第二位置。
通过药液处理、CDE(Chemical Dry Etching，化学干法蚀刻)等各向同性蚀刻使牺牲层71的端面71a后退到第二位置。例如，使用含磷酸的蚀刻液对作为氮化硅层的牺牲层71的端面71a进行蚀刻而使其后退到第二位置。
通过各向同性蚀刻，使半导体层16的端面16a和含有金属的层15的端面15a也分别从图17所示的第一位置后退到图18所示的第二位置。
牺牲层71的端面71a、半导体层16的端面16a以及含有金属的层15的端面15a，与绝缘层41的孔80侧的端面41a、绝缘层72的孔80侧的端面72a以及绝缘层13的孔80侧的端面13a相比在孔80的直径方向上后退。
后退了的牺牲层71的端面71a、半导体层16的端面16a以及含有金属的层15的端面15a的一部分(图18所示的截面中的两侧部分)，在孔80的直径方向上位于比下层布线12的布线宽度方向上的边缘12a靠外侧的位置。
通过牺牲层71的端面71a的后退，在绝缘层41与绝缘层72之间和上下相邻的绝缘层72彼此之间形成空隙79。通过源层SL的端面(半导体层16的端面16a和含有金属的层15的端面15a)的后退，在最下层的绝缘层72与绝缘层13之间形成空隙77。
如图19所示，在孔80内形成绝缘膜63。例如通过CVD法或ALD(atomic layerdeposition，原子层沉积)法，绝缘膜63沿着孔80的侧面和底部共形地形成。绝缘膜63也形成于通过牺牲层71的端面71a的后退而形成的空隙79和通过源层SL的端面的后退而形成的空隙77。
绝缘膜63是与牺牲层71不同材料的膜，例如是氧化硅膜。
在孔80内的绝缘膜63的内侧残留有空腔(孔80的一部分)。接着，例如通过RIE法将形成于孔80的底部的绝缘膜63去除。如图20所示，在孔80的底部，下层布线12露出。
之后，如图21所示，在孔80内形成过孔81。在孔80内例如埋入金属材料。过孔81的下端部与下层布线12相接触。
之后，如前述的图13～图15所示，进行缝隙ST的形成和经过缝隙ST的牺牲层71向电极层70的置换。
进一步，如图5所示，在绝缘层41上形成绝缘层42，在该绝缘层42内形成与过孔81的上端相接触的过孔82。之后，在绝缘层42上形成绝缘层43，在该绝缘层43内形成与过孔82的上端相接触的上层布线18。
根据实施方式，不仅在单元阵列区域的周边还在单元阵列区域内配置下层布线12和与下层布线12连接的过孔81，由此，芯片面积能够缩小。另外，存储器单元阵列1与控制电路之间的布线长度能够缩短，工作速度能够提高。
在导电层(电极层70、源层SL)与过孔81之间，为了确保导电层与过孔81之间的耐压而要求足够的距离(图5、图6的(a)所示距离d1)。作为比较例，可以考虑形成在过孔81的直径加上(2×d1)的宽度而得的直径的孔。下层布线12作为形成孔时的蚀刻阻挡层来发挥功能，下层布线12的布线宽度比孔的直径大，以使得在从下层布线12伸出的区域不发生蚀刻。若增加了用于导电层与过孔81之前的耐压的距离d1，则在上述比较例中孔的直径也变大、下层布线宽度也变大。这会能够导致下层布线的配置空间的增大、芯片面积的增大。
根据实施方式，形成直径(图6的(b)中的D2)为比在过孔81的直径上加上(2×d1)的宽度而得的直径(图6的(a)中的D1)小的孔80，因此，下层布线12的宽度也能够缩小。这使得芯片面积能够缩小。
即使减小孔80的直径，在形成孔80之后，也如前述的图18所示，使要置换成电极层70的牺牲层71的端面71a和源层SL的端面15a、16a在孔80的直径方向上后退，因此能够确保导电层(电极层70、源层SL)与过孔81之间的耐压。
导电层的后退量、即导电层与过孔81之间的绝缘膜63的厚度(沿着过孔81的直径方向的厚度)设定为至少在导电层与过孔81之间能够确保充分耐压的厚度。
另外，可以设定导电层的后退量，以使得即使在去除牺牲层71时绝缘膜63或多或少地被蚀刻了，也能够残留确保上述耐压的足够膜厚的绝缘膜63。
另外，导电层的后退量的增大对牺牲层71被去除而形成了空隙75的层叠体100中的过孔81的周边部分赋予针对挠曲的高强度。
图22示出下述例子：不通过蚀刻而通过对牺牲层71的孔80侧的端部进行氧化，使牺牲层71的端面71a位于相对于在孔80露出的图17所示的第一位置在孔80的直径方向上远离孔80的第二位置。
例如在氧化性气氛中，对作为氮化硅层的牺牲层71的孔80侧的端部进行氧化，在其端部形成绝缘膜(氧化硅膜)64。绝缘膜64形成于牺牲层71的端面71a与孔80之间，牺牲层71的端面71a位于与图17所示的第一位置相比在孔80的直径方向上远离孔80的第二位置。
另外，也可以，使用例如浓硝酸对作为硅层的半导体层16的孔80侧的端部进行氧化，在其端部形成绝缘膜(氧化硅膜)65。绝缘膜65形成于半导体层16的端面16a与孔80之间，半导体层16的端面16a位于与图17所示的第一位置相比在孔80的直径方向上远离孔80的第二位置。
另外，也可以，对含有金属的层15的孔80侧的端部进行氧化，在其端部形成绝缘膜(金属氧化膜)66。绝缘膜66形成于含有金属的层15的端面15a与孔80之间，含有金属的层15的端面15a位于与图17所示的第一位置相比在孔80的直径方向上远离孔80的第二位置。
在图22的步骤之后，如图19所示，沿着孔80的侧面和底部形成绝缘膜63，之后继续进行前述的图20以后的步骤。
图23是示出单元阵列区域的另一例的示意俯视图。
图24是图23的E-E截面图。
图25是图23的F-F截面图。
图24所示的构造，在导电层78设置于源层SL与层叠体100之间这一点上，与前述的图3所示的构造不同。在源层SL的半导体层16上设置有绝缘层44，在该绝缘层44上设置有导电层78。在导电层78上设置有绝缘层72，在该绝缘层72上设置有最下层的电极层70。其他构成与图3相同。
柱状部CL贯通层叠体100、导电层78以及绝缘层44。柱状部CL的半导体主体20在与导电层78相比靠下方与源层SL的半导体层16相接触。分离部61将层叠体100和导电层78在Y方向上分离成多个块。
导电层78的厚度比电极层70的1层的厚度和绝缘层72的1层的厚度都厚。导电层78是例如掺杂了杂质的多晶硅层。导电层78作为源侧选择晶体管STS的源侧选择栅SGS发挥功能。下层侧的电极层70可以不作为源侧选择栅而作为存储器单元MC的控制栅来使用。
另外，导电层78作为在层叠体100形成孔和/或缝隙的蚀刻时的阻挡层来发挥功能。
如图25所示，导电性的过孔85贯通层叠体100。源层SL的过孔85的下方的部分成为通过绝缘膜14而与源层SL分离开的下层布线87。下层布线87与源层SL同样地具有含有金属的层15与半导体层16的层叠构造。
过孔85贯通层叠体100、导电层78、绝缘层44以及下层布线87的半导体层16而到达下层布线87的含有金属的层15。过孔85的下端面与含有金属的层15相接触。过孔85的下端部的侧面与半导体层16相接触。
下层布线12位于下层布线87之下。在下层布线87与下层布线12之间，设置有将下层布线87与下层布线12连接的过孔86。上层布线18与下层布线12通过过孔82、过孔85、下层布线87以及过孔86而电连接。
在过孔85的侧面与层叠体100之间和过孔85的侧面与导电层78之间设置有绝缘膜91。绝缘膜91具有确保电极层70与过孔85之间的耐压和导电层78与过孔85之间的耐压的足够的膜厚。
如图23所示，绝缘膜91包围圆柱状的过孔85的周围。另外，多个过孔85在图23所示的单元阵列区域内，在沿着X方向延伸的分离部61的线上重叠地配置。过孔85的直径比分离部61的宽度大。
用于形成过孔85的孔和用于形成分离部61的缝隙ST，同时形成。
以下，参照图26～图34，对过孔85和分离部61的形成方法进行说明。
图26的(b)、图27的(b)、图28的(b)、图29的(b)、图30的(b)、图31的(b)、图32的(b)、图33的(b)以及图34的(b)是图23的F-F截面部的工序截面图。
图26的(a)、图27的(a)、图28的(a)、图29的(a)、图30的(a)、图31的(a)、图32的(a)、图33的(a)以及图34的(a)是图23的G-G截面部的工序截面图。
在这些各图中，省略了基板10的图示。
图26的(a)和(b)所示的各层依次形成。在要形成过孔85的部分，如图26的(b)所示，在下层布线12上形成过孔86之后，层叠源层SL，通过绝缘膜14将过孔86上的源层SL分离开，形成经由过孔86与下层布线12连接的下层布线87。
图35的(a)示出下层布线87的横截面。绝缘膜14包围例如圆柱状的下层布线87的周围。
在下层布线87和源层SL上隔着绝缘层44而形成导电层78。在该导电层78上形成包含多个牺牲层71和多个绝缘层72的层叠体100。
之后，与前述的实施方式同样地，在层叠体100形成多个柱状部CL、HR。柱状部CL的半导体主体20的下端部与源层SL的半导体层16相接触。
之后，如图27的(a)所示，在层叠体100形成缝隙ST。在形成该缝隙ST时同时也形成图27的(b)所示的第一孔84。
多个缝隙ST和多个第一孔84，通过使用未图示的掩模层的相同的RIE步骤同时形成。缝隙ST和第一孔84都贯通层叠体100而到达导电层78。将导电层78作为阻挡层，多个牺牲层71和多个绝缘层72通过使用同样的气体的RIE法连续地被蚀刻。
如图23所示，多个第一孔84在沿着X方向延伸的缝隙ST的线上重叠地配置。
第一孔84的直径比缝隙ST的宽度大。因此，第一孔84具有蚀刻的进行比缝隙ST快的倾向，通过厚的导电层78来吸收缝隙ST与第一孔84之间的蚀刻速度差(底部位置的偏差)。进一步，多个第一孔84间的蚀刻速度差(底部位置的偏差)也通过厚的导电层78来吸收。能够不产生会穿透至比导电层78靠下方的位置的第一孔84地，使多个第一孔84的底部和多个缝隙ST的底部可靠地位于导电层78内。
接下来，将绝缘层(例如氧化硅层)44作为阻挡层，通过RIE法同时对残留于缝隙ST的底部之下的导电层78和残留于第一孔84的底部之下的导电层78进行蚀刻。
如图28的(a)和(b)所示，在缝隙ST的底部和第一孔84的底部，例如作为氧化硅层的绝缘层44露出。
之后，通过经过缝隙ST和第一孔84的蚀刻，将牺牲层71去除。例如，利用含有磷酸的蚀刻液将作为氮化硅层的牺牲层71去除。
如图29的(a)和(b)所示，在上下相邻的绝缘层72彼此之间和最上层的绝缘层72与绝缘层41之间形成空隙75。此时，多个绝缘层72由已经形成了的柱状部CL、HR支撑，保持空隙75。
如图30的(a)和(b)所示，在空隙75形成电极层70。电极层70的源气体经过缝隙ST和第一孔84被供给到空隙75。
之后，在缝隙ST内和第一孔84内通过例如CVD法来形成绝缘膜。如图31的(b)所示，在第一孔84的侧面和底部，沿着该侧面和该底部共形地形成绝缘膜91。在第一孔84内的绝缘膜91的内侧残留有空腔(第一孔84的一部分)。
缝隙ST的宽度比第一孔84的直径小，因此如图31的(a)所示，缝隙ST内被绝缘膜61填埋。此外，绝缘膜61和绝缘膜91用不同的符号表示，但是它们是在同一步骤中同时形成的同一材料(例如氧化硅)的膜。
之后，通过将下层布线87的半导体层16作为阻挡层的RIE法，对第一孔84的底部的绝缘膜91和该绝缘膜91之下的绝缘层44进行蚀刻。如图32的(b)所示，半导体层16在第一孔84的底部露出。
此时，堆积在绝缘层41上的绝缘膜61、91变薄、或消失。如图32的(a)所示，缝隙ST内的绝缘膜61残留。
接下来，通过将含有金属的层15作为阻挡层的RIE法对在第一孔84的底部露出的半导体层16进行蚀刻。
通过第一孔84之下的绝缘层44和半导体层16的去除，如图33的(b)所示，在第一孔84之下形成直径比第一孔84小的第二孔83。第二孔83与第一孔84相连，下层布线87的含有金属的层15在第二孔83的底部露出。
第二孔83的直径比下层布线87的平面尺寸(直径或者宽度)小。第二孔83的侧面与下层布线87的边缘相比未向外侧伸出。
接下来，如图34的(b)所示，在第一孔84内和第二孔83内形成过孔85。例如金属材料埋入第一孔84内和第二孔83内。
之后，如图25所示，在绝缘层41上形成绝缘层42，在该绝缘层42内形成与过孔85的上端相接触的过孔82。之后，在绝缘层42上形成绝缘层43，在该绝缘层43内形成与过孔82的上端相接触的上层布线18。
图36～图38示出图23的F-F截面部的另一例的工序截面图。
如图36所示，在第一孔84与下层布线12之间未设置源层SL。在形成有源层SL的层(layer)中，在第一孔84与下层布线12之间设置有绝缘层18。
图35的(b)示出绝缘层18的横截面。在第一孔84与下层布线12之间，源层SL例如圆形状地被去除。
同样地前进到前述的图31的(b)所示的步骤，如图36所示，在第一孔84的侧面和底部形成绝缘膜91。
接着，通过将作为金属布线的下层布线12作为阻挡层的RIE法，对第一孔84的底部的绝缘膜91和该绝缘膜91之下的绝缘层44、18、13进行蚀刻。绝缘膜91和绝缘层44、18、13例如是氧化硅膜。
如图37所示，在第一孔84之下形成直径比第一孔84小的第二孔83。第二孔83与第一孔84相连，下层布线12在第二孔83的底部露出。
第二孔83的直径比下层布线12的平面尺寸(宽度)小。第二孔83的侧面与下层布线12的边缘相比未向外侧伸出。
在形成第二孔83的蚀刻时，在堆积于层叠体100上的绝缘膜91上预先形成掩模层151。能够通过例如覆盖性(coverage)差的成膜法，不封塞第一孔84地形成碳系材料的掩模层151。在也包含图31的(a)所示的部分的层叠体100的整个面形成掩模层151。
即使第一孔84的底部的绝缘膜91和绝缘层44、18、13的合计厚度明显比堆积于层叠体100上的绝缘膜91的厚度厚，也能够通过掩模层151来防止层叠体100的蚀刻。
接着，如图38所示，在第一孔84内和第二孔83内形成过孔85。例如金属材料被埋入第一孔84内和第二孔83内。过孔85的下端部与下层布线12相接触
以上说明了的第一孔84具有在过孔85的直径上加上了绝缘膜91的膜厚(过孔85的直径方向上的厚度)的2倍的宽度而得的直径。绝缘膜91具有确保过孔85与导电层(电极层70、导电层78)之间的耐压的足够的膜厚。
即使为确保上述耐压所要求的绝缘膜91的膜厚增大、第一孔84的直径增大，第一孔84也不会达到下层布线87或下层布线12，因此，也可以使下层布线87或下层布线12的平面尺寸不比第一孔84的直径大。能够通过厚的导电层(阻挡层)78可靠地使形成第一孔84的蚀刻停止，第一孔84不穿透至下层布线87或下层布线12的层。
接着，在第一孔84内形成绝缘膜91之后，在第一孔84的底部的下方形成直径比第一孔84小的第二孔83。通过分两个阶段形成用于贯通层叠体100的过孔85的孔，能够确保过孔85与导电层(电极层70、导电层78)之间的耐压距离，同时缩小下层布线87或下层布线12的平面尺寸。这使得芯片面积能够缩小。
图39是示出单元阵列区域的又一例的示意俯视图。
如图39所示，多个过孔85(第一孔84)也可以在沿X方向延伸的分离部62的线上重叠地配置。在形成分离部62之后，按各分离部62对层叠体100进行蚀刻而形成第一孔84。在该情况下，也能够同时形成缝隙ST和第一孔84。
在前述的图18所示的例子中，在将牺牲层71置换成电极层70之前，使牺牲层71的端面71a在孔80的直径方向上后退了，但是，也可以在将牺牲层71置换成了电极层70之后，使电极层70的端面在孔80的直径方向上后退。
以下，参照图40～图42对使电极层70的端面后退的工序进行说明。
在包括多个牺牲层71和多个绝缘层72的层叠体100，在形成了柱状部CL、HR之后，同时形成缝隙ST和孔80。孔80的直径比缝隙ST的宽度大。
与图23所示的孔84(过孔85)同样地，多个孔80(过孔81)能够在沿X方向延伸的缝隙ST(分离部61)的线上重叠地配置。或者，与图39所示的孔84(过孔85)同样地，多个孔80(过孔81)能够在沿X方向延伸的分离部62的线上重叠地配置。
之后，如图40的(a)和(b)所示，经过这些缝隙ST和孔80将牺牲层71置换成电极层70。
接着，如图41的(b)所示，使电极层70的孔80侧的端面70a后退，以使得其在孔80的直径方向上远离孔80。使源层SL的端面15a、16a也后退。
此时，如图41的(a)所示，电极层70的缝隙ST侧的端面70a也后退，以使得其在缝隙ST的宽度方向上远离缝隙ST。源层SL的缝隙ST侧的端面15a、16a也后退，以使得其在缝隙ST的宽度方向上远离缝隙ST。
接着，如图42的(b)所示，在孔80的侧面和底部沿着该侧面和该底部形成绝缘膜63。绝缘膜63也形成于通过电极层70的端面70a的后退而形成的空隙79和通过源层SL的端面15a、16a的后退而形成的空隙77。
此时，如图42的(a)所示，在缝隙ST内也形成绝缘膜61。缝隙ST的宽度比孔80的直径小，因此，缝隙ST内由绝缘膜61填埋。在通过电极层70和源层SL的后退而形成的、缝隙ST的侧方的空隙79、77，也形成绝缘膜61。
之后，在将图42的(b)所示的孔80的底部的绝缘膜63去除之后，在孔80内形成与下层布线12相接触的过孔81。
此外，在图40的(a)和(b)的步骤之后，也可以，取代通过蚀刻使电极层70的端面70a后退，而通过氧化处理使电极层70的孔80侧的端部和电极层70的缝隙ST侧的端部形成为绝缘膜。也可以通过氧化处理使源层SL的孔80侧的端部和源层SL的缝隙ST侧的端部也形成为绝缘膜。
图43的(a)和(b)是图5的一部分的放大截面图。
根据通过蚀刻实现的牺牲层71的端面71a或电极层70的端面70a的向第二位置的后退量、由该后退产生的空隙79的容积、绝缘膜63的膜厚等，有时会在绝缘膜63的过孔81侧的内周面形成凹陷部63a。
凹陷部63a在与电极层70的端面70a相向的位置向朝向端面70a的方向凹陷。在包围过孔81的外周面的绝缘膜63中，与电极层70相向的部分的内径，比与绝缘层72相向的部分的内径大。
另外，根据使牺牲层71的端面71a(或电极层70的端面70a)后退的蚀刻、将牺牲层71去除时的蚀刻、牺牲层70的端部(或电极层70的端部)的氧化条件，有时电极层70的端面70a(电极层70与绝缘膜63的边界)无法成为沿着膜厚方向的直的形状。
图43的(a)示出电极层70的端面70a的膜厚方向上的中央部与膜厚方向上的边缘相比向远离绝缘膜63的方向凹入的形状的例子。
图43的(b)示出电极层70的端面70a的膜厚方向上的中央部与膜厚方向上的边缘相比向绝缘膜63侧突出的形状的例子。
在上述实施方式中，作为第一层71而例示了氮化硅层，但是作为第一层71也可以使用金属层或掺杂了杂质的硅层。在该情况下，第一层71保持原样成为电极层70，因此不需要将第一层71置换成电极层的工序。
说明了本发明的几个实施方式，但是这些实施方式是作为例子而提出的，不用于限定发明的范围。这些新的实施方式也可以按其他各种各样的方式来实施，能够在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式及其变形，包含于发明的范围或主旨，并且包含于技术方案所记载的发明及其等同的范围。

Claims (35)

1.一种半导体装置，具备：
下层布线层，其包括第1下层布线以及第2下层布线；
上层布线层，其包括第1上层布线以及第2上层布线；
层叠体，其设置于所述下层布线层与所述上层布线层之间，并且具有在第1方向上隔着绝缘体层叠的第1电极层以及第2电极层；
源层，其设置于所述下层布线层与所述层叠体之间；
导电层，其设置于所述源层与所述层叠体之间，并且在所述第1方向上，其厚度比所述第1电极层以及所述第2电极层中的1个电极层的厚度厚；
第1导电性过孔，其将所述层叠体、所述源层以及所述导电层贯通而将所述第1上层布线层与所述第1下层布线层连接；以及
第2导电性过孔，其将所述层叠体、所述源层以及所述导电层贯通而将所述第2上层布线层与所述第2下层布线层连接，在与所述第1方向交叉的第2方向上配置于所述第1导电性过孔的旁边，
所述层叠体的一部分在所述第2方向上介于所述第1导电性过孔与所述第2导电性过孔之间。
2.根据权利要求1所述的半导体装置，
还具备设置于所述第1导电性过孔与所述层叠体之间、以及所述第1导电性过孔与所述导电层之间的第1绝缘膜，所述第1导电性过孔在所述第2方向由所述第1绝缘膜包围。
3.根据权利要求2所述的半导体装置，
还具备设置于所述第1导电性过孔与所述源层之间的第2绝缘膜，
所述第1导电性过孔在所述第2方向上被所述第2绝缘膜包围，在所述第2方向上，所述第2绝缘膜的厚度比所述第1绝缘膜的厚度大。
4.根据权利要求2所述的半导体装置，
所述第1绝缘膜包括在所述第2方向上朝向所述层叠体凹陷的凹部。
5.根据权利要求2所述的半导体装置，
所述第1绝缘膜包括在所述第1方向上交替地配置的第1部分以及第2部分，在所述第2方向上，所述第1部分在所述层叠体侧配置，所述第2部分在所述第1导电性过孔侧配置。
6.根据权利要求2所述的半导体装置，
所述第1绝缘膜包括在所述第1方向上交替地配置的第1部分以及第2部分，在所述第2方向上，所述第1导电性过孔与所述第1部分之间的距离比所述第1导电性过孔与所述第2部分的距离大。
7.根据权利要求1所述的半导体装置，
所述第1导电性过孔与所述源层之间的距离比所述第1导电性过孔与所述第1电极层以及所述第2电极层中的1个电极层之间的距离大。
8.根据权利要求1所述的半导体装置，
所述第1电极层以及所述第2电极层中的1个电极层具有环绕所述第1导电性过孔的第1孔，所述源层具有环绕所述第1导电性过孔的第2孔，所述第2孔的直径比所述第1孔的直径大。
9.根据权利要求1所述的半导体装置，
还具备多个柱状部，各柱状部包括：
半导体主体，其与所述源层接触，贯通所述层叠体而在所述层叠体的第1方向上延伸；和
电荷蓄积部，其设置于所述半导体主体与所述第1电极层以及所述第2电极层中的1个电极层之间。
10.根据权利要求9所述的半导体装置，
所述源层包括与所述半导体主体接触的半导体层和层叠于所述半导体层之下的包含金属的层。
11.根据权利要求9所述的半导体装置，
所述柱状部配置于单元阵列区域，所述第1过孔以及所述第2过孔配置于与所述单元阵列区域相邻的区域。
12.根据权利要求1所述的半导体装置，
还具备将所述层叠体分割为多个块的分离部，所述第1过孔以及所述第2过孔配置在所述分离部的延长线上。
13.一种半导体装置，具备：
下层布线层，其包括第1下层布线以及第2下层布线；
上层布线层，其包括第1上层布线以及第2上层布线；
层叠体，其设置于所述下层布线层与所述上层布线层之间，包括在第1方向上隔着绝缘体层叠的第1电极层以及第2电极层；
源层，其设置于所述下层布线层与所述层叠体之间；
源侧选择栅，其设置于所述源层与所述层叠体之间，在所述第1方向上，其厚度比所述第1电极层以及所述第2电极层中的1个电极层的厚度厚；
第1导电性过孔，其将所述层叠体、所述源层以及所述源侧选择栅贯通而将所述第1上层布线层与所述第1下层布线层连接；以及
第2导电性过孔，其将所述层叠体、所述源层以及所述源侧选择栅贯通而将所述第2上层布线层与所述第2下层布线层连接，并在与所述第1方向交叉的第2方向上配置在所述第1导电性过孔的旁边，
所述层叠体的一部分在所述第2方向上介于所述第1导电性过孔与所述第2导电性过孔之间。
14.一种半导体装置，具备：
下层布线层，其包括第1下层布线以及第2下层布线；
上层布线层，其包括第1上层布线以及第2上层布线；
层叠体，其设置于所述下层布线层与所述上层布线层之间，包括在第1方向上隔着绝缘体层叠的第1电极层以及第2电极层；
源层，其设置于所述下层布线层与所述层叠体之间；
导电层，其设置于所述源层与所述层叠体之间，在所述第1方向上，其厚度比所述第1电极层以及所述第2电极层中的1个电极层的厚度厚；以及
第1导电性过孔以及第2导电性过孔，将所述层叠体、所述源层以及所述导电层贯通而将所述上层布线层与所述下层布线层连接，
所述第1电极层以及所述第2电极层中的1个电极层将所述第1导电性过孔以及所述第2导电性过孔中的每一个环绕，
所述第1导电性过孔以及所述第2导电性过孔将所述上层布线层与所述下层布线层直接连接。
15.根据权利要求14所述的装置，
所述第1电极层以及所述第2电极层中的1个电极层以环形将所述第1导电性过孔以及所述第2导电性过孔中的每一个的外周环绕。
16.一种半导体装置，具备：
下层布线层，其包括第1下层布线以及第2下层布线；
上层布线层，其包括第1上层布线以及第2上层布线；
源层，其设置于所述下层布线层与所述上层布线层之间；
多个层叠体，其设置于所述源层与所述上层布线层之间，各层叠体包括在第1方向上层叠的多个电极层，所述多个层叠体中的相邻的各层叠体在与所述第1方向交叉的第2方向上由分离部相互分离；
导电层，其设置于所述源层与所述第1层叠体之间，在所述第1方向上，其厚度比所述多个电极层中的1个电极层的厚度厚；
第1导电性过孔，其将所述第1层叠体、所述源层以及所述导电层贯通而将所述第1上层布线层与所述第1下层布线层连接；以及
第2导电性过孔，其将所述第1层叠体、所述源层以及所述导电层贯通而将所述第2上层布线层与所述第2下层布线层连接，在与所述第1方向以及所述第2方向交叉的第3方向上配置于所述第1导电性过孔的旁边，
所述第1层叠体的一部分在所述第3方向上介于所述第1导电性过孔与所述第2导电性过孔之间。
17.根据权利要求16所述的半导体装置，
还具有设置于所述源层与所述导电层之间的绝缘层。
18.根据权利要求16所述的半导体装置，
还具备设置于所述第1导电性过孔与所述第1层叠体之间、以及所述第1导电性过孔与所述导电层之间的第1绝缘膜，所述第1导电性过孔在所述第3方向上由所述第1绝缘膜包围。
19.根据权利要求18所述的半导体装置，
还具备设置于所述第1导电性过孔与所述源层之间的第2绝缘膜，
所述第1导电性过孔在所述第3方向上由所述第2绝缘膜包围，在所述第3方向上，所述第2绝缘膜的厚度比所述第1绝缘膜的厚度厚。
20.根据权利要求18所述的半导体装置，
所述第1绝缘膜包括在所述第3方向上朝向所述层叠体凹陷的凹部。
21.根据权利要求18所述的半导体装置，
所述第1绝缘膜包括在所述第1方向上交替地配置的第1部分和第2部分，在所述第3方向上，所述第1部分配置在所述层叠体侧，所述第2部分配置在所述第1导电性过孔侧。
22.根据权利要求18所述的半导体装置，
所述第1绝缘膜包括在所述第1方向上交替地配置的第1部分和第2部分，在所述第3方向上，所述第1导电性过孔与所述第1部分之间的距离比所述第1导电性过孔与所述第2部分之间的距离大。
23.根据权利要求16所述的半导体装置，
所述第1导电性过孔与所述源层之间的距离比所述第1导电性过孔与多个电极层中的1个电极层之间的距离大。
24.根据权利要求16所述的半导体装置，
还具备多个柱状部，各柱状部包括：
半导体主体，其与所述源层接触，穿过所述第1层叠体而在第1方向上延伸；和
电荷蓄积部，其设置于所述半导体主体与所述多个电极层中的1个电极层之间。
25.根据权利要求24所述的半导体装置，
所述源层包括与所述半导体主体接触的半导体层和层叠于所述半导体层之下的包含金属的层。
26.根据权利要求24所述的半导体装置，
所述柱状部配置于单元阵列区域，所述第1导电性过孔以及所述第2导电性过孔配置于与所述单元阵列区域相邻的区域。
27.根据权利要求16所述的半导体装置，
所述分离部包括第3绝缘膜。
28.一种半导体装置，具备：
下层布线层，其包括第1下层布线以及第2下层布线；
上层布线层，其包括第1上层布线以及第2上层布线；
层叠体，其设置于所述下层布线层与所述上层布线层之间，包括在第1方向上层叠的多个电极层，所述多个电极层是多个块中的第1块所包括的控制栅；
源层，其设置于所述下层布线层与所述层叠体之间；
导电层，其设置于所述源层与所述层叠体之间，在所述第1方向上，其厚度比所述多个电极层中的1个电极层的厚度厚；
第1导电性过孔，其将所述层叠体、所述源层以及所述导电层贯通而将所述第1上层布线层与所述第1下层布线层连接，并被所述多个电极层中的1个电极层包围；以及
第2导电性过孔，其将所述层叠体、所述源层以及所述导电层贯通而将所述第2上层布线层与所述第2下层布线层连接，并被所述多个电极层中的1个电极层包围，
所述层叠体的一部分介于所述第1导电性过孔与所述第2导电性过孔之间。
29.根据权利要求28所述的半导体装置，
还具备设置于所述源层与所述导电层之间的绝缘层。
30.根据权利要求28所述的半导体装置，
还具备设置于所述第1导电性过孔与所述多个电极层中的1个电极层之间、以及所述第1导电性过孔与所述导电层之间的第1绝缘膜，所述第1导电性过孔在与第1方向交叉的第2方向上被所述第1绝缘膜包围。
31.根据权利要求30所述的半导体装置，
还具备设置于所述第1导电性过孔与所述源层之间的第2绝缘膜，
所述第1导电性过孔在所述第2方向上被所述第2绝缘膜包围，在所述第2方向上，所述第2绝缘膜的厚度比所述第1绝缘膜的厚度大。
32.根据权利要求28所述的半导体装置，
所述第1绝缘膜包括在所述第2方向上朝向所述层叠体凹陷的凹部。
33.根据权利要求28所述的半导体装置，
所述第1绝缘膜包括在所述第1方向上交替地配置的第1部分以及第2部分，在所述第2方向上，所述第1部分在所述层叠体侧配置，所述第2部分在所述第1导电性过孔侧配置。
34.根据权利要求28所述的半导体装置，
所述第1绝缘膜包括在所述第1方向上交替地配置的第1部分以及第2部分，在所述第2方向上，所述第1导电性过孔与所述第1部分之间的距离比所述第1导电性过孔与所述第2部分之间的距离大。
35.根据权利要求28所述的半导体装置，
所述第1导电性过孔与所述源层之间的距离比所述第1导电性过孔与所述多个电极层中的1个电极层之间的距离大。
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