TW202113822A - 半導體記憶裝置 - Google Patents

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Abstract

實施形態提供一種能夠實現可靠性提昇之半導體記憶裝置。 實施形態之半導體記憶裝置具有積層體、第1群之複數個柱狀體、第2群之複數個柱狀體、及絕緣膜。上述第2群之複數個柱狀體相對於上述第1群之複數個柱狀體配置於第2方向上。上述絕緣膜於上述積層體內沿上述第2方向延伸。上述絕緣膜於與上述第2方向交叉之第3方向上分隔上述積層體。上述絕緣膜包含第1部分、第2部分、及第3部分。上述第1部分於上述第3方向上與上述第1群之複數個柱狀體相鄰。上述第2部分於上述第3方向上與上述第2群之複數個柱狀體相鄰。上述第3部分存在於上述第1部分與上述第2部分之間。上述絕緣膜於上述第3部分具有自上述第3方向之至少一側面突出之第1凸部。

Description

半導體記憶裝置
本發明之實施形態係關於一種半導體記憶裝置。
作為半導體記憶裝置之一，已知有將記憶胞三維積層而成之NAND(Not And，反及)型快閃記憶體。
本發明之實施形態提供一種能夠實現可靠性提昇之半導體記憶裝置。
實施形態之半導體記憶裝置具有積層體、第1群之複數個柱狀體、第2群之複數個柱狀體、及絕緣膜。於上述積層體中，於第1方向上積層有導電層。上述第1群之複數個柱狀體於上述積層體內沿上述第1方向延伸。於上述第1群之複數個柱狀體與上述導電層之交叉部分分別形成有記憶胞電晶體。上述第2群之複數個柱狀體相對於上述第1群之複數個柱狀體配置於與上述第1方向交叉之第2方向上。上述第2群之複數個柱狀體分別包含絕緣材料。上述絕緣膜於上述積層體內沿上述第1方向及上述第2方向延伸。上述絕緣膜於與上述第1方向及上述第2方向交叉之第3方向上分隔上述積層體。上述絕緣膜包含第1部分、第2部分、及第3部分。上述第1部分於上述第3方向上與上述第1群之複數個柱狀體相鄰。上述第2部分於上述第3方向上與上述第2群之複數個柱狀體相鄰。上述第3部分存在於上述第1部分與上述第2部分之間。上述絕緣膜於上述第3部分具有自上述第3方向之至少一側面突出之第1凸部。
以下，參照圖式對實施形態之半導體記憶裝置進行說明。於以下說明中，對彼此具有相同或類似功能之構成標註相同符號。對於彼此具有相同或類似功能之構成，有時不進行重複說明。又，本說明書中記載之「平行」、「正交」、「相同」、及「同等」分別包括「大致平行」、「大致正交」、「大致相同」、及「大致同等」之情況。
本說明書中記載之所謂「連接」不限於物理連接之情況，而包括電性連接之情況。即，所謂「連接」不限於2個構件直接相接之情況，而包括於2個構件之間夾隔另一構件之情況。本說明書中記載之「相接」係指直接相接。本說明書中記載之「重疊」、「面向」、及「相鄰」不限於2個構件相互直接相對或相接之情況，而包括於2個構件之間存在與該等2個構件不同之構件之情況。
(第1實施形態)  首先，對第1實施形態之半導體記憶裝置1之構成進行說明。圖1係半導體記憶裝置1之主要部分之俯視圖。圖2係自Y方向觀察半導體記憶裝置1之主要部分所得之剖視圖。於以下說明中，X方向(第3方向)係與矽基板(基板)11之表面11a平行且位元線BL延伸之方向。Y方向(第2方向)係與矽基板11之表面11a平行且與X方向交叉且字元線WL延伸之方向。例如，Y方向與X方向大致正交。Z方向(第1方向)係矽基板11之厚度方向且與X方向及Y方向交叉之方向。例如，Z方向與X方向及Y方向大致正交。
如圖1及圖2所示，半導體記憶裝置1為非揮發性記憶裝置，且為三維NAND型快閃記憶體。半導體記憶裝置1例如具備矽基板11、佈線層30、積層體20、第1群之複數個柱狀體50、第2群之複數個柱狀體70、第3群之複數個柱狀體60、及絕緣膜100。
矽基板11沿X方向及Y方向延伸，且於Z方向上具有規定之厚度。於矽基板11之表面11a形成有半導體記憶裝置1之周邊電路或驅動電路(未圖示)。於矽基板11之表面11a積層有絕緣層12。絕緣層12將上述驅動電路覆蓋。絕緣層12例如由四乙氧基矽烷(TEOS)、氧化矽(SiO2 )等形成。
於絕緣層12之表面12a形成有佈線層30。佈線層30設置於矽基板11與積層體20之間。佈線層30於Z方向上按照與矽基板11由近至遠之順序具有例如複數個半導體層32及複數個絕緣層34。複數個半導體層32與複數個絕緣層34於Z方向上交替積層。複數個半導體層32及複數個絕緣層34之各者之Z方向之厚度互不相同。半導體層32例如由多晶矽(Si)形成。絕緣層34例如由氧化矽(SiO2 )形成。於佈線層30之表面30a形成有積層體20。
積層體20例如具有複數個導電層22、及複數個絕緣層24。複數個導電層22與複數個絕緣層24於Z方向上交替積層。導電層22例如包含鎢(W)。絕緣層24例如包含氧化矽。於積層體20之表面形成有上部佈線等，但該等上部佈線等在圖1及圖2中被省略。
第1群之複數個柱狀體50於積層體20之內部沿Z方向延伸。於第1群之複數個柱狀體50與導電層22之交叉部分形成有記憶胞電晶體MTR。即，第1群之複數個柱狀體50係半導體記憶裝置1之複數個記憶胞MC。第1群之複數個柱狀體50於Y方向上以第1間隔S1配置。第1間隔S1係Y方向上相鄰之柱狀體50自Z方向觀察所得之中心彼此之相隔距離。
第1群之複數個柱狀體50包含第1柱狀體51。第1柱狀體51具有芯52、通道膜53、隧道膜54、電荷蓄積膜55、及障壁膜56。芯52、通道膜53、隧道膜54、電荷蓄積膜55、及障壁膜56係自Z方向觀察時自第1柱狀體51之中心朝向外側按照上述順序配置。芯52例如由氧化矽等絕緣體形成。通道膜53例如由一部分中摻雜有雜質之多晶矽等半導體形成。通道膜53中包含之雜質例如為選自由碳(C)、磷(P)、硼(Br)、鍺(Ge)所組成之群中之任一種。隧道膜54例如由氧化矽等絕緣體形成。電荷蓄積膜55例如由氮化矽(SiN)等絕緣體形成。障壁膜56例如由氧化矽(SiO2 )、氧化鋁(Al3 O2 )、氧化鋯(ZnO)等絕緣體形成。
第2群之複數個柱狀體70於Y方向上與第1群之複數個柱狀體50相隔第1距離D1。第1距離D1係處於最靠近Y方向之柱狀體50自Z方向觀察之Y方向的端部與Y方向上與該柱狀體50相鄰之柱狀體70自Z方向觀察和Y方向為相反方向的端部之相隔距離。第1距離D1大於第1間隔S1。第2群之複數個柱狀體70分別包含絕緣材料或導電材料。絕緣材料例如為氧化矽。導電材料例如為鎢(W)。
第2群之複數個柱狀體70於積層體20之內部沿Z方向延伸。第2群之複數個柱狀體70分別與設置於矽基板11之周邊電路或驅動電路連接。即，第2群之複數個柱狀體70為半導體記憶裝置1之複數個接觸插塞。於Y方向上，相對於配置有第2群之複數個柱狀體70之區域，於與交界區域為相反側之區域設置有未圖示之階梯區域或複數個柱狀體。於階梯區域中，積層體20之複數個導電層22中越是於Z方向上遠離矽基板11之導電層22，導電層22之Y方向之端越是於Y方向上靠近第1群之複數個柱狀體50。複數個柱狀體分別於階梯區域內沿Z方向延伸，將未圖示之上部佈線之各者與複數個導電層22之Y方向之端的各者連接。第2群之複數個柱狀體70包含第2柱狀體71。第2柱狀體71之X方向及Y方向之寬度大於第1柱狀體51之X方向及Y方向的寬度。
絕緣膜100於積層體20之內部以相對於矽基板11之表面11a豎起之膜狀設置。絕緣膜100於X方向上分隔積層體20。絕緣膜100包含第1部分101、第2部分102、及第3部分103。第1部分101於X方向上與第1群之複數個柱狀體50相鄰。第2部分102於X方向上與第2群之複數個柱狀體70相鄰。第3部分103於Y方向上存在於第1部分101與第2部分102之間，且於X方向上與交界區域105相鄰。交界區域105於Y方向上形成於第1群之複數個柱狀體50與第2群之複數個柱狀體70之間。
絕緣膜100具有第1側面(側面)111及第2側面(側面)112。第1側面111沿著Y方向。第2側面112沿著Y方向位於第1側面111之相反側。第1側面111及第2側面112自Z方向觀察包含圓弧狀之第1凸部121-1、121-2。圓弧狀之第1凸部121-1於與矽基板11之表面11a平行之截面上，於X方向上與交界區域105相鄰之位置向X方向突出。圓弧狀之第1凸部121-2於與矽基板11之表面11a平行之截面上，於X方向上與交界區域105相鄰之位置向與X方向為相反方向之XX方向(第3方向)突出。
第3群之柱狀體60於X方向上與第1群之柱狀體50隔著絕緣膜100而存在。於第3群之複數個柱狀體60與導電層22之交叉部分形成有記憶胞電晶體MTR。即，第3群之複數個柱狀體60為半導體記憶裝置1之複數個記憶胞MC。第3群之複數個柱狀體60包含第3柱狀體61。第3柱狀體61具有芯62、通道膜63、隧道膜64、電荷蓄積膜65、及障壁膜66。芯62之作用及材料與芯52之作用及材料相同。通道膜63之作用及材料與通道膜53之作用及材料相同。隧道膜64之作用及材料與隧道膜54之作用及材料相同。電荷蓄積膜65之作用及材料與電荷蓄積膜55之作用及材料相同。障壁膜66之作用及材料與障壁膜56之作用及材料相同。
第1群之柱狀體50於X方向上以第2間隔S2排列。第2間隔S2係X方向上相鄰之柱狀體50自Z方向觀察時之中心彼此之相隔距離。第3群之柱狀體60於X方向上與第1群之柱狀體50相隔第2距離D2。第2距離D2係處於最靠近XX方向之柱狀體50自Z方向觀察時之XX方向的端部與X方向上和該柱狀體50相鄰之柱狀體60自Z方向觀察時之X方向的端部之相隔距離。第2距離D2大於第2間隔S2。絕緣膜100係於X方向上將配置有第1群之複數個柱狀體50之積層體20的塊BLK-1與配置有第3群之複數個柱狀體60之積層體20的塊BLK-2進行分隔之絕緣狹縫ST。即，絕緣膜100於X方向上位於第1群之柱狀體50與第3群之柱狀體60之間。
絕緣膜100之第1側面111及第2側面112分別於Y方向上與交界區域(第1群之複數個柱狀體與上述第2群之複數個柱狀體之間的區域)105相鄰之位置具有第2凸部122-1、122-2。第2凸部122-1與第1凸部121-1同樣於X方向上圓弧狀突出。第2凸部122-2與第1凸部121-2同樣於X方向上圓弧狀突出。
第1凸部121-1、121-2於Y方向上處於較第2群之複數個柱狀體70更靠近第1群之複數個柱狀體50。第2凸部122-1、122-2於Y方向上處於較第1群之複數個柱狀體50更靠近第2群之複數個柱狀體70。第2凸部122-1之X方向之突出量大於第1凸部121-1之X方向的突出量。第2凸部122-2之XX方向之突出量大於第1凸部121-2之XX方向的突出量。
接下來，對半導體記憶裝置1之記憶胞MC及絕緣狹縫ST之製造方法簡單進行說明。圖3至圖6之各圖係表示記憶胞MC及絕緣狹縫ST之製造步驟一例之剖視圖。
如圖3所示，於佈線層30之表面30a，將導電層126與絕緣層124交替積層，形成積層體120。例如由鎢形成導電層126。例如由氧化矽形成絕緣層124。接著，於X方向及Y方向(關於Y方向省略圖示)上隔開規定之間隔，於積層體120形成孔H1、複數個孔H2。於X方向上形成孔H1之位置係絕緣膜100之第1凸部121-1、121-2之中間位置。於Y方向上形成孔H1之位置係與第1凸部121-1、121-2相互重疊之位置。於X方向及Y方向上形成複數個孔H2之位置與第1群之複數個柱狀體50中包含之第1柱狀體51的位置相同。於孔H1、H2之底部，露出佈線層30之半導體層32之表面32a。接著，於X方向上第2凸部122-1、122-2之中間位置且Y方向上與第2凸部122-1、122-2重疊之位置形成接觸用孔。
於Z方向上自佈線層30之表面30a至積層體120之表面120a為止之孔H1、H2中填充犧牲層152。於Z方向上，於積層體120之表面120a附近，犧牲層152沿著與Z方向交叉之面擴展。例如由非晶矽(aSi)形成犧牲層152。
如圖4所示，於積層體120之表面120a及犧牲層152之表面152a，交替積層導電層132與絕緣層134，形成積層體130。例如由鎢形成導電層132。例如由氧化矽形成絕緣層134。於積層體130之表面130a依序積層絕緣層136與導電層138。例如由氧化矽或氮化矽形成絕緣層136。積層體120、130於Z方向上相互連接，成為積層體20。複數個導電層126、132成為積層體20之複數個導電層22。複數個絕緣層124、134成為積層體20之複數個絕緣層24。
接著，例如藉由蝕刻等，於X方向及Y方向(關於Y方向省略圖示)上與複數個孔H1、H2重疊之位置之積層體130上形成複數個孔H3、H4。於孔H3、H4之各者之底部，露出犧牲層152之表面152a之X方向及Y方向之中央部。接著，使用藥液等將孔H1、H2之犧牲層152去除。藉由去除犧牲層152，孔H1、H3於Z方向上彼此相連，成為孔H5。孔H2、H4於Z方向上彼此相連，成為孔H6。於孔H5、H6之各者之底部，露出佈線層30之半導體層32之表面32a之X方向及Y方向的中央部。
如圖5所示，於孔H5、H6之內壁依序形成障壁膜56、電荷蓄積膜55、隧道膜54、及通道膜53，且利用芯52填滿。詳細而言，於孔H5、H6之內壁形成障壁膜56、電荷蓄積膜55、及隧道膜54。其後，例如利用蝕刻或藥液將障壁膜56、電荷蓄積膜55、及隧道膜54之各者之底部且X方向及Y方向之中央部去除，使佈線層30之表面30a露出。接著，於隧道膜54之內壁及隧道膜54之底部之露出部分形成通道膜53，且以芯52填滿。
接著，例如藉由圖案化及蝕刻等，於芯52之Z方向上與半導體層13為相反側之端部形成覆蓋層58。例如由多晶矽等形成覆蓋層58。藉由該步驟，於複數個孔H5、H6分別形成第1柱狀體51。亦於接觸用孔形成與孔H5之第1柱狀體51相同之構成零件。其後，將導電層138去除，將X方向上與第1柱狀體51之表面51a相互重疊之位置之絕緣層136去除，形成接觸部246。於絕緣層136之表面136a及接觸部246之表面246a形成絕緣層140。例如由氧化矽形成絕緣層140。
如圖6所示，例如藉由反應性離子蝕刻(RIE)將孔H5之第1柱狀體51去除，同時重新形成槽G1。槽G1沿Y方向延伸，形成於設置絕緣膜100之位置。Y方向上未與第1柱狀體51及接觸用孔內之柱狀體相互重疊之槽G1之X方向的最大寬度W1小於第1柱狀體51之X方向之最大寬度W3。Y方向上與孔H5設置有第1柱狀體51之部分相互重疊之槽G1之X方向的最大寬度W2大於第1柱狀體51之X方向之最大寬度W3。即，槽G1沿著孔H5之第1柱狀體51之外形於X方向及XX方向上擴展，形成第1凸部121-1、121-2。於槽G1之底部露出佈線層30。
Y方向上與接觸用孔設置有柱狀體之部分相互重疊之槽G1之X方向的寬度大於第1柱狀體51之X方向之最大寬度W3，且大於槽G1之X方向之最大寬度W2。即，槽G1沿著接觸用孔之柱狀體之外形於X方向及XX方向上擴展，形成第2凸部122-1、122-2。
藉由進行上述步驟，能夠製造圖1及圖2所示之記憶胞MC及絕緣狹縫ST。藉由在上述步驟之前進行公知之預處理，且於上述步驟之後進行公知之後處理而形成半導體記憶裝置1。但是，半導體記憶裝置1之製造方法不限於上述方法。
第2群之複數個柱狀體70能夠於與上述記憶胞MC相同之步驟中形成。但是，形成第2群之複數個柱狀體70時，於X方向及Y方向上使接觸插塞形成用孔形成於自Z方向觀察與第2群之複數個柱狀體70中包含之第2柱狀體71相同的位置。又，於接觸插塞形成用孔中填充鎢等導電材料。
於上述半導體記憶裝置1之製造方法中形成孔H1～H4，於Z方向上以2階段形成用以形成記憶孔MH或絕緣狹縫ST之槽，但若自Z方向觀察，記憶孔MH之開口面積收斂於規定之範圍內，則能以1階段於Z方向上形成用以形成記憶孔MH或絕緣狹縫ST之槽，亦能以3階段以上形成。
接下來，對以上說明之第1實施形態之半導體記憶裝置1之作用效果進行說明。根據半導體記憶裝置1，於X方向上與應形成絕緣狹縫ST之交界區域105相互重疊之位置形成第1柱狀體51。根據半導體記憶裝置1，例如藉由RIE等形成槽G1時，槽G1之Z方向之路線因孔5之第1柱狀體51而良好地形成，不會於X方向上偏離絕緣膜100之第3部分103之形成位置。於圖1中，為便於參照而示出了孔H1之形成位置及接觸用孔HC之形成位置。於以往作為三維NAND型快閃記憶體之半導體記憶裝置中，因從未形成孔H5之第1柱狀體51，故形成用以設置絕緣狹縫ST之槽時，槽之路線被拉向X方向上最近之記憶胞MC之第1柱狀體51的通道膜53，結果有絕緣狹縫ST與記憶胞MC接觸之虞。若絕緣狹縫ST與記憶胞MC接觸，則產生半導體記憶裝置運行不良。根據半導體記憶裝置1，引導槽G1形成於孔H5之第1柱狀體51，防止絕緣狹縫ST與記憶胞MC接觸，因此能夠實現可靠性提昇。
於第1實施形態之半導體記憶裝置1中，絕緣膜100形成於槽G1，且具有第1凸部121-1、121-2及第2凸部122-1、122-2，上述槽G1形成為一面將暫時形成之第1柱狀體51去除，一面從第1柱狀體51之自Z方向觀察之外周面沿著與Z方向交叉之面擴展。根據第1實施形態之半導體記憶裝置1，可使絕緣膜100之Y方向上未形成第1凸部121-1、121-2及第2凸部122-1、122-2之範圍內之X方向的最大寬度小於記憶胞MC之X方向之最大寬度。藉此，能夠較大地確保半導體記憶裝置1中自Z方向觀察之記憶胞MC之形成區域，與整體大小和半導體記憶裝置1相同之以往半導體記憶裝置相比，增加記憶胞MC之數量，實現半導體記憶裝置1之容量增大。
再者，於第1實施形態之半導體記憶裝置中，亦可僅於第1側面111設置第1凸部121-1，且不於第2側面112設置第1凸部121-2。於第1實施形態之半導體記憶裝置中，亦可不於第1側面111設置第1凸部121-1，而僅於第2側面112設置第1凸部121-2。
(第2實施形態)  接下來，對第2實施形態之半導體記憶裝置之構成進行說明。第2實施形態之半導體記憶裝置與第1實施形態之半導體記憶裝置1同樣為三維NAND型快閃記憶體。以下，對於第2實施形態之半導體記憶裝置之構成零件，對與半導體記憶裝置1之構成零件不同之內容進行說明，將與半導體記憶裝置1之構成零件共通之內容之詳細說明省略。
圖7係第2實施形態之半導體記憶裝置之主要部分之俯視圖。如圖7所示，於第2實施形態之半導體記憶裝置中，絕緣膜100之第1部分101於第1側面111具有複數個第3凸部123-1，於第2側面112具有複數個第3凸部123-2。複數個第3凸部123-1分別自第1側面111朝X方向圓弧狀突出。複數個第3凸部123-2分別自第2側面112朝XX方向圓弧狀突出。複數個第3凸部123-1、123-2分別於Y方向上以等間隔配置。
絕緣膜100之第2部分102於第1側面111具有複數個第4凸部124-1，於第2側面112具有複數個第4凸部124-2。複數個第4凸部124-1分別自第1側面111朝X方向圓弧狀突出。複數個第4凸部124-2分別自第2側面112朝XX方向圓弧狀突出。複數個第4凸部124-1、124-2於Y方向上以等間隔配置。
第2實施形態之半導體記憶裝置之記憶胞MC及絕緣狹縫ST之製造方法具有與第1實施形態之半導體記憶裝置1的製造方法相同之步驟。但是，製造第2實施形態之半導體記憶裝置時，孔H1除了形成於Y方向上與第1凸部121-1、121-2相互重疊之位置以外，且形成於Y方向上與複數個第3凸部123-1、123-2相互重疊之位置。又，接觸用孔HC除了形成於與第2凸部122-1、122-2相互重疊之位置以外，且形成於Y方向上與複數個第4凸部124-1、124-2相互重疊之位置。
根據第2實施形態之半導體記憶裝置，由於具備與第1實施形態之半導體記憶裝置1相同之構成，故而與半導體記憶裝置1相同，能夠防止絕緣狹縫ST與記憶胞MC接觸，實現可靠性提昇。
根據第2實施形態之半導體記憶裝置，由於絕緣膜100具備複數個第3凸部123-1、123-2及複數個第4凸部124-1、124-2，故而可沿著Y方向將槽G1一面引導一面形成於複數個孔H1之第1柱狀體51，從而於整個Y方向上防止絕緣狹縫ST與記憶胞MC接觸。
再者，於第2實施形態之半導體記憶裝置中，亦可於絕緣膜100之第1部分101除了設置第1凸部121-1、121-2以外，還設置第3凸部123-1、123-2，且於絕緣膜100之第2部分102僅設置第2凸部122-1、122-2而不設置第4凸部124-1、124-2。於第2實施形態之半導體記憶裝置中，亦可於絕緣膜100之第1部分101僅設置第1凸部121-1、121-2而不設置第3凸部123-1、123-2，於絕緣膜100之第2部分102除了設置第2凸部122-1、122-2以外，還設置第4凸部124-1、124-2。
(第3實施形態)  接下來，對第3實施形態之半導體記憶裝置之構成進行說明。第3實施形態之半導體記憶裝置與第1實施形態之半導體記憶裝置1同樣為三維NAND型快閃記憶體。以下，對於第3實施形態之半導體記憶裝置之構成零件，對與半導體記憶裝置1之構成零件不同之內容進行說明，將與半導體記憶裝置1之構成零件共通之內容之詳細說明省略。
第3實施形態之半導體記憶裝置具備第1實施形態之半導體記憶裝置1之構成零件。圖8係第3實施形態之半導體記憶裝置之主要部分之俯視圖。圖9係自Y方向觀察第3實施形態之半導體記憶裝置之主要部分所得之剖視圖。絕緣膜100之第3部分103具備第5凸部125。第5凸部125於絕緣膜100之第3部分103中設置於與矽基板11相向之絕緣膜100之底端面(端面)100e的一部分，且自上述端面朝向矽基板11突出。第5凸部125於Z方向上與絕緣膜100相鄰設置。第5凸部125包含半導體材料，且包含與第1柱狀體51相同之材料。第5凸部125例如具備半導體膜311、及被半導體膜311包圍之絕緣膜312。半導體膜311例如包含與通道膜53相同之材料。絕緣膜312例如包含與芯52相同之材料。第5凸部125與佈線層30相接。
第3實施形態之半導體記憶裝置之記憶胞MC及絕緣狹縫ST之製造方法具備與第1實施形態之半導體記憶裝置1的製造方法相同之步驟。但是，製造第3實施形態之半導體記憶裝置時，於孔H5、H6之內壁形成障壁膜56、電荷蓄積膜55、及隧道膜54之後，例如利用蝕刻或藥液將障壁膜56、電荷蓄積膜55、及隧道膜54之各者之底部且X方向及Y方向之中央部去除，於露出之佈線層30之半導體層32形成凹部。該凹部自孔H5、H6之底面向Z方向上靠近矽基板11之方向凹陷。接著，於隧道膜54之內壁及形成於隧道膜54之底部之凹部形成通道膜53，且以芯52填滿。
又，製造第3實施形態之半導體記憶裝置時，例如藉由反應性離子蝕刻(RIE)，一面將形成於孔H5之底面之上述凹部之通道膜53及芯52留下，將該等以外之孔H5之第1柱狀體51去除，一面重新形成槽G1。因此，於槽G1之底部之X方向之中央部殘留有形成於上述凹部之壁面的通道膜53、及填入至通道膜53中之芯52。殘留於上述凹部之通道膜53成為圖9所示之半導體膜311。殘留於上述凹部之芯52成為圖9所示之絕緣膜312。
根據第3實施形態之半導體記憶裝置，由於具備與第1實施形態之半導體記憶裝置1相同之構成，故而可與半導體記憶裝置1同樣地防止絕緣狹縫ST與記憶胞MC接觸，從而實現可靠性提昇。
(第4實施形態)  接下來，對第4實施形態之半導體記憶裝置之構成進行說明。第4實施形態之半導體記憶裝置與第1實施形態之半導體記憶裝置1同樣為三維NAND型快閃記憶體。以下，對於第4實施形態之半導體記憶裝置之構成零件，對與半導體記憶裝置1之構成零件不同之內容進行說明，將與半導體記憶裝置1之構成零件共通之內容之詳細說明省略。
第4實施形態之半導體記憶裝置例如具備矽基板11、半導體層40、積層體20、第1群之複數個柱狀體50、第2群之複數個柱狀體70、第3群之複數個柱狀體60、絕緣膜100、第1半導體部301、及第2半導體部302。圖10係第4實施形態之半導體記憶裝置之主要部分之俯視圖。圖11係自Y方向觀察第4實施形態之半導體記憶裝置之主要部分所得之剖視圖。半導體層40於Z方向上設置於矽基板11與積層體20之間。半導體層40例如由多晶矽等形成。
如圖8所示，第1半導體部301於Z方向上設置於矽基板11與絕緣膜100之間。絕緣膜100之第3部分103具有相對於第1凸部121-1、121-2於X方向上排列之特定部分155。第1半導體部301於Z方向上與特定部分155相互重疊。
第2半導體部302在Z方向上設置於矽基板11與第1柱狀體51及第3柱狀體61之間。第2半導體部302於Z方向上與絕緣膜100相鄰設置。於絕緣膜100之Z方向之端面100b，第2半導體部302包含與第1半導體部301相同之材料。第1半導體部301及第2半導體部302例如由單晶矽形成，且例如包含藉由磊晶生長而形成之矽。
於第4實施形態之半導體記憶裝置中，絕緣膜100之第3部分103與第3實施形態之半導體記憶裝置之絕緣膜100之第3部分103同樣地具備第5凸部125。
接下來，對第4實施形態之半導體記憶裝置之記憶胞MC及絕緣狹縫ST之製造方法簡單進行說明。圖12到圖15之各圖係表示記憶胞MC及絕緣狹縫ST之製造步驟一例之剖視圖。以下，對與半導體記憶裝置1之記憶胞MC及絕緣狹縫ST之製造方法不同之內容進行說明，將與半導體記憶裝置1之記憶胞MC及絕緣狹縫ST之製造方法共通之詳細說明省略。
如圖12所示，於半導體層40之表面40a將導電層126與絕緣層124交替積層，形成積層體120。接著，於X方向及Y方向(關於Y方向省略圖示)上隔開規定之間隔，於積層體120形成孔H1、複數個孔H2。X方向上形成孔H1之位置係絕緣膜100之第1凸部121-1、121-2之中間位置。Y方向上形成孔H1之位置係與第1凸部121-1、121-2相互重疊之位置。X方向及Y方向上形成複數個孔H2之位置與第1群之複數個柱狀體50中包含之第1柱狀體51的位置相同。接著，於X方向上第2凸部122-1、122-2之中間位置且Y方向上與第2凸部122-1、122-2重疊之位置形成接觸用孔。
接著，於孔H1、H2之底部露出之半導體層40，形成Z方向上向矽基板11側凹陷之凹部181、182(參照圖11)。自凹部181、182之底部至孔H1、H2內之Z方向之規定位置為止，例如使單晶矽磊晶生長形成半導體部185、186。於半導體部185之表面185a及半導體部186之表面186a分別形成氧化矽等之絕緣膜188，於自絕緣膜188之表面至積層體120之表面120a為止之孔H1、H2中填充犧牲層152。
如圖13所示，於積層體120之表面120a及犧牲層152之表面152a，將導電層132與絕緣層134交替積層，形成積層體130。於積層體130之表面130a將絕緣層136與導電層138依序積層。
接著，例如藉由蝕刻等，於X方向及Y方向(關於Y方向省略圖示)上與複數個孔H1、H2重疊之位置之積層體130，形成複數個孔H3、H4。接著，使用藥液等將孔H1、H2之犧牲層152及絕緣膜188去除，形成孔H5、H6。於孔H5、H6之各者之底部露出半導體部185、186。
如圖14所示，於孔H5、H6之內壁依序形成障壁膜56、電荷蓄積膜55、隧道膜54、及通道膜53，且利用芯52填滿。詳細而言，於孔H5、H6之內壁形成障壁膜56、電荷蓄積膜55、及隧道膜54。其後，例如利用蝕刻或藥液，將障壁膜56、電荷蓄積膜55、及隧道膜54之各者之底部且X方向及Y方向之中央部去除，於半導體部185、186之表面185a、186a形成凹部187、188。接著，於隧道膜54之內壁及凹部187、188之各者之內壁形成通道膜53，且利用芯52填滿。半導體部186成為圖11所示之第2半導體部302。
接著，例如藉由圖案化及蝕刻等，於芯52之Z方向上與半導體層13為相反側之端部形成覆蓋層58。藉由該步驟，於複數個孔H5、H6分別形成第1柱狀體51。亦於接觸用孔形成與孔H5之第1柱狀體51相同之構成零件。其後，將導電層138去除，將X方向上與第1柱狀體51之表面51a相互重疊之位置之絕緣層136去除，形成接觸部246。於絕緣層136之表面136a及接觸部246之表面246a形成絕緣層140。例如由氧化矽形成絕緣層140。
如圖15所示，例如藉由反應性離子蝕刻(RIE)，一面將孔H5之第1柱狀體51去除，一面形成槽G1。槽G1沿著孔H5之第1柱狀體51之外形於X方向及XX方向上擴展，因此，形成第1凸部121-1、121-2。又，槽G1沿著接觸用孔之柱狀體之外形於X方向及XX方向上擴展，因此，形成第2凸部122-1、122-2。於槽G1之底部，露出X方向、Y方向及Z方向上被削除之半導體部185、自表面185a填充至半導體部185之通道膜53及芯52、及自Z方向觀察所得之半導體部185之周圍之半導體層40的表面40a。於槽G1之底部露出之半導體部185成為圖11所示之第1半導體部301。填充至半導體部185之通道膜53及芯52成為圖11所示之第5凸部125。
藉由進行上述步驟，能夠製造圖10及圖11所示之記憶胞MC及絕緣狹縫ST。藉由在上述步驟之前進行公知之預處理，且於上述步驟之後進行公知之後處理，而形成第4實施形態之半導體記憶裝置。但是，第4實施形態之半導體記憶裝置之製造方法不限於上述方法。
例如，上述製造方法係於形成孔H3之後，將孔H1之犧牲層152去除，形成孔H5，但亦可保留孔H1之犧牲層152，以如下說明之方式進行各步驟。與上述製造方法同樣地於圖12所示之積層體120之表面120a及犧牲層152之表面152a，將積層體130、絕緣層136、及導電層138依序積層。如圖17所示，例如藉由蝕刻等而僅於X方向及Y方向(關於Y方向省略圖示)上與複數個孔H2重疊之位置之積層體130，形成複數個孔H4。
接著，使用藥液等將孔H2之犧牲層152去除，形成孔H6。如圖18所示，與上述製造方法同樣地於孔H6之內壁依序形成障壁膜56、電荷蓄積膜55、隧道膜54、及通道膜53，且利用芯52填滿。接著，例如藉由圖案化及蝕刻等，於孔H6之芯52之Z方向上與半導體層13為相反側之端部形成覆蓋層58。亦於接觸用孔中，犧牲層殘留於孔H1。其後，將導電層138去除，將X方向上與第1柱狀體51之表面51a相互重疊之位置之絕緣層136去除，形成接觸部246。與上述製造方法同樣地，於絕緣層136之表面136a及接觸部246之表面246a形成絕緣層140。
接著，例如藉由反應性離子蝕刻(RIE)，一面將X方向及Y方向上與孔H1之犧牲層152相互重疊之位置之積層體130去除，進而將孔H1之犧牲層152去除，一面形成槽G1。與圖15所示之狀態同樣地，槽G1沿著孔H1之犧牲層152之外形於X方向及XX方向上擴展，因此，形成第1凸部121-1、121-2。又，槽G1沿著接觸用孔之犧牲層之外形於X方向及XX方向上擴展，因此，形成第2凸部122-1、122-2。於槽G1之底部，露出X方向、Y方向及Z方向上被削除之半導體部185、自表面185a填充至半導體部185之通道膜53及芯52、及自Z方向觀察所得之半導體部185之周圍之半導體層40之表面40a。雖未圖示，但亦可在形成於槽G1之底部之第1半導體部301之X方向及Y方向的中央部形成凹部，將半導體膜311及絕緣膜312填充到凹部之內壁。
如上所述，即便於保留孔H1之犧牲層152之情形時，亦與於孔H5形成第1柱狀體51之情況同樣地，能夠製造第4實施形態之半導體記憶裝置之記憶胞MC及絕緣狹縫ST。即，由於使槽G1以拉近至孔H1之犧牲層152之方式形成，防止絕緣狹縫ST與記憶胞MC接觸，故而能夠實現第4實施形態之半導體記憶裝置之可靠性提昇。又，即便於形成槽G1時槽G1未到達半導體層40之情形時，亦由於設置有第1半導體部301，故而孔H1之正上方之接觸電阻變小。
根據第4實施形態之半導體記憶裝置，由於具備與第1實施形態之半導體記憶裝置1相同之構成，故而與半導體記憶裝置1同樣地，能夠防止絕緣狹縫ST與記憶胞MC接觸，從而實現可靠性提昇。
(第5實施形態)  接下來，對第5實施形態之半導體記憶裝置之構成進行說明。第5實施形態之半導體記憶裝置與第4實施形態之半導體記憶裝置同樣為三維NAND型快閃記憶體。以下，對於第5實施形態之半導體記憶裝置之構成零件，對與第4實施形態之半導體記憶裝置之構成零件不同之內容進行說明，將與第4實施形態之半導體記憶裝置之構成零件共通之內容的詳細說明省略。
圖16係第5實施形態之半導體記憶裝置之主要部分之俯視圖。第5實施形態之半導體記憶裝置具備第4實施形態之半導體記憶裝置之構成零件。但是，於第5實施形態之半導體記憶裝置中，關於絕緣膜100之第1部分101及第3部分103之X方向之最大寬度W5，第4實施形態之半導體記憶裝置之絕緣膜100之第1部分101及第3部分103之X方向的最大寬度W5大於第1柱狀體51之X方向之最大寬度W3，且大於槽G1之X方向之最大寬度W2。
於第5實施形態之半導體記憶裝置中，由於絕緣膜100之第1部分101及第3部分103之X方向的最大寬度W5大於第1柱狀體51之X方向之最大寬度W3，故而絕緣膜100之第1側面111不具備第1凸部121-1及第2凸部122-1而沿著Y方向大致直線狀形成。同樣地，絕緣膜100之第2側面112不具備第1凸部121-2及第2凸部122-2而沿著Y方向大致直線狀形成。
第5實施形態之半導體記憶裝置之記憶胞MC及絕緣狹縫ST之製造方法具備與第4實施形態之半導體記憶裝置之製造方法相同的步驟。但是，製造第5實施形態之半導體記憶裝置時，於X方向上較第4實施形態之半導體記憶裝置之槽G1之X方向之最大寬度W2更大的最大寬度W5形成槽G1。最大寬度W5係充分大於第1柱狀體51之X方向之最大寬度W3之尺寸，且為一面將孔H5之第1柱狀體51去除一面槽G1以Z方向前進時槽G1之Z方向之寬度不擴大的尺寸。
根據第5實施形態之半導體記憶裝置，由於具備與第4實施形態之半導體記憶裝置相同之構成，故而與第4實施形態之半導體記憶裝置同樣地，能夠防止絕緣狹縫ST與記憶胞MC接觸，實現可靠性提昇。
再者，於第5實施形態之半導體記憶裝置中，亦可如上所述，設置第1半導體部301及第2半導體部302，且不於絕緣膜100之第3部分103設置第5凸部125。反之，於第5實施形態之半導體記憶裝置中，亦可不設置第1半導體部301及第2半導體部302，而如上所述般於絕緣膜100之第3部分103設置第5凸部125。
以上，已對本發明之實施形態進行了說明，但該等實施形態係作為示例而提示，並不限定發明之範圍。上述實施形態能以其他多種形態實施。且於不脫離發明主旨之範圍內，可進行上述實施形態之各種省略、替換、變更。實施形態或其變化與包含於發明之範圍或主旨中同樣地包含於申請專利範圍中記載之發明及其均等之範圍內。上述各實施形態之構成零件能夠與本發明之其他實施形態之構成零件相互組合。  [相關申請案]
本申請案享有以日本專利申請案2019-170455號(申請日：2019年9月19日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1:半導體記憶裝置 11:矽基板(基板) 11a:表面 12:絕緣層 12a:表面 20:積層體 22:導電層 24:絕緣層 30:佈線層 30a:表面 32:半導體層 32a:表面 34:絕緣層 40:半導體層 40a:表面 50:第1群之柱狀體 51:第1柱狀體 51a:表面 52:芯 53:通道膜 54:隧道膜 55:電荷蓄積膜 56:障壁膜 58:覆蓋層 60:柱狀體 61:第3柱狀體 62:芯 63:通道膜 64:隧道膜 65:電荷蓄積膜 66:障壁膜 70:第2群之柱狀體 71:第2柱狀體 100:絕緣膜 100e:底端面(端面) 101:第1部分 102:第2部分 103:第3部分 105:交界區域 111:第1側面 112:第2側面 120:積層體 120a:表面 121-1:第1凸部 121-2:第1凸部 122-1:第2凸部 122-2:第2凸部 123-1:第3凸部 123-2:第3凸部 124:絕緣層 124-1:第4凸部 124-2:第4凸部 125:第5凸部 126:導電層 130:積層體 130a:表面 132:導電層 134:絕緣層 136:絕緣層 138:導電層 140:絕緣層 152:犧牲層 152a:表面 155:特定部分 181:凹部 182:凹部 185:半導體部 185a:表面 186:半導體部 186a:表面 188:絕緣膜 246:接觸部 246a:表面 301:第1半導體部 302:第2半導體部 311:半導體膜 312:絕緣膜 BLK-1:塊 BLK-2:塊 G1:槽 H1:孔 H2:孔 H3:孔 H4:孔 H5:孔 H6:孔 HC:接觸用孔 MTR:記憶胞電晶體 ST:絕緣狹縫(絕緣部) X:方向(第2方向) XX:方向(第3方向) Y:方向(第1方向) Z:方向(第1方向)
圖1係第1實施形態之半導體記憶裝置之俯視圖。  圖2係第1實施形態之半導體記憶裝置之剖視圖。  圖3係表示第1實施形態之記憶胞及絕緣狹縫之製造步驟一例之剖視圖。  圖4係表示第1實施形態之記憶胞及絕緣狹縫之製造步驟一例之剖視圖。  圖5係表示第1實施形態之記憶胞及絕緣狹縫之製造步驟一例之剖視圖。  圖6係表示第1實施形態之記憶胞及絕緣狹縫之製造步驟一例之剖視圖。  圖7係第2實施形態之半導體記憶裝置之俯視圖。  圖8係第3實施形態之半導體記憶裝置之俯視圖。  圖9係第3實施形態之半導體記憶裝置之剖視圖。  圖10係第4實施形態之半導體記憶裝置之俯視圖。  圖11係第4實施形態之半導體記憶裝置之剖視圖。  圖12係表示第4實施形態之記憶胞及絕緣狹縫之製造步驟一例之剖視圖。  圖13係表示第4實施形態之記憶胞及絕緣狹縫之製造步驟一例之剖視圖。  圖14係表示第4實施形態之記憶胞及絕緣狹縫之製造步驟一例之剖視圖。  圖15係表示第4實施形態之記憶胞及絕緣狹縫之製造步驟一例之剖視圖。  圖16係第5實施形態之半導體記憶裝置之俯視圖。  圖17係表示第4實施形態之記憶胞及絕緣狹縫之製造步驟之變化例的剖視圖。  圖18係表示第4實施形態之記憶胞及絕緣狹縫之製造步驟之變化例的剖視圖。
11:矽基板(基板)
11a:表面
12:絕緣層
12a:表面
20:積層體
22:導電層
24:絕緣層
30:佈線層
30a:表面
32:半導體層
34:絕緣層
50:第1群之柱狀體
51:第1柱狀體
52:芯
53:通道膜
54:隧道膜
55:電荷蓄積膜
56:障壁膜
60:柱狀體
61:第3柱狀體
62:芯
63:通道膜
64:隧道膜
65:電荷蓄積膜
66:障壁膜
100:絕緣膜
MTR:記憶胞電晶體

Claims (22)

  1. 一種半導體記憶裝置，其具備：  積層體，其於第1方向上積層有導電層；  第1群之複數個柱狀體，其等在上述積層體內沿上述第1方向延伸，且於與上述導電層之交叉部分分別形成有記憶胞電晶體；  第2群之複數個柱狀體，其等相對於上述第1群之複數個柱狀體配置於與上述第1方向交叉之第2方向上，且分別包含絕緣材料；及  絕緣膜，其於上述積層體內沿上述第1方向及上述第2方向延伸，於與上述第1方向及上述第2方向交叉之第3方向上分隔上述積層體，且包含於上述第3方向上與上述第1群之複數個柱狀體相鄰之第1部分、於上述第3方向上與上述第2群之複數個柱狀體相鄰之第2部分、及上述第1部分與上述第2部分之間之第3部分，且於上述第3部分具有自上述第3方向之至少一側面突出之第1凸部。
  2. 如請求項1之半導體記憶裝置，其中  上述第1群之複數個柱狀體於上述第2方向上以第1間隔配置，且  上述第2群之複數個柱狀體於上述第2方向上以大於上述第1間隔之第1距離，與上述第1群之複數個柱狀體分離。
  3. 如請求項1之半導體記憶裝置，其中  上述側面具有沿著上述第2方向之第1側面、及位於與上述第1側面之相反側之第2側面，且  上述第1凸部於包含上述第2方向及上述第3方向之截面中，自上述第1側面與上述第2側面中之至少一個側面朝上述第3方向突出。
  4. 如請求項1之半導體記憶裝置，其中  相對於第1群之柱狀體，於上述第3方向上存在複數個第3群柱狀體，且  上述第1群柱狀體於上述第3方向上以第2間隔排列，  上述第3群柱狀體於上述第3方向上與上述第1群之柱狀體以大於上述第2間隔之第2距離分離，  上述絕緣膜位於上述第1群柱狀體與上述第3群柱狀體之間。
  5. 如請求項3之半導體記憶裝置，其中  上述絕緣膜之上述第1側面與上述第2側面中之至少一個側面於上述第2方向上與上述第1群之複數個柱狀體和上述第2群之複數個柱狀體之間的區域相鄰之位置，具有向與上述第1凸部相同之方向突出之第2凸部。
  6. 如請求項1之半導體記憶裝置，其中  上述第1群之複數個柱狀體包含第1柱狀體，  上述第2群之複數個柱狀體包含第2柱狀體，且  上述第2柱狀體之上述第2方向之寬度大於上述第1柱狀體之上述第2方向的寬度。
  7. 如請求項5之半導體記憶裝置，其中  上述第1凸部位於較上述第2群之複數個柱狀體更靠近上述第1群之複數個柱狀體，  上述第2凸部位於較上述第1群之複數個柱狀體更靠近上述第2群之複數個柱狀體，且  上述第2凸部之上述第2方向之突出量大於上述第1凸部之上述第2方向的突出量。
  8. 如請求項1之半導體記憶裝置，其中  上述絕緣膜之上述第1部分具有複數個第3凸部，且  上述複數個第3凸部分別自上述側面朝上述第3方向突出。
  9. 如請求項8之半導體記憶裝置，其中  上述複數個第3凸部分別於上述第2方向上以等間隔配置。
  10. 如請求項1之半導體記憶裝置，其中  上述絕緣膜之上述第2部分具有複數個第4凸部，且  上述複數個第4凸部分別自上述側面朝上述第3方向突出。
  11. 如請求項10之半導體記憶裝置，其中  上述複數個第4凸部於上述第1方向上以等間隔配置。
  12. 如請求項1之半導體記憶裝置，其進而具備於上述第1方向上與上述絕緣膜相鄰設置之第1半導體部，且  上述絕緣膜之第3部分具有相對於上述第1凸部於第3方向上排列之特定部分，  上述第1半導體部於上述第1方向上與上述特定部分之至少一部分重疊。
  13. 如請求項12之半導體記憶裝置，其進而具備於上述第1方向上與上述第1群之複數個柱狀體中包含之第1柱狀體相鄰設置之第2半導體部，且  上述第2半導體部包含與上述第1半導體部相同之材料。
  14. 如請求項12之半導體記憶裝置，其中  上述第1半導體部包含藉由磊晶生長而形成之矽。
  15. 如請求項1之半導體記憶裝置，其中  於上述絕緣膜之上述第3部分中，進而具備設置於上述絕緣膜之端面之一部分且包含半導體材料之第5凸部。
  16. 如請求項15之半導體記憶裝置，其中  上述第5凸部包含與上述第1群之複數個柱狀體中包含之第1柱狀體相同之材料。
  17. 如請求項15之半導體記憶裝置，其進而具備於上述第1方向上與上述積層體相鄰設置之佈線層，且  上述第5凸部與上述佈線層相接。
  18. 一種半導體記憶裝置，其具備：  積層體，其於第1方向上積層有導電層；  第1群之複數個柱狀體，其等在上述積層體內沿上述第1方向延伸，且於與上述導電層之交叉部分分別形成有記憶胞電晶體；  第2群之複數個柱狀體，其等相對於上述第1群之複數個柱狀體配置於與上述第1方向交叉之第2方向上，且分別包含絕緣材料；  絕緣膜，其於上述積層體內沿上述第1方向及第2方向延伸，於與上述第1方向及上述第2方向交叉之第3方向上分隔上述積層體，且包含於上述第3方向上與上述第1群之複數個柱狀體相鄰之第1部分、於上述第3方向上與上述第2群之複數個柱狀體相鄰之第2部分、及上述第1部分與上述第2部分之間之第3部分；及  第1半導體部，其於上述第1方向上與上述絕緣膜相鄰設置。
  19. 如請求項18之半導體記憶裝置，其進而具備設置於上述第1群之複數個柱狀體中包含之第1柱狀體之第2半導體部，且  上述第2半導體部包含與上述第1半導體部相同之材料。
  20. 如請求項18之半導體記憶裝置，其中  上述第1半導體部包含藉由磊晶生長而形成之矽。
  21. 一種半導體記憶裝置，其具備：  積層體，其於第1方向上積層有導電層；  第1群之複數個柱狀體，其等在上述積層體內沿上述第1方向延伸，且於與上述導電層之交叉部分分別形成有記憶胞電晶體；  第2群之複數個柱狀體，其等相對於上述第1群之複數個柱狀體配置於與上述第1方向交叉之第2方向上，且分別包含絕緣材料；  絕緣膜，其於上述積層體內沿上述第1方向及第2方向延伸，於與上述第1方向及上述第2方向交叉之第3方向上分隔上述積層體，且包含於上述第3方向上與上述第1群之複數個柱狀體相鄰之第1部分、於上述第3方向上與上述第2群之複數個柱狀體相鄰之第2部分、及上述第1部分與上述第2部分之間之第3部分；及  第5凸部，其於上述第1方向上與上述絕緣膜之第3部分相鄰設置，自上述絕緣膜之端面朝上述第1方向突出，且包含半導體材料。
  22. 如請求項21之半導體記憶裝置，其中 上述第5凸部包含與上述第1群之複數個柱狀體中包含之第1柱狀體相同之材料。
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