CN112447758A - 集成电路器件和制造其的方法 - Google Patents

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Abstract

本发明涉及一种集成电路器件和制造其的方法。该集成电路器件包括：沟道层，在穿透导电层和绝缘层的沟道孔中；电荷捕获图案，在导电层与沟道层之间在沟道孔内部；以及虚设电荷捕获图案，在绝缘层与沟道层之间在沟道孔内部。为了制造该集成电路器件，形成穿透绝缘层和模制层的沟道孔。形成连接到沟道孔的模制凹口。在模制凹口中形成初始电介质图案。氧化初始电介质图案以形成第一阻挡电介质图案。在沟道孔中形成电荷捕获层。去除模制层以形成导电空间。去除电荷捕获层的一部分以形成电荷捕获图案和虚设电荷捕获图案。

Description

集成电路器件和制造其的方法
技术领域
本公开涉及集成电路器件和制造其的方法，更具体地，涉及包括非易失性垂直型存储器件的集成电路器件以及制造该包括非易失性垂直型存储器件的集成电路器件的方法。
背景技术
随着集成电路器件的增大的容量和高集成度，已经提供了垂直型存储器件，垂直型存储器件通过包括在垂直方向上堆叠在衬底上的多个存储单元而具有增大的存储容量。当在垂直型存储器件中增大垂直方向上的单元堆叠密度时，在垂直方向上相邻的单元之间的间隙可以减小，因此，由于相邻单元之间的电荷扩散引起的单元干扰，集成电路器件的可靠性可能劣化。
发明内容
一方面提供了具有如下结构的集成电路器件，该结构在高度地按比例缩放的垂直型存储器件中即使当在相邻单元之间的间隙相对小时也防止归因于在垂直方向上相邻的单元之间的电荷扩散的单元干扰并且提高可靠性。
另一方面提供了容易且高效地制造具有如下结构的集成电路器件的方法，该结构在高度地按比例缩放的垂直型存储器件中即使当在相邻单元之间的间隙相对小时也防止归因于在垂直方向上相邻的单元之间的电荷扩散的单元干扰并且提高可靠性。
根据一实施方式的一方面，提供了一种集成电路器件，其包括：导电图案，在衬底上在平行于衬底的表面的水平方向上延伸；绝缘层，在衬底上在所述水平方向上延伸、与导电图案相邻并且平行于导电图案；沟道层，在穿透导电图案和绝缘层的沟道孔中在垂直于衬底的所述表面的垂直方向上延伸；电荷存储图案，在导电图案与沟道层之间在沟道孔内部；以及虚设电荷存储图案，在绝缘层与沟道层之间在沟道孔内部，虚设电荷存储图案与电荷存储图案分开。
根据一实施方式的另一方面，提供了一种集成电路器件，其包括：多个导电图案，在衬底上在平行于衬底的表面的水平方向上延伸，所述多个导电图案在垂直于所述表面的垂直方向上彼此重叠；多个绝缘层，分别布置在所述多个导电图案中的相邻的导电图案之间，所述多个绝缘层在所述水平方向上延伸；沟道层，在穿透所述多个导电图案和所述多个绝缘层的沟道孔内在垂直方向上延伸；多个电荷捕获图案，在沟道孔内部彼此间隔开，并且插置在所述多个导电图案与沟道层之间；多个虚设电荷捕获图案，在沟道孔内部彼此间隔开，并且与所述多个电荷捕获图案间隔开，所述多个虚设电荷捕获图案插置在所述多个绝缘层与沟道层之间；以及多个阻挡电介质图案，包括多个第一图案部分和多个第二图案部分，所述多个第一图案部分分别布置在所述多个绝缘层中的相邻的绝缘层之间并且插置在所述多个导电图案与所述多个电荷捕获图案之间，所述多个第二图案部分围绕所述多个导电图案中的相应部分并且填充所述多个电荷捕获图案与所述多个虚设电荷捕获图案之间的相应空间。
根据一实施方式的另一方面，提供了一种集成电路器件，其包括：下部导电线和上部导电线，在衬底上在水平方向上彼此平行地延伸；绝缘层，在下部导电线与上部导电线之间在水平方向上延伸；沟道层，在通过穿透下部导电线、上部导电线和绝缘层在垂直方向上延伸的沟道孔中；在沟道孔中的下部电荷捕获图案，下部电荷捕获图案插置在下部导电线与沟道层之间；在沟道孔中的上部电荷捕获图案，上部电荷捕获图案插置在上部导电线与沟道层之间，并且在垂直方向上与下部电荷捕获图案间隔开；以及虚设电荷捕获图案，在绝缘层与沟道层之间，虚设电荷捕获图案通过下部分隔空间与下部电荷捕获图案间隔开，并且通过上部分隔空间与上部电荷捕获图案间隔开；下部第一阻挡电介质图案，在下部导电线与沟道层之间；上部第一阻挡电介质图案，在上部导电线与沟道层之间；下部第二阻挡介质图案，在下部导电线与下部第一阻挡电介质图案之间，下部第二阻挡电介质图案填充下部分隔空间；以及上部第二阻挡电介质图案，在上部导电线与上部第一阻挡电介质图案之间，上部第二阻挡电介质图案填充上部分隔空间。
根据一实施方式的另一方面，提供了一种集成电路器件，其包括：多个导电线，在衬底上在平行于衬底的表面的水平方向上延伸，所述多个导电线在垂直于所述表面的垂直方向上彼此重叠；多个绝缘层，分别布置在所述多个导电线中的相邻的导电线之间，所述多个绝缘层在水平方向上延伸；沟道层，在穿透所述多个导电线和所述多个绝缘层的沟道孔中垂直地延伸；多个电荷捕获图案，在沟道孔内部彼此间隔开，并且插置在所述多个导电线与沟道层之间；多个虚设电荷捕获图案，在沟道孔内部彼此间隔开，并且插置在所述多个绝缘层与沟道层之间，所述多个虚设电荷捕获图案与所述多个电荷捕获图案间隔开；多个第一阻挡电介质图案，分别布置在所述多个绝缘层中的相邻的绝缘层之间，并且插置在所述多个导电线与所述多个电荷捕获图案之间；多个第二阻挡电介质图案，围绕所述多个第一阻挡电介质图案的相应部分和所述多个导电线的相应部分，并且包括填充所述多个电荷捕获图案与所述多个虚设电荷捕获图案之间的相应空间的部分；以及隧穿电介质层，在所述多个第一阻挡电介质图案与沟道层之间。
根据一实施方式的另一个方面，提供了一种制造集成电路器件的方法，该方法包括：形成其中多个绝缘层和多个模制层分别交替地堆叠在衬底上的结构；形成穿透所述结构的沟道孔；通过经由沟道孔去除所述多个模制层的部分，形成连接到沟道孔的多个模制凹口；形成填充所述多个模制凹口中的每个的牺牲层和初始电介质图案；通过氧化初始电介质图案，形成第一阻挡电介质图案；在沟道孔中形成电荷存储层；在沟道孔中在电荷存储层上形成隧穿电介质层；在沟道孔中在隧穿电介质层上形成沟道层；通过去除所述多个模制层，形成导电空间，每个导电空间在所述多个绝缘层中的每个之间；通过经由相应导电空间去除电荷存储层的一部分和牺牲层，形成多个分隔空间，所述多个分隔空间将电荷存储层分成多个电荷存储图案和多个虚设电荷存储图案；形成第二阻挡电介质图案，其填充所述多个分隔空间并且覆盖相应导电空间的内壁；以及在相应导电空间中在第二阻挡电介质图案上形成导电图案。
根据一实施方式的另一个方面，提供了一种制造集成电路器件的方法，该方法包括：形成其中多个绝缘层和多个模制层分别交替地堆叠在衬底上的结构；形成穿透所述结构的沟道孔；通过经由沟道孔去除所述多个模制层的部分，形成连接到沟道孔的多个模制凹口；在所述多个模制凹口中的每个中形成第一阻挡电介质图案；在沟道孔中形成覆盖第一阻挡电介质图案的电荷捕获层；通过去除所述多个模制层，形成暴露第一阻挡电介质图案的导电空间；通过经由导电空间去除电荷捕获层的一部分，形成多个分隔空间，所述多个分隔空间将电荷捕获层分成多个电荷捕获图案和多个虚设电荷捕获图案；形成第二阻挡电介质图案，其填充所述多个分隔空间并且在导电空间中覆盖第一阻挡电介质图案；以及在导电空间中形成导电线。
根据一实施方式的另一方面，提供了一种制造集成电路器件的方法，该方法包括：形成其中多个绝缘层和多个模制层分别交替地堆叠在衬底上的结构；形成穿透所述结构的沟道孔；通过经由沟道孔去除所述多个模制层的部分，形成连接到沟道孔的多个模制凹口；形成填充所述多个模制凹口中的每个的牺牲层和初始电介质图案；在沟道孔中形成覆盖初始电介质图案的电荷捕获层；通过去除所述多个模制层，形成暴露初始电介质图案的导电空间；通过经由导电空间去除电荷捕获层的一部分，形成多个分隔空间，所述多个分隔空间将电荷捕获层分成多个电荷捕获图案和多个虚设电荷捕获图案；通过经由导电空间氧化初始电介质图案，形成第一阻挡电介质图案；形成第二阻挡电介质图案，其填充所述多个分隔空间并且在导电空间中覆盖第一阻挡电介质图案；以及在导电空间中形成导电线。
附图说明
各种实施方式将由以下结合附图的详细描述被更清楚地理解，附图中：
图1是根据实施方式的集成电路器件的存储单元阵列的等效电路图；
图2是根据实施方式的集成电路器件的平面图；
图3A是沿图2的线X1-X1'截取的剖视图，图3B是由图3A的BX1指示的虚线区域的放大剖视图；
图4A和图4B是根据其他实施方式的集成电路器件的示意性剖视图；
图5是根据其他实施方式的集成电路器件的示意性剖视图；
图6A是根据其他实施方式的集成电路器件的示意性剖视图，图6B是由图6A的BX2指示的虚线区域的放大剖视图；
图7是根据其他实施方式的集成电路器件的示意性剖视图；
图8A是根据其他实施方式的集成电路器件的示意性剖视图，图8B是由图8A的BX3指示的虚线区域的放大剖视图；
图9是根据其他实施方式的集成电路器件的示意性剖视图；
图10A和图10B是根据其他实施方式的集成电路器件的示意性剖视图；
图11A是根据其他实施方式的集成电路器件的平面布局图，图11B是图11A所示的集成电路器件的一个或更多个区域的示意性透视图，图11C是图11A所示的集成电路器件的一个或更多个区域的示意性剖视图；
图12A至图12M是用于描述根据实施方式的制造集成电路器件的方法的按照工艺顺序示出的剖视图；
图13A至图13I是用于描述根据其他实施方式的制造集成电路器件的方法的按照工艺顺序示出的剖视图；
图14A至图14D是用于描述根据其他实施方式的制造集成电路器件的方法的按照工艺顺序示出的剖视图；
图15A和图15B是用于描述根据其他实施方式的制造集成电路器件的方法的按照工艺顺序示出的剖视图；
图16是用于描述根据其他实施方式的制造集成电路器件的方法的按照工艺顺序示出的剖视图；
图17A至图17C是用于描述根据其他实施方式的制造集成电路器件的方法的按照工艺顺序示出的剖视图；以及
图18A和图18B是用于描述根据其他实施方式的制造集成电路器件的方法的按照工艺顺序示出的剖视图。
具体实施方式
在下文中，将参照附图详细描述各种实施方式。相同的部件通过使用相同的附图标记来表示，并且为了简洁将不重复其重复描述。
图1是根据实施方式的集成电路器件的存储单元阵列MCA的等效电路图。具有垂直沟道结构的垂直型NAND闪速存储器件的等效电路图在图1中示出。
参照图1，存储单元阵列MCA可以包括多个存储单元串MS。存储单元阵列MCA可以包括多个位线BL1、BL2、……、BLm(BL)、多个字线WL1、WL2、……、WLn-1和WLn(WL)、至少一个串选择线SSL、至少一个地选择线GSL以及公共源极线CSL。多个存储单元串MS可以形成在多个位线BL1、BL2、……、BLm(BL)与公共源极线CSL之间。
多个存储单元串MS中的每个可以包括串选择晶体管SST、地选择晶体管GST以及多个存储单元晶体管MC1、MC2、……、MCn-1和MCn。串选择晶体管SST的漏极区域可以连接到位线BL1、BL2、……和BLm(BL)，地选择晶体管GST的源极区域可以连接到公共源极线CSL。多个地选择晶体管GST的源极区域可以共同连接到公共源极线CSL。
串选择晶体管SST可以连接到至少一个串选择线SSL，地选择晶体管GST可以连接到至少一个地选择线GSL。多个存储单元晶体管MC1、MC2、……、MCn-1和MCn可以分别连接到多个字线WL1、WL2、……、WLn-1和WLn(WL)。
图2是根据实施方式的集成电路器件100A的平面图。图3A是沿图2的线X1-X1'截取的剖视图，图3B是由图3A的BX1指示的虚线区域的放大剖视图。
参照图2、图3A和图3B，集成电路器件100A可以包括具有有源区域AC的衬底102。存储单元阵列MCA可以形成在衬底102的有源区域AC之上。存储单元阵列MCA可以具有参照图1描述的电路结构。
衬底102可以具有在X方向和Y方向上延伸的主表面102M。根据示例实施方式，衬底102可以包括Si、Ge或SiGe。根据其他示例实施方式，衬底102可以包括绝缘体上硅(SOI)衬底或绝缘体上锗(GeOI)衬底。
多个导电线CL可以在衬底102上在平行于主表面102M的水平方向上沿着X-Y平面延伸，并且可以布置为在垂直于衬底102的主表面102M的垂直方向(Z方向)上彼此分开同时彼此重叠。在本说明书中，“导电线CL”可以被称为“导电图案CL”，并且应理解，“导电线CL”和“导电图案CL”指的是相同的部件。多个绝缘层110可以在衬底102上在水平方向上延伸。多个绝缘层110中的每个可以布置在多个导电线CL中的每个之间。换言之，绝缘层110可以与导电线CL交替，如例如图3A所示。
多个沟道孔CHH可以形成为穿透多个导电线CL和多个绝缘层110，并且多个沟道结构CHS1可以在多个沟道孔CHH中在垂直方向(Z方向)上延伸。多个沟道结构CHS1中的每个可以包括：半导体图案120，接触衬底102并且部分地填充沟道孔CHH；沟道层150，接触半导体图案120并且在沟道孔CHH中在垂直方向(Z方向)上延伸；掩埋绝缘层156，填充沟道层150的内部空间；以及漏极区域158，接触沟道层150并且填充沟道孔CHH的上部入口部分。根据示例实施方式，沟道层150可以具有包括内部空间的圆筒形状，并且沟道层150的内部空间可以填充有掩埋绝缘层156。沟道层150可以包括掺杂的多晶硅或未掺杂的多晶硅。掩埋绝缘层156可以包括硅氧化物、硅氮化物、硅氮氧化物或其组合。在一些示例实施方式中，可以省略掩埋绝缘层156，在这种情况下，沟道层150可以具有没有内部空间的柱结构。漏极区域158可以包括掺杂的多晶硅层。多个漏极区域158可以通过绝缘图案114彼此绝缘。绝缘图案114可以包括氧化物层、氮化物层或其组合。
多个沟道结构CHS1可以包括多个电荷捕获图案134P和多个虚设电荷捕获图案134D。术语“电荷捕获图案”和“虚设电荷捕获图案”可以分别相对于术语“电荷存储图案”和“虚设电荷存储图案”可互换地使用，术语“电荷捕获图案”和“电荷存储图案”可以被使用为具有相同的含义。多个电荷捕获图案134P可以在彼此分开的同时在沟道孔CHH中位于导电线CL与沟道层150之间。多个虚设电荷捕获图案134D可以在绝缘层110与沟道层150之间，并且可以与多个电荷捕获图案134P分开。多个虚设电荷捕获图案134D可以彼此分开，并且一个电荷捕获图案134P可以在多个虚设电荷捕获图案134D中的每个之间。换言之，电荷捕获图案134P可以与虚设电荷捕获图案134D交替。在一些示例实施方式中，多个电荷捕获图案134P和多个虚设电荷捕获图案134D可以在沟道孔CHH中沿着在远离衬底102的方向上延伸的直线延伸，并且可以沿着所述直线分别交替地布置。多个电荷捕获图案134P和多个虚设电荷捕获图案134D可以在水平方向上具有相同的宽度。多个电荷捕获图案134P和多个虚设电荷捕获图案134D中的每个可以沿着所述直线在水平方向上具有恒定的宽度。例如，多个电荷捕获图案134P和多个虚设电荷捕获图案134D中的每个可以在水平方向上具有约3nm至约10nm的宽度。
多个电荷捕获图案134P与沟道层150之间在水平方向上的最小距离可以与多个虚设电荷捕获图案134D与沟道层150之间在水平方向上的最小距离基本相同。多个电荷捕获图案134P和多个虚设电荷捕获图案134D中的每个可以包括硅氮化物层。
如在图3B中最佳地示出，在垂直方向上，电荷捕获图案134P的长度W1可以等于或小于导电线CL的长度Lg1，并且等于或大于导电线CL的长度Lg1的一半。电荷捕获图案134P可以不包括面对导电线CL的最靠近绝缘层110的拐角的部分。因此，可以最小化由集中在导电线CL的拐角处的电场引起的对电荷捕获图案134P的不利影响。
多个第一阻挡电介质图案132B可以布置在多个导电线CL与沟道结构CHS1之间。多个第一阻挡电介质图案132B中的每个可以布置在多个绝缘层110中的每个之间。换言之，第一阻挡电介质图案132B可以布置在绝缘层110中的相邻的两个绝缘层之间。多个第一阻挡电介质图案132B中的每个的至少一部分可以与多个绝缘层110垂直地重叠。多个第一阻挡电介质图案132B中的每个可以在导电线CL与电荷捕获图案134P之间。多个第一阻挡电介质图案132B的面对沟道层150的侧壁可以接触电荷捕获图案134P的面对导电线CL的侧壁，并且可以相对于多个绝缘层110的面对沟道层150的侧壁沿着直线延伸。多个第一阻挡电介质图案132B可以包括硅氧化物层。多个第一阻挡电介质图案132B的水平宽度可以为约3nm至约10nm，并且在一些实施方式中，可以为例如约3nm至约5nm。
围绕第一阻挡电介质图案132B的一部分和导电线CL的一部分的第二阻挡电介质图案162可以形成在多个绝缘层110中的每个之间。换言之，第二阻挡电介质图案162的一部分可以延伸到电荷捕获图案134P与第一阻挡电介质图案132B之间的区域中，并且类似地，第二阻挡电介质图案162的一部分可以延伸到虚设电荷捕获图案134D与绝缘层110之间的区域中。第二阻挡电介质图案162可以包括在导电线CL与绝缘层110之间的第一部分162A、在第一阻挡电介质图案132B与绝缘层110之间的第二部分162B、在电荷捕获图案134P与虚设电荷捕获图案134D之间的第三部分162C以及在导电线CL与第一阻挡电介质图案132B之间的第四部分162D。第三部分162C可以延伸到电荷捕获图案134P与第一阻挡电介质图案132B之间的区域中并且延伸到虚设电荷捕获部分134D与绝缘层110之间的区域中，使得电荷捕获图案134P不包括面对导电线CL的最靠近绝缘层110的拐角的部分。在该构造中，第一部分162A、第二部分162B和第三部分162C可以一起形成T形部分，如图3B所示。第二阻挡电介质图案162的第一部分162A、第二部分162B、第三部分162C和第四部分162D可以一体地彼此连接。第二阻挡电介质图案162的第三部分162C可以填充多个电荷捕获图案134P与多个虚设电荷捕获图案134D之间的相应空间，并且可以接触电荷捕获图案134P和虚设电荷捕获图案134D。第二阻挡电介质图案162可以包括硅氧化物层、高介电常数(高k)电介质层或其组合。高k电介质层可以具有比硅氧化物层高的介电常数。例如，高k电介质层可以包括HfO2、Al2O3或ZrO2，但示例实施方式不限于此。
电荷捕获图案134P和隧穿电介质层140可以在多个第一阻挡电介质图案132B与沟道层150之间布置在沟道孔CHH中。隧穿电介质层140可以在沟道层150延伸的方向上在电荷捕获图案134P与沟道层150之间以及在虚设电荷捕获图案134D与沟道层150之间长地延伸。电荷捕获图案134P可以包括硅氧化物层。电荷捕获图案134P和沟道层150中的每个可以在其纵向方向上具有恒定的水平宽度。例如，电荷捕获图案134P和沟道层150中的每个的水平宽度可以为约3nm至约10nm。
多个导电线CL中的每个和多个绝缘层110中的每个在第一水平方向(X方向)上的宽度可以由多个字线切割区域WLC限定。由于多个字线切割区域WLC，多个导电线CL可以重复地布置为彼此间隔开一定距离。
多个公共源极区域160可以在衬底102上在第二水平方向(Y方向)上延伸。多个公共源极区域160可以是高掺杂的n型杂质区域。多个字线切割区域WLC的一部分可以填充有公共源极图案CSP。公共源极图案CSP可以被包括在图1所示的公共源极线CSL中。公共源极图案CSP可以在多个公共源极区域160之上沿第二水平方向(Y方向)长地延伸。覆盖公共源极图案CSP的侧壁的绝缘间隔物170可以形成在字线切割区域WLC中。绝缘间隔物170可以使公共源极图案CSP与多个导电线CL电绝缘。公共源极图案CSP和绝缘间隔物170可以由盖绝缘层172覆盖。公共源极图案CSP可以包括金属(诸如钨、铜或铝)、导电的金属氮化物(诸如钛氮化物或钽氮化物)、过渡金属(诸如钛或钽)或其组合。绝缘间隔物170和盖绝缘层172中的每个可以包括硅氧化物层、硅氮化物层、硅氮氧化物层或其组合。用于减小接触电阻的金属硅化物层(未示出)可以插置在公共源极区域160与公共源极图案CSP之间。例如，金属硅化物层可以包括钴硅化物、钨硅化物、镍硅化物等。
在两个相邻的字线切割区域WLC之间的多个导电线CL可以形成参照图1描述的地选择线GSL、多个字线WL1、WL2、……、WLn-1和WLn(WL)以及串选择线SSL。在Z方向上堆叠在衬底102上的多个导电线CL的数量可以被各种各样地选择。例如，多个导电线CL之中的最靠近衬底102的导电线CL可以形成地选择线GSL。多个导电线CL之中的最远离衬底102的两个导电线中的每个可以形成串选择线SSL。串选择线SSL可以包括彼此间隔开且在其间具有串选择线切割区域SSLC的部分。串选择线切割区域SSLC可以填充有串选择线切割绝缘层184。串选择线切割绝缘层184可以包括氧化物层、氮化物层、气隙或其组合。在本说明书中使用的术语“气隙”可以表示其中包括在制造过程期间可能存在的空气或其他气体的空间。
多个导电线CL可以包括：金属，诸如钨、镍、钴或钽；金属硅化物，诸如钨硅化物、镍硅化物、钴硅化物或钽硅化物；掺杂的多晶硅；或其组合。
在存储单元阵列MCA中，多个位线BL可以在多个沟道结构CHS1之上在第一水平方向(X方向)上延伸。多个位线接触焊盘182可以在多个沟道结构CHS1与多个位线BL之间。多个沟道结构CHS1的漏极区域158可以通过位线接触焊盘182连接到多个位线BL之中的一个对应的位线BL。多个位线接触焊盘182可以通过上部绝缘层180彼此绝缘。上部绝缘层180可以包括氧化物层、氮化物层或其组合。
图3A和图3B所示的集成电路器件100A可以具有布置在沟道孔CHH中的多个电荷捕获图案134P，因此，与如相关技术中的具有布置在沟道孔CHH外部的多个电荷捕获图案的集成电路器件相比，可以更有利地实现集成电路器件100A以实现在水平方向和垂直方向上高度地按比例缩放的集成电路器件。此外，多个电荷捕获图案134P可以在一个沟道孔CHH中在垂直方向(Z方向)上彼此分开且在其间具有虚设电荷捕获图案134D和第二阻挡电介质图案162。因此，即使当垂直型存储器件在沿垂直方向彼此相邻的单元之间具有相对小的间隙时，也可以防止归因于相邻单元之间的电荷扩散的单元干扰并且可以提高可靠性。
图4A是根据其他实施方式的集成电路器件100B的示意性剖视图。图4A示出了与由图3A的BX1指示的虚线区域对应的区域的放大剖面结构。
参照图4A，集成电路器件100B可以具有与图3A和图3B所示的集成电路器件100A基本相同的结构。然而，在集成电路器件100B中，多个第一阻挡电介质图案132B中的每个可以一体地连接到第二阻挡电介质图案162。第一阻挡电介质图案132B可以被称为“第一图案部分”，第二阻挡电介质图案162可以被称为“第二图案部分”。在图4A中，出于说明的目的，第一阻挡电介质图案132B和第二阻挡电介质图案162通过由虚线DL指示的虚拟线彼此分开。然而，实际上，第一阻挡电介质图案132B和第二阻挡电介质图案162可以一体地形成，使得第一阻挡电介质图案132B和第二阻挡电介质图案162彼此连接而在其间没有视觉上的界面。在集成电路器件100B中，多个第一阻挡电介质图案132B和多个第二阻挡电介质图案162可以包括彼此相同的材料。例如，多个第一阻挡电介质图案132B和多个第二阻挡电介质图案162中的每个可以包括硅氧化物层。作为另一示例，多个第一阻挡电介质图案132B和多个第二阻挡电介质图案162中的每个可以包括具有彼此相同的材料的高k电介质层。高k电介质层可以包括HfO2、Al2O3或ZrO2，但示例实施方式不限于此。
图4B是根据其他实施方式的集成电路器件100C的示意性剖视图。图4B示出了与由图3A的BX1指示的虚线区域对应的区域的放大剖面结构。
参照图4B，集成电路器件100C可以具有与图3A和图3B所示的集成电路器件100A基本相同的结构。然而，集成电路器件100C可以包括第二阻挡电介质图案164。第二阻挡电介质图案164可以具有与图3A和图3B所示的第二阻挡电介质图案162基本相同的结构。然而，第二阻挡电介质图案164的第三部分162C可以包括气隙AG1。气隙AG1的剖面形状不限于图4B所示的形状。气隙AG1可以具有各种宽度和高度。因为第二阻挡电介质图案164的第三部分162C包括气隙AG1，所以可以降低多个电荷捕获图案134P之间的介电常数，并且可以改善防止由垂直型存储器件中的相邻单元之间的电荷扩散引起的单元干扰的效果。在一些实施方式中，在图4B所示的集成电路器件100C中，像关于第一阻挡电介质图案132B与第二阻挡电介质图案162之间的界面的在图4A中描述的情况那样，在第一阻挡电介质图案132B与第二阻挡电介质图案164之间可以不存在视觉上的界面。换言之，可以将图4A和图4B的实施方式组合并且在一起使用。在这种情况下，多个第一阻挡电介质图案132B和多个第二阻挡电介质图案164可以包括彼此相同的材料。
图5是根据其他实施方式的集成电路器件100D的示意性剖视图。图5示出了与由图3A的BX1指示的虚线区域对应的区域的放大剖面结构。
参照图5，集成电路器件100D可以具有与图3A和图3B所示的集成电路器件100A基本相同的结构。然而，集成电路器件100D还可以包括多个第三阻挡电介质图案166。多个第三阻挡电介质图案166中的每个可以在导电线CL与第二阻挡电介质图案162之间。多个第三阻挡电介质图案166中的每个可以包括硅氧化物层、高k电介质层或其组合。高k电介质层可以包括HfO2、Al2O3或ZrO2，但示例实施方式不限于此。例如，多个第二阻挡电介质图案162可以包括硅氧化物层，多个第三阻挡电介质图案166可以包括高k电介质层。作为另一示例，多个第二阻挡电介质图案162可以包括高k电介质层，多个第三阻挡电介质图案166可以包括硅氧化物层。
在集成电路器件100D中，电荷捕获图案134P的垂直长度W1C可以等于或小于导电线CL的垂直长度Lg1C，并且可以等于或大于导电线CL的长度Lg1C的一半。
图5描述了这样的示例，其中集成电路器件100D在具有与图3A和图3B所示的集成电路器件100A相同的结构的同时还包括第三阻挡电介质图案166。然而，示例实施方式不限于此。例如，在一些实施方式中，集成电路器件100D在具有与参照图4B描述的集成电路器件100C相同的结构的同时还可以包括图5所示的第三阻挡电介质图案166。此外，在一些其他实施方式中，在图5所示的集成电路器件100D中，类似于参照图4A描述的情况，第一阻挡电介质图案132B与第二阻挡电介质图案162之间可以没有界面。在这种情况下，多个第一阻挡电介质图案132B和多个第二阻挡电介质图案162可以包括彼此相同的材料。在另外其他的实施方式中，可以将图4A、图4B和图5的实施方式的特征组合在一起。
图6A是根据其他实施方式的集成电路器件200A的示意性剖视图，图6B是由图6A的BX2指示的虚线区域的放大剖视图。图6A示出了与沿着图2的线X1-X1'截取的剖面对应的区域的剖面结构。
参照图6A和图6B，集成电路器件200A可以具有与图3A和图3B所示的集成电路器件100A基本相同的结构。然而，集成电路器件200A可以包括多个沟道结构CHS2。
多个沟道结构CHS2可以具有与参照图3A和图3B描述的多个沟道结构CHS1基本相同的结构。然而，多个沟道结构CHS2可以包括多个电荷捕获图案234P和多个虚设电荷捕获图案234D。
多个电荷捕获图案234P可以在沟道孔CHH中位于多个导电线CL与沟道层150之间，同时彼此分开。多个虚设电荷捕获图案234D可以在多个绝缘层110与沟道层150之间，并且可以与多个电荷捕获图案234P分开。多个虚设电荷捕获图案234D可以彼此分开，并且一个电荷捕获图案234P可以在多个虚设电荷捕获图案234D中的每个之间。在一些实施方式中，多个电荷捕获图案234P和多个虚设电荷捕获图案234D可以在沟道孔CHH中沿着在远离衬底102的方向上延伸的直线延伸，并且可以分别沿着所述直线交替地布置。
多个电荷捕获图案234P可以在水平方向上具有与多个虚设电荷捕获图案234D的宽度不同的宽度。在一些实施方式中，多个电荷捕获图案234P的面对沟道层150的侧壁和多个虚设电荷捕获图案234D的面对沟道层150的侧壁可以沿着直线延伸。在水平方向上，多个电荷捕获图案234P与沟道层150之间的最小距离可以与多个虚设电荷捕获图案234D与沟道层150之间的最小距离基本相同。多个电荷捕获图案234P和多个虚设电荷捕获图案234D可以包括硅氮化物层。
在垂直方向上，电荷捕获图案234P的长度W2可以等于或小于导电线CL的长度Lg2，并且等于或大于导电线CL的长度Lg2的一半。电荷捕获图案234P可以不包括面对导电线CL的拐角的部分，所述拐角最靠近绝缘层110。因此，可以最小化由集中在导电线CL的拐角处的电场引起的对电荷捕获图案234P的不利影响。
多个第一阻挡电介质图案232B可以布置在多个导电线CL与沟道结构CHS2之间。多个第一阻挡电介质图案232B中的每个可以布置在多个绝缘层110中的每个之间。多个第一阻挡电介质图案232B中的每个的一部分可以与多个绝缘层110垂直地重叠。多个第一阻挡电介质图案232B中的每个可以在导电线CL与电荷捕获图案234P之间。多个第一阻挡电介质图案232B中的每个的一部分可以比多个绝缘层110的面对沟道层150的侧壁朝向沟道层150突出更多。多个第一阻挡电介质图案232B的面对沟道层150的侧壁可以比多个绝缘层110的面对沟道层150的侧壁更邻近沟道层150。多个第一阻挡电介质图案232B可以包括硅氧化物层。多个第一阻挡电介质图案232B的水平宽度可以为约3nm至约10nm，并且在一些实施方式中，可以为例如约3nm至约5nm。
围绕第一阻挡电介质图案232B的一部分和导电线CL的一部分的第二阻挡电介质图案262可以形成在多个绝缘层110中的每个之间。第二阻挡电介质图案262可以包括在导电线CL与绝缘层110之间的第一部分262A、在第一阻挡电介质图案232B与绝缘层110之间的第二部分262B、在电荷捕获图案234P与虚设电荷捕获图案234D之间的第三部分262C以及在导电线CL与第一阻挡电介质图案232B之间的第四部分262D。第二阻挡电介质图案262的第一部分262A、第二部分262B、第三部分262C和第四部分262D可以彼此一体地连接。第二阻挡电介质图案262的第三部分262C可以填充电荷捕获图案234P与虚设电荷捕获图案234D之间的相应空间。第二阻挡电介质图案262的第二部分262B可以包括与第一阻挡电介质图案232B垂直重叠的部分。
电荷捕获图案234P和隧穿电介质层140可以布置在多个第一阻挡电介质图案232B与沟道层150之间。
根据示例实施方式，类似于参照图5描述的情况，集成电路器件200A还可以包括多个第三阻挡电介质图案166。多个第三阻挡电介质图案166中的每个可以在导电线CL与第二阻挡电介质图案262之间。
在一些实施方式中，在图6A和图6B所示的集成电路器件200A中，像关于第一阻挡电介质图案132B与第二阻挡电介质图案162之间的界面在图4A中描述的情况那样，在第一阻挡电介质图案232B与第二阻挡电介质图案262之间可以不存在视觉上的界面。在这种情况下，多个第一阻挡电介质图案232B和多个第二阻挡电介质图案262可以包括彼此相同的材料。类似地，在一些其他实施方式中，可以提供图4A-图6B所示的实施方式的特征的各种组合。
图7是根据其他实施方式的集成电路器件200B的示意性剖视图。图7示出了与由图6A的BX2指示的虚线区域对应的区域的放大剖面结构。
参照图7，集成电路器件200B可以具有与图6A和图6B所示的集成电路器件200A基本相同的结构。然而，集成电路器件200B可以包括第二阻挡电介质图案264。第二阻挡电介质图案264可以具有与图6A和图6B所示的第二阻挡电介质图案262基本相同的结构。然而，第二阻挡电介质图案264的第三部分262C可以包括气隙AG2。气隙AG2的剖面形状不限于图7所示的形状。气隙AG2可以具有各种宽度和高度。因为第二阻挡电介质图案264的第三部分262C包括气隙AG2，所以可以降低多个电荷捕获图案234P之间的介电常数，并且可以改善防止由垂直型存储器件中的相邻单元之间的电荷扩散引起的单元干扰的效果。
在图7所示的集成电路器件200B中，像关于第一阻挡电介质图案132B与第二阻挡电介质图案162之间的界面在图4A中描述的情况那样，在第一阻挡电介质图案232B与第二阻挡电介质图案264之间可以不存在视觉上的界面。在这种情况下，多个第一阻挡电介质图案232B和多个第二阻挡电介质图案264可以包括彼此相同的材料。类似地，在一些其他实施方式中，可以提供图4A-图7所示的实施方式的特征的各种组合。
图8A是根据其他实施方式的集成电路器件300A的示意性剖视图，图8B是由图8A的BX3指示的虚线区域的放大剖视图。图8A示出了与沿着图2的线X1-X1'截取的剖面对应的区域的剖面结构。
参照图8A和图8B，集成电路器件300A可以具有与图6A和图6B所示的集成电路器件200A基本相同的结构。然而，集成电路器件300A可以包括多个沟道结构CHS3。
多个沟道结构CHS3可以具有与参照图6A和图6B描述的多个沟道结构CHS2基本相同的结构。然而，多个沟道结构CHS3可以包括多个电荷捕获图案334P和多个虚设电荷捕获图案334D。
多个电荷捕获图案334P可以在沟道孔CLH中位于导电线CL与沟道层150之间，同时彼此分开。多个虚设电荷捕获图案334D可以在多个绝缘层110与沟道层150之间，并且可以与多个电荷捕获图案334P分开。多个虚设电荷捕获图案334D可以彼此分开。一个电荷捕获图案334P可以在多个虚设电荷捕获图案334D中的每个之间。多个电荷捕获图案334P可以在沟道孔CHH中沿着在远离衬底102的方向上延伸的第一直线延伸，多个虚设电荷捕获图案334D可以在沟道孔CHH中沿着在远离衬底102的方向上延伸的第二直线延伸，其中第一直线和第二直线在沟道孔CHH中可以不彼此相遇。多个电荷捕获图案334P和多个虚设电荷捕获图案334D可以分别在沟道孔CHH中在远离衬底102的方向上交替地布置。
多个电荷捕获图案334P和多个虚设电荷捕获图案334D可以在水平方向上具有相同的宽度。多个电荷捕获图案334P的面对沟道层150的侧壁可以比多个虚设电荷捕获图案334D的面对沟道层150的侧壁更靠近沟道层150。因此，多个电荷捕获图案334P与沟道层150之间的最小水平距离可以小于多个虚设电荷捕获图案334D与沟道层150之间的最小水平距离。多个电荷捕获图案334P和多个虚设电荷捕获图案334D可以包括硅氮化物层。
在垂直方向上，电荷捕获图案334P的长度W3可以等于或小于导电线CL的长度Lg3，并且等于或大于导电线CL的长度Lg3的一半。电荷捕获图案334P可以不包括面对导电线CL的拐角的部分，所述拐角最靠近绝缘层110。因此，可以最小化由集中在导电线CL的拐角处的电场引起的对电荷捕获图案334P的不利影响。
围绕第一阻挡电介质图案232B的一部分和导电线CL的一部分的第二阻挡电介质图案362可以形成在多个绝缘层110中的每个之间。第二阻挡电介质图案362可以包括在导电线CL与绝缘层110之间的第一部分362A、在第一阻挡电介质图案232B与绝缘层110之间的第二部分362B、在电荷捕获图案334P与虚设电荷捕获图案334D之间的第三部分362C以及在导电线CL与第一阻挡电介质图案232B之间的第四部分362D。第二阻挡电介质图案362的第一部分362A、第二部分362B、第三部分362C和第四部分362D可以彼此一体地连接。第二阻挡电介质图案362的第三部分362C可以填充多个电荷捕获图案334P与多个虚设电荷捕获图案334D之间的相应空间。
多个电荷捕获图案334P和隧穿电介质层340可以布置在多个第一阻挡电介质图案232B与沟道层150之间。在图8A和图8B所示的实施方式中，隧穿电介质层340可以在远离衬底102的方向上在沟道孔CHH中具有可变的宽度。在水平方向上，隧穿电介质层340的在电荷捕获图案334P与沟道层150之间的部分的宽度可以小于隧穿电介质层340的在虚设电荷捕获图案334D与沟道层150之间的部分的宽度。隧穿电介质层340的面向沟道层150的侧壁可以在沟道孔CHH的纵向方向上平直地延伸。隧穿电介质层340的面对多个电荷捕获图案334P和多个虚设电荷捕获图案334D的侧壁可以在沟道孔CHH的纵向方向上具有凹凸部分。例如，凹凸部分的一端可以在虚设电荷捕获图案334D的上部开始，凹凸部分的另一端可以在远离衬底102延伸的方向上的下一个虚设电荷捕获图案334D的上部结束。隧穿电介质层340可以包括硅氧化物层。
根据示例实施方式，类似于参照图5描述的情况，集成电路器件300A还可以包括多个第三阻挡电介质图案166。多个第三阻挡电介质图案166中的每个可以在导电线CL与第二阻挡电介质图案362之间。
在一些示例实施方式中，在图8A和图8B所示的集成电路器件300A中，像关于第一阻挡电介质图案132B与第二阻挡电介质图案162之间的界面参照图4A描述的情况那样，在第一阻挡电介质图案232B与第二阻挡电介质图案362之间可以不存在视觉上的界面。在这种情况下，多个第一阻挡电介质图案232B和多个第二阻挡电介质图案362可以包括彼此相同的材料。
图9是根据其他实施方式的集成电路器件300B的示意性剖视图。图9示出了与由图8A的BX3指示的虚线区域对应的区域的放大剖面结构。
参照图9，集成电路器件300B可以具有与图8A和图8B所示的集成电路器件300A基本相同的结构。然而，集成电路器件300B可以包括第二阻挡电介质图案364。第二阻挡电介质图案364可以具有与图8A和图8B所示的第二阻挡电介质图案362基本相同的结构。然而，第二阻挡电介质图案364的第三部分362C可以包括气隙AG3。气隙AG3的剖面形状不限于图9所示的形状。气隙AG3可以具有各种宽度和高度。因为第二阻挡电介质图案364的第三部分362C包括气隙AG3，所以可以降低多个电荷捕获图案334P之间的介电常数，并且可以改善防止由垂直型存储器件中的相邻单元之间的电荷扩散引起的单元干扰的效果。
在图9示出的集成电路器件300B中，像关于第一阻挡电介质图案132B与第二阻挡电介质图案162之间的界面在图4A中描述的情况那样，在第一阻挡电介质图案232B与第二阻挡电介质图案364之间可以不存在视觉上的界面。在这种情况下，多个第一阻挡电介质图案232B和多个第二阻挡电介质图案364可以包括彼此相同的材料。类似地，在一些其他实施方式中，可以提供图4A-图9所示的实施方式的特征的各种组合。
图10A是根据其他实施方式的集成电路器件400A的示意性剖视图。图10A示出了与图3A的区域对应的区域的放大剖面结构。
参照图10A，集成电路器件400A可以具有图1所示的集成电路器件100A的存储单元阵列MCA的等效电路，并且可以具有与图3A和图3B所示的集成电路器件100A基本相同的结构。特别地，形成图1中的多个字线WL1、WL2、……、WLn-1和WLn(WL)的部分可以具有如图3A和图3B所示的结构。然而，在集成电路器件400A中，形成图1的地选择线GSL和串选择线SSL中的至少一个的部分可以包括导电线CL4，而不是图3A和图3B所示的导电线CL。导电线CL4的垂直厚度可以大于图3A和图3B所示的导电线CL的垂直厚度。例如，集成电路器件400A中的导电线CL4的垂直厚度可以是形成多个字线WL1、WL2、……、WLn-1和WLn(WL)的导电线CL(见图3A和图3B)的垂直厚度的至少两倍。然而，其不限于此。
集成电路器件400A可以包括沟道结构CHS4，沟道结构CHS4的一部分穿透导电线CL4。沟道结构CHS4可以包括在沟道孔CHH中在垂直方向上延伸的沟道层450以及填充沟道层450的内部空间的掩埋绝缘层456。第一阻挡电介质图案432B可以布置在导电线CL4与沟道结构CHS4之间。第一阻挡电介质图案432B可以布置在两个相邻的绝缘层110之间，并且第一阻挡电介质图案432B的至少一部分可以与绝缘层110垂直地重叠。第一阻挡电介质图案432B可以具有相对于沟道层450凹入的凹侧壁432BS。第一阻挡电介质图案432B的水平宽度可以为约3nm至约10nm，例如，约3nm至约5nm。
电荷捕获图案434P和隧穿电介质层440可以布置在第一阻挡电介质图案432B与沟道层450之间。隧穿电介质层440可以在电荷捕获图案434P与沟道层450之间以及在虚设电荷捕获图案134D与沟道层450之间在沟道层450延伸的方向上延伸。电荷捕获图案434P可以包括硅氧化物层。电荷捕获图案434P、隧穿电介质层440和沟道层450中的每个可以在其纵向方向上具有恒定的水平宽度。在垂直方向上，电荷捕获图案434P的长度W4可以等于或小于导电线CL4的长度Lg4，并且等于或大于导电线CL4的长度Lg4的一半。电荷捕获图案434P可以不包括面对导电线CL4的拐角的部分，所述拐角最靠近绝缘层110。因此，可以最小化由集中在导电线CL4的拐角处的电场引起的对电荷捕获图案434P的不利影响。
电荷捕获图案434P可以包括面对第一阻挡电介质图案432B的凹侧壁432BS的凸侧壁434PS。电荷捕获图案434P的凸侧壁434PS可以接触第一阻挡电介质图案432B的凹侧壁432BS。隧穿电介质层440可以具有面对第一阻挡电介质图案432B的凹侧壁432BS的凸侧壁440S。沟道层450可以具有面对第一阻挡电介质图案432B的凹侧壁432BS的凸侧壁450S。掩埋绝缘层456可以具有面对第一阻挡电介质图案432B的凹侧壁432BS的凸侧壁456S。
导电线CL4可以被第二阻挡电介质图案462围绕。第二阻挡电介质图案462可以包括在导电线CL4与绝缘层110之间的第一部分462A、在第一阻挡电介质图案432B与绝缘层110之间的第二部分462B、在电荷捕获图案434P与虚设电荷捕获图案134D之间的第三部分462C以及在导电线CL4与第一阻挡电介质图案432B之间的第四部分462D。第二阻挡电介质图案462的第一部分462A、第二部分462B、第三部分462C和第四部分462D可以彼此一体地连接。第二阻挡电介质图案462的第三部分462C可以填充多个电荷捕获图案434P与多个虚设电荷捕获图案134D之间的相应空间。第一阻挡电介质图案432B、电荷捕获图案434P、隧穿电介质层440、沟道层450、掩埋绝缘层456、第二阻挡电介质图案462和导电线CL4中的每个的更详细的结构与关于图3A和图3B所示的第一阻挡电介质图案132B、电荷捕获图案134P、隧穿电介质层140、沟道层150、掩埋绝缘层156、第二阻挡电介质图案162和导电线CL所描述的相同，因此为了简洁，省略其重复描述。
在图10A所示的集成电路器件400A中，像关于第一阻挡电介质图案132B与第二阻挡电介质图案162之间的界面在图4A中描述的情况那样，在第一阻挡电介质图案432B与第二阻挡电介质图案462之间可以不存在视觉上的界面。在这种情况下，多个第一阻挡电介质图案432B和多个第二阻挡电介质图案462可以包括彼此相同的材料。
图10B是根据其他实施方式的集成电路器件400B的示意性剖视图。
参照图10B，集成电路器件400B可以具有与图10A所示的集成电路器件400A基本相同的结构。然而，集成电路器件400B可以包括第二阻挡电介质图案464。第二阻挡电介质图案464可以具有与图10A所示的第二阻挡电介质图案462基本相同的结构。然而，第二阻挡电介质图案464的第三部分462C可以包括气隙AG4。气隙AG4的剖面形状不限于图10A所示的形状。气隙AG4可以具有各种宽度和高度。因为第二阻挡电介质图案464的第三部分462C包括气隙AG4，所以可以降低多个电荷捕获图案434P之间的介电常数，并且可以改善防止由垂直型存储器件中的相邻单元之间的电荷扩散引起的单元干扰的效果。
在图10B所示的集成电路器件400B中，像关于第一阻挡电介质图案132B与第二阻挡电介质图案162之间的界面在图4A在描述的情况那样，在第一阻挡电介质图案432B与第二阻挡电介质图案464之间可以不存在视觉上的界面。在这种情况下，多个第一阻挡电介质图案432B和多个第二阻挡电介质图案464可以包括彼此相同的材料。类似地，在其他一些实施方式中，可以提供图4A-图10B所示的实施方式的特征的各种组合。
图11A是根据其他实施方式的集成电路器件500的平面布局图。
参照图11A，集成电路器件500可以包括存储单元阵列区域512、第一外围电路区域514、第二外围电路区域516和接合焊盘区域518。存储单元阵列区域512可以包括具有参照图1描述的结构的多个存储单元阵列MCA。第一外围电路区域514和第二外围电路区域516可以包括控制单元，该控制单元控制输入到存储单元阵列区域512或从存储单元阵列区域512输出的数据。驱动包括在存储单元阵列区域512中的垂直型存储单元的外围电路可以布置在第一外围电路区域514和第二外围电路区域516中。
第一外围电路区域514可以布置为与存储单元阵列区域512垂直地重叠，因此，可以减小包括集成电路器件500的芯片的平面尺寸。在一些实施方式中，布置在第一外围电路区域514中的外围电路可以是能够高速处理输入到存储单元阵列区域512/从存储单元阵列区域512输出的数据的电路。例如，布置在第一外围电路区域514中的外围电路可以包括页缓冲器、锁存电路、高速缓存电路、列解码器、感测放大器或数据输入/输出电路。
第二外围电路区域516可以布置在存储单元阵列区域512之下，以不与存储单元阵列区域512和第一外围电路区域514重叠。形成在第二外围电路区域516中的外围电路可以是例如行解码器。在一些实施方式中，与图11A所示的示例不同，第二外围电路区域516的至少一部分可以在存储单元阵列区域512的一侧。
接合焊盘区域518可以形成在存储单元阵列区域512的另一侧。接合焊盘区域518可以是其中形成从存储单元阵列区域512的垂直型存储单元中的每个的字线连接的配线的区域。
图11B和图11C分别是图11A所示的集成电路器件500的区域的示意性透视图和示意性剖视图。在图11B和图11C中，与图1至图3B中的附图标记相同的附图标记指示相同的构件，并且为了简洁，将不重复其详细描述。
参照图11B和图11C，集成电路器件500可以包括形成在衬底502上的第一水平处的第一外围电路区域514以及形成在衬底502上的第二水平处的存储单元阵列区域512，其中第二水平高于第一水平。这里，术语“水平”表示相对于衬底502在垂直方向(图11B和图11C中的Z方向)上的高度。换言之，衬底502上的第一水平比第二水平更靠近衬底502。
衬底502可以具有在X方向和Y方向上延伸的主表面502M。衬底502的更详细的方面与参照图3A和图3B描述的衬底102的详细方面基本相同。可以通过器件隔离层504在衬底502上限定外围有源区域PAC。形成第一外围电路区域514的多个晶体管TR5可以形成在衬底502的外围有源区域PAC之上。多个晶体管TR5中的每个可以包括外围栅极PG以及在外围栅极PG的两侧形成于外围有源区域PAC中的外围源极/漏极区域PSD。在一些实施方式中，诸如电阻器、电容器等的单元器件还可以布置在第一外围电路区域514中。外围层间绝缘层508可以形成在多个晶体管TR5之上。外围层间绝缘层508可以包括硅氧化物、SiON、SiOCN等。
第一外围电路区域514可以包括多个外围电路布线层MTL5和多个外围电路接触MC5。多个外围电路布线层MTL5中的一些可以形成为电连接到多个晶体管TR5。多个外围电路接触MC5可以形成为互连从多个外围电路布线层MTL5之中选择的一些外围电路布线层。多个外围电路布线层MTL5和多个外围电路接触MC5可以被外围层间绝缘层508覆盖。
多个外围电路布线层MTL5和多个外围电路接触MC5中的每个可以包括金属、导电的金属氮化物、金属硅化物或其组合。例如，多个外围电路布线层MTL5和多个外围电路接触MC5中的每个可以包括导电材料，诸如钨、钼、钛、钴、钽、镍、钨硅化物、钛硅化物、钴硅化物、钽硅化物、镍硅化物等。图11C示出了多个外围电路布线层MTL5在垂直方向(Z方向)上具有三层布线结构。然而，本发明构思不限于图11C所示的示例。例如，多个外围电路布线层MTL5可以具有多层布线结构，诸如双层布线结构或者四层或更高层的布线结构。
覆盖外围层间绝缘层508的半导体层520可以形成在第一外围电路区域514之上。半导体层520可以包括Si、Ge或其组合。半导体层520可以包括掺杂的半导体或未掺杂的半导体。半导体层520可以具有单晶结构、非晶结构或多晶结构。多个公共源极区域572可以形成在半导体层520上。多个公共源极区域572的更详细的结构与参照图3A和图3B描述的公共源极区域160的结构基本相同。多个公共源极区域572可以通过掺入杂质形成在半导体层520中。
存储单元阵列区域512可以形成在半导体层520上。存储单元阵列区域512可以具有与参照图3A和图3B描述的集成电路器件100A的存储单元阵列MCA基本相同的结构。特别地，存储单元阵列区域512的与图1中的多个字线WL1、WL2、……、WLn-1和WLn(WL)对应的部分可以具有与图3A和图3B所示的结构相同的结构。然而，在集成电路器件500中，与图1的地选择线GSL和串选择线SSL对应的部分可以具有与参照图10A描述的结构相同的结构。
更详细地，在集成电路器件500中，与图1中的多个字线WL1、WL2、……、WLn-1和WLn(WL)对应的部分可以包括图3A和图3B、图6A和图6B或图8A和图8B所示的导电线CL，与图1中的地选择线GSL和串选择线SSL对应的部分可以包括图10A所示的导电线CL4。集成电路器件500可以包括多个导电线CL、多个导电线CL4以及穿透多个导电线CL和CL4的沟道结构CHS5。沟道结构CHS5的部分(所述部分穿透多个导电线CL)可以具有与参照图3A和图3B描述的沟道结构CHS1相同的结构，并且在其他实施方式中可以结合图4A-图9所示的示例实施方式的特征。沟道结构CHS5的部分(所述部分穿透多个导电线CL4)可以具有与参照图10A或图10B描述的沟道结构CHS4相同的结构。
接下来，将详细描述根据实施方式的制造集成电路器件的方法。
图12A至图12M是用于描述根据实施方式的制造集成电路器件100A的方法的按照工艺顺序示出的剖视图。将描述制造参照图3A和图3B描述的集成电路器件100A的示例方法。图12A至图12M按照工艺顺序示出了与由图3A的Q1指示的虚线区域对应的区域的放大剖面结构。
参照图12A，可以在衬底102上限定有源区域AC，并且可以在衬底102上分别交替地堆叠多个绝缘层110和多个模制层ML。多个绝缘层110之中的与衬底102接触的最下面的绝缘层110L可以具有比其他绝缘层110小的厚度D1。多个绝缘层110可以包括硅氧化物层，并且多个模制层ML可以包括硅氮化物层。
多个模制层ML可以提供用于在后续工艺中分别形成地选择线GSL、多个字线WL和多个串选择线SSL的空间。多个模制层ML之中的最靠近衬底102的第一模制层ML可以提供用于形成地选择线GSL的空间。多个绝缘层110之中的与第一模制层ML的上表面接触的绝缘层可以具有比其他绝缘层110大的厚度D2。多个绝缘层110和多个模制层ML中的每个可以通过使用化学气相沉积(CVD)、等离子体增强CVD(PECVD)或原子层沉积(ALD)来形成。
参照图12B，在多个绝缘层110之中的最上面的绝缘层110上形成绝缘图案114之后，可以通过使用绝缘图案114作为蚀刻掩模对多个绝缘层110和多个模制层ML执行各向异性蚀刻，从而形成暴露衬底102的沟道孔CHH。
沟道孔CHH的水平宽度可以朝向衬底102减小。换言之，沟道孔CHH的水平宽度可以随着距衬底102的距离减小而逐渐减小。绝缘图案114可以包括单层或多层，所述单层或多层包括氧化物层、氮化物层或其组合。
参照图12C，可以通过从沟道孔CHH的底部起执行选择性外延生长工艺来形成部分填充沟道孔CHH的半导体图案120。半导体图案120可以包括掺杂的半导体层，例如，掺杂的Si层或掺杂的Ge层。
多个模制层ML中的每个的一部分可以从多个模制层ML中的每个的通过沟道孔CHH暴露的侧壁选择性地修整。因此，可以形成在多个绝缘层110中的每个之间连接到沟道孔CHH的多个模制凹口MLA。多个模制凹口MLA中的每个的水平宽度WH1可以为约3nm至约10nm。在一些实施方式中，水平宽度WH1可以为例如约3nm至约5nm。
用于选择性地蚀刻多个模制层ML和多个绝缘层110之中的多个模制层ML的蚀刻工艺可以用于修整多个模制层ML。例如，当多个模制层ML包括硅氮化物层并且多个绝缘层110包括硅氧化物层时，诸如基于氨的蚀刻剂、基于磷酸的蚀刻剂、基于硫酸的蚀刻剂、基于乙酸的蚀刻剂或其组合的蚀刻剂可以用于选择性地修整多个模制层ML中的每个的部分。可以在半导体图案120由保护层(未示出)覆盖的同时执行修整多个模制层ML的工艺。
参照图12D，可以在根据图12C产生的所得结构上依次形成牺牲层130和初始阻挡绝缘层132。
牺牲层130可以形成为共形地覆盖通过沟道孔CHH和多个模制凹口MLA暴露的表面。牺牲层130可以包括与多个模制层ML相同的材料，或具有与多个模制层ML的材料相同或基本相同的蚀刻特性的材料。例如，牺牲层130可以包括硅氮化物层。牺牲层130可以形成为具有约3nm至约10nm的水平宽度。初始阻挡绝缘层132可以在沟道CHH中在沟道孔CHH的纵向方向上长地延伸，并且在牺牲层130上填充多个模制凹口MLA中的每个的一部分。初始阻挡绝缘层132可以包括掺杂的多晶硅层或未掺杂的多晶硅层。初始阻挡绝缘层132可以具有足够的厚度以在牺牲层130上填充多个模制凹口MLA。为了形成牺牲层130和初始阻挡绝缘层132，可以使用ALD工艺、CVD工艺或其组合。
参照图12E，相对于根据图12D产生的所得结构，可以修整初始阻挡绝缘层132，使得仅保留初始阻挡绝缘层132的填充多个模制凹口MLA的部分。结果，由初始阻挡绝缘层132的剩余部分形成的多个初始阻挡电介质图案132P可以留在多个模制凹口MLA中。多个初始阻挡电介质图案132P中的每个可以仅填充多个模制凹口MLA的内部空间，而不突出到沟道孔CHH中。
使用蚀刻剂的湿蚀刻工艺可以用于修整初始阻挡绝缘层132。蚀刻剂可以包括：包含硝酸和氢氟酸的混合溶液；包含氨、过氧化物和水的混合溶液；或包含氢氧化物烷基铵化合物、过氧化物和水的混合溶液。然而，示例实施方式不限于此。
参照图12F，相对于根据图12E产生的所得结构，可以通过氧化多个初始阻挡电介质图案132P来形成包括氧化物层的第一阻挡电介质图案132B。当多个初始阻挡电介质图案132P包括多晶硅层时，第一阻挡电介质图案132B可以包括硅氧化物层。
为了氧化多个初始阻挡电介质图案132P，可以使用干氧化工艺或湿氧化工艺。例如，当多个初始阻挡电介质图案132P被干氧化时，可以使用等离子体氧化工艺或利用诸如O2、N2O、NO或其组合的气体的气流工艺。
参照图12G，可以对根据图12F产生的所得结构执行修整工艺，以去除牺牲层130的暴露在沟道孔CHH内部并通过绝缘图案114的上表面暴露的部分。因此，多个绝缘层110的侧壁可以在沟道孔CHH中暴露，并且绝缘图案114的上表面可以被暴露。为了修整牺牲层130，可以使用诸如基于氨的蚀刻剂、基于磷酸的蚀刻剂、基于硫酸的蚀刻剂、基于乙酸的蚀刻剂或其组合的蚀刻剂。
参照图12H，基于根据图12G产生的所得结构，可以在沟道孔CHH中依次形成电荷捕获层134、隧穿电介质层140、沟道层150和掩埋绝缘层156，并且可以形成填充沟道孔CHH的上部入口部分的漏极区域158。在本说明书中使用的术语“电荷捕获层”可以相对于术语“电荷存储层”可互换地使用，并且“电荷捕获层”和“电荷存储层”用于表示相同的物体。
电荷捕获层134、隧穿电介质层140和沟道层150中的每个可以在沟道孔CHH中具有圆筒形状。在形成电荷捕获层134、隧穿电介质层140和沟道层150的过程中，可以去除半导体图案120的上表面的一部分，因此可以在半导体图案120的上表面上形成凹陷表面120R。沟道层150可以接触半导体图案120的凹陷表面120R。
可以多次执行沉积工艺和回蚀刻工艺，从而形成电荷捕获层134、隧穿电介质层140、沟道层150和掩埋绝缘层156。沉积工艺可以包括CVD、低压CVD(LPCVD)或ALD。电荷捕获层134可以包括硅氮化物层。隧穿电介质层140可以包括硅氧化物层。沟道层150可以包括掺杂的多晶硅或未掺杂的多晶硅。掩埋绝缘层156可以包括硅氧化物、硅氮化物、硅氮氧化物或其组合。漏极区域158可以包括掺杂的多晶硅、金属、导电的金属氮化物或其组合。包括在漏极区域158中的金属可以包括钨、镍、钴或钽。
参照图12I，可以各向异性地蚀刻绝缘图案114、多个绝缘层110和多个模制层ML，以形成通过穿透绝缘图案114、多个绝缘层110和多个模制层ML而暴露衬底102的字线切割区域WLC，然后，可以通过字线切割区域WLC将杂质离子注入到衬底102，以形成公共源极区域160。
参照图12J，可以通过字线切割区域WLC去除多个模制层ML以形成多个导电空间LS1，并且可以通过多个导电空间LS1去除暴露的牺牲层130。接下来，可以去除电荷捕获层134的一部分(所述部分由于去除牺牲层130而被暴露)，以将电荷捕获层134分成多个电荷捕获图案134P和多个虚设电荷捕获图案134D。可以在多个电荷捕获图案134P与多个虚设电荷捕获图案134D之间形成相应的分隔空间TSS。
当多个模制层ML、牺牲层130和电荷捕获层134中的每个包括硅氮化物层时，可以使用基于磷酸的蚀刻剂来形成导电空间LS1和分隔空间TSS。
参照图12K，可以在根据图12J产生的所得结构上形成第二阻挡电介质图案162。第二阻挡电介质图案162可以形成为在填充分隔空间TSS的同时共形地覆盖通过导电空间LS1和字线切割区域WLC暴露的表面。第二阻挡电介质图案162可以包括覆盖绝缘层110的第一部分162A、在第一阻挡电介质图案132B与绝缘层110之间的第二部分162B、填充电荷捕获图案134P与虚设电荷捕获图案134D之间的分隔空间TSS的第三部分162C以及覆盖第一阻挡电介质图案132B的面对导电空间LS1的侧壁的第四部分162D。可以使用ALD工艺、CVD工艺或等离子体氧化工艺来形成第二阻挡电介质图案162。
参照图12L，可以在多个导电空间LS1中形成多个导电线CL。为此，通过多个字线切割区域WLC由第二阻挡电介质图案162限定的多个导电空间LS1的区域可以用导电层填充。导电层可以包括金属，例如钨。在导电空间LS1中，导电线CL的侧壁、底表面和上表面可以被第二阻挡电介质图案162覆盖。
参照图12M，可以在字线切割区域WLC中形成绝缘间隔物170、公共源极图案CSP和盖绝缘层172。
根据示例实施方式，为了在字线切割区域WLC中形成绝缘间隔物170，首先，可以形成覆盖字线切割区域WLC的内壁的间隔物绝缘层。此后，可以回蚀刻间隔物绝缘层以通过字线切割区域WLC的下表面暴露公共源极区域160，因此，绝缘间隔物170可以保留在字线切割区域WLC的内侧壁处。
可以在字线切割区域WLC的内部和外部形成导电层，以用导电材料填充字线切割区域WLC中的由绝缘间隔物170限定的空间，然后，可以经由化学机械抛光(CMP)或回蚀刻工艺去除导电层的不必要的部分，从而形成公共源极图案CSP。
可以在关于绝缘间隔物170和公共源极图案CSP的所得物体上形成填充字线切割区域WLC的剩余空间的绝缘层，然后，可以经由CMP或回蚀刻工艺去除绝缘层的一部分来暴露绝缘图案114的上表面和漏极区域158的上表面，从而形成盖绝缘层172。
此后，如图3A所示，可以形成覆盖绝缘图案114、漏极区域158和盖绝缘层172的上部绝缘层180，并且可以去除上部绝缘层180的一部分、绝缘图案114的一部分、绝缘层110的一部分以及多个导电线CL中的两个上部导电线CL的一部分，以形成串选择线切割区域SSLC(见图3A)，并且可以用串选择线切割绝缘层184填充串选择线切割区域SSLC。
此后，可以形成穿透上部绝缘层180的一些区域的多个位线接触孔180H，并且可以将导电材料掩埋在多个位线接触孔180H中以形成多个位线接触焊盘182，可以在上部绝缘层180之上形成连接到多个位线接触焊盘182的多个位线BL，以制造图3A所示的集成电路器件100A。
为了制造图4B所示的集成电路器件100C，可以使用参照图12A至图12M描述的工艺。然而，在参照图12K描述的工艺中，可以形成包括占据分隔空间TSS(图12J)的一些区域的气隙AG1的第二阻挡电介质图案164，而不是第二阻挡电介质图案162。为了形成包括气隙AG1的第二阻挡电介质图案164，可以控制用于形成第二阻挡电介质图案164的沉积工艺气氛，例如沉积温度、沉积压力等。
为了制造图5所示的集成电路器件100D，可以使用参照图12A至图12M描述的工艺。然而，在如参照图12K所述形成第二阻挡电介质图案162之后，在如参照图12L所述形成多个导电线CL之前，可以进一步形成在多个导电空间LS1和字线切割区域WLC中共形地覆盖第二阻挡电介质图案162的第三阻挡电介质图案166。此后，在如参照图12L所述形成多个导电线CL的工艺中，可以去除第三阻挡电介质图案166的在导电空间LS1外部的部分，并且多个第三阻挡电介质图案166和多个导电线CL可以保留在多个导电空间LS1中。
图13A至图13I是用于描述根据其他实施方式的制造集成电路器件200A的方法的按照工艺顺序示出的剖视图。将描述制造图6A和图6B所示的集成电路器件200A的方法。图13A至图13I按照工艺顺序示出了与由图6A的Q2指示的虚线区域对应的区域的放大剖面结构。在图13A至图13I中，与图12A至图12M相同的附图标记用于指示与图12A至图12M相同的构件，并且为了简洁，将不重复其详细描述。
参照图13A，在共形地覆盖通过沟道孔CHH和多个模制凹口MLA暴露的表面的牺牲层130以及在牺牲层130上填充多个模制凹口MLA中的每个的一部分的初始阻挡绝缘层可以通过执行参照图12A至图12D描述的工艺来形成之后，可以通过使用与参照图12E描述的方法基本相同的方法来修整初始阻挡绝缘层。然而，在该示例中，在修整初始阻挡绝缘层之后，多个初始阻挡电介质图案232P可以保留在多个模制凹口MLA中。多个初始阻挡电介质图案232P中的每个可以包括填充模制凹口MLA的部分和从模制凹口MLA延伸到沟道孔CHH中的部分。
参照图13B，通过使用与参照图12F描述的方法基本相同的方法，相对于根据图13A的所得物体，可以通过氧化多个初始阻挡电介质图案232P来形成包括氧化物层的第一阻挡电介质图案232B。第一阻挡电介质图案232B可以包括硅氧化物层。
参照图13C，通过使用与参照图12G描述的方法基本相同的方法，可以对根据图13B产生的所得结构执行修整工艺以去除牺牲层130的暴露部分。因此，多个绝缘层110的侧壁可以在沟道孔CHH中暴露，并且可以暴露绝缘图案114的上表面。在修整牺牲层130之后，多个第一阻挡电介质图案232B可以比多个绝缘层110的暴露于沟道孔CHH中的侧壁朝向沟道孔CHH的中心轴线水平地突出更多。
参照图13D，相对于根据图13C产生的所得结构，可以在沟道孔CHH中形成电荷捕获层233。电荷捕获层233可以形成为具有比按照工艺顺序稍后将顺序地形成的电荷捕获层234的水平厚度大的厚度。电荷捕获层233的面对沟道孔CHH内部的侧壁的轮廓可以在远离衬底102的方向上沿着直线延伸。电荷捕获层233可以包括硅氮化物层。为了形成电荷捕获层233，可以使用CVD工艺。在形成电荷捕获层233的工艺中，虽然可以在相对邻近第一阻挡电介质图案232B的区域处执行沉积工艺，但是电荷捕获层233的面对沟道孔CHH内部的侧壁的侧壁轮廓可以具有与第一阻挡电介质图案232B的剖面轮廓对应的凹凸部分。在这种状态下，当进一步执行用于形成电荷捕获层233的沉积工艺以增大电荷捕获层233的水平厚度时，电荷捕获层233的面对沟道孔CHH内部的侧壁的侧壁轮廓可以具有在远离衬底102的方向上基本上沿着直线延伸的形状。
参照图13E，相对于根据图13D产生的所得结构，可以回蚀刻电荷捕获层233以在沟道孔CHH中形成电荷捕获层234。电荷捕获层234的面对沟道孔CHH内部的侧壁的侧壁轮廓可以在远离衬底102的方向上基本上沿着直线延伸。
电荷捕获层234可以在沟道孔CHH的纵向方向(Z方向)上延伸以具有可变的宽度。电荷捕获层234可以包括以第一宽度234T1覆盖第一阻挡电介质图案232B的第一电荷捕获层部分234A以及以大于第一宽度234T1的第二宽度234T2覆盖绝缘层110的第二电荷捕获层部分234B。制造电荷捕获层234的更详细的结构和方法与参照图12H描述的电荷捕获层134的情况基本相同，因此为了简洁，省略其重复描述。
参照图13F，基于根据图13E产生的所得结构，可以在沟道孔CHH中依次形成覆盖电荷捕获层234的隧穿电介质层140、沟道层150和掩埋绝缘层156，并且可以通过使用与参照图12H描述的方法相同的方法来形成填充沟道孔CHH的上部入口部分的漏极区域158。
参照图13G，通过使用与参照图12I描述的方法相同的方法，可以基于根据图13F产生的所得结构形成字线切割区域WLC和公共源极区域160。此后，通过使用与参照图12J描述的方法相同的方法，可以通过字线切割区域WLC去除多个模制层ML以形成多个导电空间LS2，并且可以通过多个导电空间LS2去除暴露的牺牲层130。此后，可以去除电荷捕获层234的由于去除牺牲层130而暴露的部分，以将电荷捕获层234分成多个电荷捕获图案234P和多个虚设电荷捕获图案234D。多个电荷捕获图案234P和多个虚设电荷捕获图案234D可以分别在沟道孔CHH的纵向方向(Z方向)上交替地布置。在水平方向上，多个电荷捕获图案234P可以具有第一宽度234T1，多个虚设电荷捕获图案234D可以具有大于第一宽度234T1的第二宽度234T2。可以在多个电荷捕获图案234P与多个虚设电荷捕获图案234D之间形成相应的分隔空间TSS2。
参照图13H，通过使用与参照图12K描述的形成第二阻挡电介质图案162的方法基本相同的方法，可以在根据图13G产生的所得结构上形成第二阻挡电介质图案262。
第二阻挡电介质图案262可以形成为在填充分隔空间TSS2的同时共形地覆盖通过导电空间LS2和字线切割区域WLC暴露的表面。第二阻挡电介质图案262可以包括覆盖绝缘层110的第一部分262A、在第一阻挡电介质图案232B与绝缘层110之间的第二部分262B、在电荷捕获图案234P与虚设电荷捕获图案234D之间填充分隔空间TSS2的第三部分262C以及覆盖第一阻挡电介质图案232B的侧壁(所述侧壁面对导电空间LS2)的第四部分262D。
参照图13I，相对于根据图13H产生的所得结构，通过使用与参照图12L描述的方法相同的方法，可以在多个导电空间LS2中形成多个导电线CL，并且可以在字线切割区域WLC中形成绝缘间隔物170、公共源极图案CSP和盖绝缘层172，可以执行参照图12M描述的顺序的工艺，以制造图6A和图6B所示的集成电路器件200A。
为了制造图7所示的集成电路器件200B，可以使用参照图13A至图13I描述的工艺。然而，在参照图13H描述的工艺中，可以形成包括气隙AG2的第二阻挡电介质图案264，而不是第二阻挡电介质图案262。气隙AG2可以占据分隔空间TSS2(见图13G)的一部分。为了形成包括气隙AG2的第二阻挡电介质图案264，可以控制用于形成第二阻挡电介质图案264的沉积工艺气氛，例如沉积温度、沉积压力等。
图14A至图14D是用于描述根据其他实施方式的制造集成电路器件300A的方法的按照工艺顺序示出的剖视图。将描述制造图8A和图8B所示的集成电路器件300A的方法。图14A至图14D按照工艺顺序示出了与由图8A的Q3指示的虚线区域对应的区域的放大剖面结构。在图14A至图14D中，与图12A至图12M和图13A至图13I中的附图标记相同的附图标记表示与图12A至图12M和图13A至图13I中的构件相同的构件，并且为了简洁，将不重复其详细描述。
参照图14A，通过使用与参照图13A至图13C描述的方法相同的方法，多个第一阻挡电介质图案232B可以形成为比多个绝缘层110的暴露于衬底上的沟道孔CHH中的侧壁朝向沟道孔CHH的中心轴线水平地突出更多。此外，多个绝缘层110的侧壁可以在沟道孔CHH中暴露。此后，通过使用与参照图13D描述的方法基本相同的方法，可以形成电荷捕获层334，其共形地覆盖多个第一阻挡电介质图案232B的暴露于沟道孔CHH中的表面以及多个绝缘层110的暴露于沟道孔CHH中的侧壁。接下来，可以依次形成在沟道孔CHH中依次覆盖电荷捕获层334的隧穿电介质层340、沟道层150和掩埋绝缘层156，并且可以形成填充沟道孔CHH的上部入口部分的漏极区域158。
电荷捕获层334可以形成为在沟道孔CHH的纵向方向(Y方向)上具有恒定的水平宽度。隧穿电介质层340可以在沟道孔CHH中在远离衬底102的方向上具有可变的宽度。在水平方向上，隧穿电介质层340的在模制层ML与沟道层150之间的第一隧穿电介质层部分340A的第一宽度340T1可以小于隧穿电介质层340的在绝缘层110与沟道层150之间的第二隧穿电介质层部分340B的第二宽度340T2。
参照图14B，相对于根据图14A产生的所得结构，通过使用与参照图13G描述的基本相同的方法，可以形成字线切割区域WLC和公共源极区域160，可以通过字线切割区域WLC去除多个模制层ML以形成多个导电空间LS3，可以通过多个导电空间LS3去除暴露的牺牲层130，并且可以去除电荷捕获层334的由于去除牺牲层130而暴露的部分以将电荷捕获层334分成多个电荷捕获图案334P和多个虚设电荷捕获图案334D。结果，可以在多个电荷捕获图案334P与多个虚设电荷捕获图案334D之间形成相应的分隔空间TSS3。
参照图14C，通过使用与参照图12K描述的形成第二阻挡电介质图案162的方法基本相同的方法，可以在根据图14B产生的所得结构上形成第二阻挡电介质图案362。
第二阻挡电介质图案362可以形成为在填充分隔空间TSS3的同时共形地覆盖通过导电空间LS3和字线切割区域WLC暴露的表面。第二阻挡电介质图案362可以包括覆盖绝缘层110的第一部分362A、在第一阻挡电介质图案232B与绝缘层110之间的第二部分362B、在电荷捕获图案334P与虚设电荷捕获图案334D之间填充分隔空间TSS3的第三部分362C以及覆盖第一阻挡电介质图案232B的侧壁(所述侧壁面对导电空间LS3)的第四部分362D。
参照图14D，相对于根据图14C产生的所得结构，通过使用与参照图12L描述的相同的方法，可以在多个导电空间LS3中形成多个导电线CL，并且可以在字线切割区域WLC中形成绝缘间隔物170、公共源极图案CSP和盖绝缘层172，可以执行参照图12M描述的顺序的工艺，以制造图8A和图8B所示的集成电路器件300A。
为了制造图9所示的集成电路器件300B，可以使用参照图14A和图14B描述的工艺。然而，在参照图14C描述的工艺中，可以形成包括气隙AG3的第二阻挡电介质图案364，而不是第二阻挡电介质图案362。气隙AG3可以占据分隔空间TSS3(见图14B)的一部分。为了形成包括气隙AG3的第二阻挡电介质图案364，可以控制用于形成第二阻挡电介质图案364的沉积工艺气氛，例如沉积温度、沉积压力等。
图15A和图15B是用于描述根据其他实施方式的制造集成电路器件100A的方法的按照工艺顺序示出的剖视图。将描述制造参照图3A和图3B描述的集成电路器件100A的另一示例方法。图15A和图15B按照工艺顺序示出了与由图3A的Q1指示的虚线区域对应的区域的放大剖面结构。在图15A和图15B中，与图12A至图12M中的附图标记相同的附图标记表示与图12A至图12M中的构件相同的构件，并且为了简洁，将不重复其详细描述。
参照图15A，可以通过使用与参照图12A至图12J描述的方法相同的方法来执行形成字线切割区域WLC、多个导电空间LS1和多个分隔空间TSS的工艺。然而，在该示例中，可以省略参照图12F描述的工艺，也就是，通过氧化多个初始阻挡电介质图案132P形成第一阻挡电介质图案132B的工艺，并且可以对根据图12E产生的其中保留了多个初始阻挡电介质图案132P的所得结构执行参照图12G描述的工艺。因此，当通过使用与参照图12H描述的方法相同的方法形成电荷捕获层134、隧穿电介质层140、沟道层150和掩埋绝缘层156时，可以在多个初始阻挡电介质图案132P之上形成电荷捕获层134、隧穿电介质层140、沟道层150和掩埋绝缘层156。在形成多个导电空间LS1和多个分隔空间TSS之后，可以通过多个导电空间LS1暴露多个初始阻挡电介质图案132P，如图15A所示。
参照图15B，相对于根据图15A产生的所得结构，通过使用与参照图12F描述的方法基本相同的方法氧化多个初始阻挡电介质图案132P，可以形成包括氧化物层的第一阻挡电介质图案132B。
此后，可以执行参照图12K至图12M描述的工艺，以制造图3A和图3B所示的集成电路器件100A。
图16是用于描述根据其他实施方式的制造集成电路器件200A的方法的按照工艺顺序示出的剖视图。将描述制造参照图6A和图6B描述的集成电路器件200A的另一示例方法。图16按照工艺顺序示出了与由图6A的Q2指示的虚线区域对应的区域的放大剖面结构。在图16中，与图13A至图13I中的附图标记相同的附图标记表示与图13A至图13I中的构件相同的构件，并且为了简洁，将不重复其详细描述。
参照图16，通过使用与参照图13A至图13G描述的方法相同的方法，可以执行形成字线切割区域WLC、多个导电空间LS2和多个分隔空间TSS2的工艺。然而，在该示例中，可以省略参照图13B描述的工艺，也就是，通过氧化多个初始阻挡电介质图案232P形成第一阻挡电介质图案232B的工艺，并且可以对根据图13A产生的其中保留了多个初始阻挡电介质图案232P的所得结构执行参照图13C描述的工艺。因此，当通过使用与参照图13D描述的方法相同的方法来形成电荷捕获层233时，可以在多个初始阻挡电介质图案232P之上形成电荷捕获层233。此外，在形成多个导电空间LS2和多个分隔空间TSS2之后，可以通过多个导电空间LS2暴露多个初始阻挡电介质图案232P，如图16所示。
此后，相对于根据图16产生的所得结构，通过使用与参照图13B描述的方法基本相同的方法氧化多个初始阻挡电介质图案232P，可以形成包括氧化物层的第一阻挡电介质图案232B。此后，可以执行参照图13H和图13I描述的工艺，以制造图6A和图6B所示的集成电路器件200A。
图17A至图17C是用于描述根据其他实施方式的制造集成电路器件300A的方法的按照工艺顺序示出的剖视图。将描述制造参照图8A和图8B描述的集成电路器件300A的另一示例方法。图17A至图17C按照工艺顺序示出了与由图8A的Q3指示的虚线区域对应的区域的放大剖面结构。在图17A至图17C中，与图12A至图12M、图13A至图13I和图14A至图14D中的附图标记相同的附图标记表示与图12A至图12M、图13A至图13I和图14A至图14D中的构件相同的构件，并且为了简洁，将不重复其详细描述。
参照图17A，可以执行参照图13A至图13D描述的工艺。然而，在该示例中，可以省略参照图13B描述的氧化多个初始阻挡电介质图案232P的工艺，并且可以对根据图13A产生的其中保留了多个初始阻挡电介质图案232P的所得结构执行参照图13C描述的工艺。此后，在通过参照图13A描述的工艺形成的多个初始阻挡电介质图案232P保留在衬底102上的状态下，可以通过使用与参照图14A描述的制造电荷捕获层334的方法基本相同的方法在多个初始阻挡电介质图案232P之上形成电荷捕获层334，然后，可以在电荷捕获层334之上依次形成隧穿电介质层340、沟道层150和掩埋绝缘层156。
参照图17B，相对于根据图17A产生的所得结构，通过使用与参照图14B描述的方法相同的方法，可以执行形成字线切割区域WLC、多个导电空间LS3和多个分隔空间TSS3的工艺。在形成多个导电空间LS3和多个分隔空间TSS3之后，可以通过多个导电空间LS3暴露多个初始阻挡电介质图案232P。
参照图17C，相对于根据图17B产生的所得结构，通过使用与参照图13B描述的方法基本相同的方法氧化多个初始阻挡电介质图案232P，可以形成第一阻挡电介质图案232B。此后，可以执行参照图14C和图14D描述的工艺，以制造图8A和图8B所示的集成电路器件300A。
图18A和图18B是用于描述根据其他实施方式的制造集成电路器件400A的方法的按照工艺顺序示出的剖视图。将描述制造图10A所示的集成电路器件400A的方法。
参照图18A，可以执行参照图12A至图12E描述的工艺。然而，在该示例中，在参照图12A描述的工艺中，可以在与其中将要形成串选择线SSL(见图1)的区域对应的部分处形成具有比其他模制层ML相对更大的厚度的模制层ML4。根据示例实施方式，模制层ML4的第一厚度可以大于形成在与其中将要形成多个字线WL(见图1)的区域对应的部分处的模制层ML的第二厚度。例如，第一厚度可以是第二厚度的至少两倍。然而，示例实施方式不限于此。
因为模制层ML4的厚度大于模制层ML的厚度，所以在完成图12E的工艺之后，形成在模制层ML4的面对沟道孔CHH内部的侧壁处的多个初始阻挡电介质图案432P可以具有相对于沟道孔CHH凹入的侧壁。然而，在一些实施方式中，形成在模制层ML的侧壁处的多个初始阻挡电介质图案132P可以具有面对沟道孔CHH内部的平直侧壁。
参照图18B，相对于根据图18A产生的所得结构，可以执行参照图12F至图12J描述的工艺或参照图15A和图15B描述的工艺，以形成其中第一阻挡电介质图案432B和第一阻挡电介质图案132B通过多个导电空间LS1暴露的结构。可以通过氧化多个初始阻挡电介质图案432P和多个初始阻挡电介质图案132P来获得第一阻挡电介质图案432B和第一阻挡电介质图案132B。此后，可以执行与参照图12K至图12M描述的工艺基本相同的工艺，以制造图10A所示的集成电路器件400A。
为了制造图10B所示的集成电路器件400B，在一些实施方式中，可以形成包括气隙AG4的第二阻挡电介质图案464，而不是图10A所示的第二阻挡电介质图案462。为了形成包括气隙AG4的第二阻挡电介质图案464，可以控制用于形成第二阻挡电介质图案464的沉积工艺气氛，例如沉积温度、沉积压力等。
依照根据上述各种示例实施方式的制造集成电路器件的方法，提供了这样的结构，该结构即使当相邻单元之间的间隙相对小时也通过防止由垂直型存储器件中的沟道孔中彼此垂直相邻的单元之间的电荷扩散引起的单元干扰来提高可靠性。
虽然已经参照本发明构思的实施方式具体示出和描述了本发明构思，但是将理解，在不背离所附权利要求的精神和范围的情况下，可以在其中进行在形式和细节上的各种改变。
本申请要求享有2019年8月27日在韩国知识产权局提交的韩国专利申请第10-2019-0104983号的优先权，该韩国专利申请的公开内容通过引用全文合并于此。

Claims (20)

1.一种集成电路器件，包括：
导电图案，在衬底上在平行于所述衬底的表面的水平方向上延伸；
绝缘层，在所述衬底上在所述水平方向上延伸、在垂直于所述衬底的所述表面的垂直方向上与所述导电图案相邻并且平行于所述导电图案；
沟道层，在穿透所述导电图案和所述绝缘层的沟道孔中在所述垂直方向上延伸；
电荷存储图案，在所述导电图案与所述沟道层之间在所述沟道孔内部；以及
虚设电荷存储图案，在所述绝缘层与所述沟道层之间在所述沟道孔内部，所述虚设电荷存储图案与所述电荷存储图案分开。
2.根据权利要求1所述的集成电路器件，还包括：
第一阻挡电介质图案，在所述导电图案与所述电荷存储图案之间；以及
第二阻挡电介质图案，具有在所述导电图案与所述绝缘层之间的第一部分、在所述第一阻挡电介质图案与所述绝缘层之间的第二部分以及在所述电荷存储图案与所述虚设电荷存储图案之间的第三部分，
其中所述第一部分、所述第二部分和所述第三部分一体地连接。
3.根据权利要求2所述的集成电路器件，其中
所述第二阻挡电介质图案的所述第三部分具有在所述电荷存储图案与所述虚设电荷存储图案之间的气隙。
4.根据权利要求1所述的集成电路器件，还包括：
阻挡电介质图案，与所述沟道层间隔开且在其间具有所述电荷存储图案，其中
所述电荷存储图案的面对所述导电图案的侧壁比所述虚设电荷存储图案的面对所述绝缘层的侧壁更靠近所述沟道层，以及
所述阻挡电介质图案具有比所述绝缘层朝向所述沟道层突出更多的侧壁。
5.根据权利要求1所述的集成电路器件，还包括：
阻挡电介质图案，与所述沟道层间隔开且在其间具有所述电荷存储图案，
其中所述阻挡电介质图案具有与所述电荷存储图案的面对所述导电图案的侧壁接触的凹侧壁。
6.根据权利要求1所述的集成电路器件，还包括：
第一阻挡电介质图案，在所述导电图案与所述电荷存储图案之间；
第二阻挡电介质图案，具有在所述导电图案与所述绝缘层之间的第一部分、在所述第一阻挡电介质图案与所述绝缘层之间的第二部分以及在所述电荷存储图案与所述虚设电荷存储图案之间的第三部分；以及
第三阻挡电介质图案，与所述第一阻挡电介质图案和所述绝缘层间隔开且其间具有所述第二阻挡电介质图案，所述第三阻挡电介质图案围绕所述导电图案的一部分，
其中所述第一阻挡电介质图案包括硅氧化物层，以及
所述第二阻挡电介质图案和所述第三阻挡电介质图案中的每个包括硅氧化物层、高k电介质层或硅氧化物层和高k电介质层的组合。
7.根据权利要求1所述的集成电路器件，还包括：
阻挡电介质图案，包括第一图案部分和第二图案部分，所述第一图案部分接触所述电荷存储图案的面对所述导电图案的侧壁，所述第二图案部分在所述电荷存储图案与所述虚设电荷存储图案之间的空间中接触所述电荷存储图案和所述虚设电荷存储图案，所述第二图案部分围绕所述导电图案的一部分，
其中所述阻挡电介质图案的所述第一图案部分和所述第二图案部分彼此连接且在其间没有可见界面。
8.根据权利要求1所述的集成电路器件，还包括：
阻挡电介质图案，接触所述电荷存储图案和所述虚设电荷存储图案，并且围绕所述导电图案的一部分，
其中所述阻挡电介质图案包括：
第一阻挡电介质图案，接触所述电荷存储图案并且与所述导电图案和所述虚设电荷存储图案间隔开；以及
第二阻挡电介质图案，包括与所述电荷存储图案和所述虚设电荷存储图案接触的部分以及插置在所述第一阻挡电介质图案与所述导电图案之间的部分。
9.根据权利要求1所述的集成电路器件，还包括：
隧穿电介质层，在所述电荷存储图案与所述沟道层之间以及在所述虚设电荷存储图案与所述沟道层之间，所述隧穿电介质层在所述沟道层延伸的方向上延伸。
10.根据权利要求1所述的集成电路器件，其中
所述电荷存储图案和所述虚设电荷存储图案沿着直线延伸。
11.根据权利要求1所述的集成电路器件，其中
所述电荷存储图案在所述水平方向上的宽度不同于所述虚设电荷存储图案在所述水平方向上的宽度。
12.根据权利要求1所述的集成电路器件，其中
所述电荷存储图案在所述水平方向上的宽度与所述虚设电荷存储图案在所述水平方向上的宽度相同，所述电荷存储图案与所述沟道层之间的最小水平距离小于所述虚设电荷存储图案与所述沟道层之间的最小水平距离。
13.一种集成电路器件，包括：
多个导电图案，在衬底上在平行于所述衬底的表面的水平方向上延伸，所述多个导电图案在垂直于所述表面的垂直方向上彼此重叠；
多个绝缘层，分别布置在所述多个导电图案中的相邻的导电图案之间，所述多个绝缘层在所述水平方向上延伸；
沟道层，在穿透所述多个导电图案和所述多个绝缘层的沟道孔内在所述垂直方向上延伸；
多个电荷捕获图案，在所述沟道孔内部彼此间隔开，并且插置在所述多个导电图案与所述沟道层之间；
多个虚设电荷捕获图案，在所述沟道孔内部彼此间隔开，并且与所述多个电荷捕获图案间隔开，所述多个虚设电荷捕获图案插置在所述多个绝缘层与所述沟道层之间；以及
多个阻挡电介质图案，包括多个第一图案部分和多个第二图案部分，所述多个第一图案部分分别布置在所述多个绝缘层中的相邻的绝缘层之间并且插置在所述多个导电图案与所述多个电荷捕获图案之间，所述多个第二图案部分围绕所述多个导电图案中的相应部分并且填充所述多个电荷捕获图案与所述多个虚设电荷捕获图案之间的相应空间。
14.根据权利要求13所述的集成电路器件，其中
所述多个电荷捕获图案和所述多个虚设电荷捕获图案分别沿着在远离所述衬底的方向上延伸的直线在所述沟道孔内部交替地布置。
15.根据权利要求13所述的集成电路器件，其中
所述多个电荷捕获图案和所述多个虚设电荷捕获图案在所述水平方向上具有相同的宽度。
16.一种集成电路器件，包括：
下部导电线和上部导电线，在衬底上在水平方向上彼此平行地延伸；
绝缘层，在所述下部导电线与所述上部导电线之间在所述水平方向上延伸；
沟道层，在通过穿透所述下部导电线、所述上部导电线和所述绝缘层在垂直方向上延伸的沟道孔中；
在所述沟道孔中的下部电荷捕获图案，所述下部电荷捕获图案插置在所述下部导电线与所述沟道层之间；
在所述沟道孔中的上部电荷捕获图案，所述上部电荷捕获图案插置在所述上部导电线与所述沟道层之间，并且在所述垂直方向上与所述下部电荷捕获图案间隔开；以及
虚设电荷捕获图案，在所述绝缘层与所述沟道层之间，所述虚设电荷捕获图案通过下部分隔空间与所述下部电荷捕获图案间隔开，并且通过上部分隔空间与所述上部电荷捕获图案间隔开；
下部第一阻挡电介质图案，在所述下部导电线与所述沟道层之间；
上部第一阻挡电介质图案，在所述上部导电线与所述沟道层之间；
下部第二阻挡电介质图案，在所述下部导电线与所述下部第一阻挡电介质图案之间，所述下部第二阻挡电介质图案填充所述下部分隔空间；以及
上部第二阻挡电介质图案，在所述上部导电线与所述上部第一阻挡电介质图案之间，所述上部第二阻挡电介质图案填充所述上部分隔空间。
17.一种集成电路器件，包括：
多个导电线，在衬底上在平行于所述衬底的表面的水平方向上延伸，所述多个导电线在垂直于所述表面的垂直方向上彼此重叠；
多个绝缘层，分别布置在所述多个导电线中的相邻的导电线之间，所述多个绝缘层在所述水平方向上延伸；
沟道层，在穿透所述多个导电线和所述多个绝缘层的沟道孔中垂直地延伸；
多个电荷捕获图案，在所述沟道孔内部彼此间隔开，并且插置在所述多个导电线与所述沟道层之间；
多个虚设电荷捕获图案，在所述沟道孔内部彼此间隔开，并且插置在所述多个绝缘层与所述沟道层之间，所述多个虚设电荷捕获图案与所述多个电荷捕获图案间隔开；
多个第一阻挡电介质图案，分别布置在所述多个绝缘层中的相邻的绝缘层之间，并且插置在所述多个导电线与所述多个电荷捕获图案之间；
多个第二阻挡电介质图案，围绕所述多个第一阻挡电介质图案的相应部分和所述多个导电线的相应部分，并且包括填充所述多个电荷捕获图案与所述多个虚设电荷捕获图案之间的相应空间的部分；以及
隧穿电介质层，在所述多个第一阻挡电介质图案与所述沟道层之间。
18.一种制造集成电路器件的方法，所述方法包括：
形成其中多个绝缘层和多个模制层分别交替地堆叠在衬底上的结构；
形成穿透所述结构的沟道孔；
通过经由所述沟道孔去除所述多个模制层的部分，形成连接到所述沟道孔的多个模制凹口；
形成填充所述多个模制凹口中的每个的牺牲层和初始电介质图案；
通过氧化所述初始电介质图案，形成第一阻挡电介质图案；
在所述沟道孔中形成电荷存储层；
在所述沟道孔中在所述电荷存储层上形成隧穿电介质层；
在所述沟道孔中在所述隧穿电介质层上形成沟道层；
通过去除所述多个模制层，形成导电空间，每个所述导电空间在所述多个绝缘层中的每个之间；
通过经由所述导电空间中的每个去除所述电荷存储层的一部分和所述牺牲层，形成多个分隔空间，所述多个分隔空间将所述电荷存储层分成多个电荷存储图案和多个虚设电荷存储图案；
形成第二阻挡电介质图案，所述第二阻挡电介质图案填充所述多个分隔空间并且覆盖所述相应导电空间的内壁；以及
在所述相应导电空间中在所述第二阻挡电介质图案上形成导电图案。
19.一种制造集成电路器件的方法，所述方法包括：
形成其中多个绝缘层和多个模制层分别交替地堆叠在衬底上的结构；
形成穿透所述结构的沟道孔；
通过经由所述沟道孔去除所述多个模制层的部分，形成连接到所述沟道孔的多个模制凹口；
在所述多个模制凹口中的每个中形成第一阻挡电介质图案；
在所述沟道孔中形成覆盖所述第一阻挡电介质图案的电荷捕获层；
通过去除所述多个模制层，形成暴露所述第一阻挡电介质图案的导电空间；
通过经由所述导电空间去除所述电荷捕获层的一部分，形成多个分隔空间，所述多个分隔空间将所述电荷捕获层分成多个电荷捕获图案和多个虚设电荷捕获图案；
形成第二阻挡电介质图案，所述第二阻挡电介质图案填充所述多个分隔空间并且在所述导电空间中覆盖所述第一阻挡电介质图案；以及
在所述导电空间中形成导电线。
20.一种制造集成电路器件的方法，所述方法包括：
形成其中多个绝缘层和多个模制层分别交替地堆叠在衬底上的结构；
形成穿透所述结构的沟道孔；
通过经由所述沟道孔去除所述多个模制层的部分，形成连接到所述沟道孔的多个模制凹口；
形成填充所述多个模制凹口中的每个的牺牲层和初始电介质图案；
在所述沟道孔中形成覆盖所述初始电介质图案的电荷捕获层；
通过去除所述多个模制层，形成暴露所述初始电介质图案的导电空间；
通过经由所述导电空间去除所述电荷捕获层的一部分，形成多个分隔空间，所述多个分隔空间将所述电荷捕获层分成多个电荷捕获图案和多个虚设电荷捕获图案；
通过经由所述导电空间氧化所述初始电介质图案，形成第一阻挡电介质图案；
形成第二阻挡电介质图案，所述第二阻挡电介质图案填充所述多个分隔空间并且在所述导电空间中覆盖所述第一阻挡电介质图案；以及
在所述导电空间中形成导电线。
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