CN112687697A - 三维及式快闪存储器及其制造方法 - Google Patents

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Abstract

本发明公开了一种三维及式快闪存储器及其制造方法，该制造方法包括以下步骤。形成包括交替叠层的第一绝缘层与第一牺牲层的叠层结构。形成贯穿叠层结构且包括第二绝缘层与环绕其的第二牺牲层的第一柱结构。形成贯穿叠层结构且包括通道层与环绕其的绝缘柱的第二柱结构。第二牺牲层位于通道层的两侧。移除第一牺牲层以形成暴露出部分的第二绝缘层以及通道层的侧向开口。形成环绕暴露出的第二绝缘层以及通道层的栅介电层于侧向开口中。填入栅极层于侧向开口中。利用导体层置换第二牺牲层。

Description

三维及式快闪存储器及其制造方法
技术领域
本发明是有关于一种三维快闪存储器及其制造方法，且特别是有关于一种三维及式快闪存储器及其制造方法。
背景技术
非易失性存储器(例如快闪存储器)由于具有使存入的数据在断电后也不会消失的优点，因此成为个人计算机和其他电子设备所广泛采用的一种存储器。
目前业界较常使用的快闪存储器包括反或式(NOR)快闪存储器以及反及式(NAND)快闪存储器，但对于及式(AND)快闪存储器的使用则较少。由于及式快闪存储器亦可应用在多维度的快闪存储单元阵列中，其具有与反及式快闪存储器一样多的积集度与面积利用率。因此，及式快闪存储器的发展已为目前的趋势。
发明内容
本发明提供一种三维及式快闪存储器的制造方法，其具有工艺简单、高工艺合格率等功效。
本发明的三维及式快闪存储器的制造方法包括以下步骤。首先，形成叠层结构于衬底上。叠层结构包括交替叠层的第一绝缘层与第一牺牲层。接着，形成贯穿叠层结构且具有类矩形轮廓的第一柱结构。第一柱结构包括第二绝缘层与第二牺牲层，且第二绝缘层环绕第二牺牲层。之后，形成贯穿叠层结构且具有椭圆形轮廓的第二柱结构。第二柱结构包括通道层与绝缘柱，且通道层环绕绝缘柱。第二牺牲层位于通道层的两侧并与通道层接触，且第二牺牲层面对第二柱结构的长轴截面。再来，移除第一牺牲层以形成侧向开口。侧向开口暴露出部分的第二绝缘层以及部分的通道层。然后，形成栅介电层于侧向开口中。栅介电层环绕经暴露出的第二绝缘层以及通道层。而后，填入栅极层于侧向开口中。最后，利用导体层置换第二牺牲层。
本发明提供一种三维及式快闪存储器，其具有快速的操作速度。
本发明的三维及式快闪存储器包括叠层结构以及柱结构。叠层结构位于衬底上且包括交替设置的第一绝缘层以与栅极层。第一绝缘层与栅极层之间设置有栅介电层。柱结构贯穿叠层结构且包括绝缘柱、通道层、导体层以及第二绝缘层。绝缘柱具有椭圆形轮廓。通道层环绕绝缘柱。导体层位于通道层的两侧且与通道层接触，且导体层面对绝缘柱的长轴截面。第二绝缘层环绕未与通道层接触的导体层的侧壁。其中，栅介电层环绕经第一绝缘层暴露的柱结构的侧壁。
基于上述，本发明通过按顺序形成第一柱结构以及第二柱结构可定义出后续欲形成导体层的位置，使得所述导体层可通过简单的工艺形成而具有高工艺合格率。另外，在本发明的三维及式快闪存储器中，每个柱结构具有独立的导体层，因此，可通过选择某一层的栅极层以及某一层导体层而任意地选择存储单元(栅极层与柱结构的交叉点)，使得本发明的三维及式快闪存储器具有快速的操作速度。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
图1A至图1L是本发明的一实施例的三维及式快闪存储器的制造方法的示意图。
图2是图1I的侧视示意图。
图3是本发明的另一实施例的三维及式快闪存储器的示意图。
【符号说明】
10、20：三维及式快闪存储器
100：衬底
101、101a、101b：叠层结构
102：第一绝缘层
104：第一牺牲层
106：第一开口
108、108a、108b：第二绝缘层
110、110a、110b：第二牺牲层
112：第二开口
114：通道层
116：绝缘柱
118：沟道
120：侧向开口
122：栅介电层
124：栅极层
126、126a、126b：导体层
128：第三绝缘层
130：第一接触件
132：第二接触件
134：源极线连接线
136：位线连接线
D1：第一方向
D2：第二方向
P：柱结构
P1：第一柱结构
P1＇：剩余的第一柱结构
P2：第二柱结构
R1：单元区
R2：周边区
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
图1A至图1L是本发明的一实施例的三维及式快闪存储器的制造方法的示意图。图2是图1I的侧视示意图。
请参照图1A，形成叠层结构101于衬底100上。衬底100可例如是半导体衬底，举例来说，衬底100可为硅衬底。在一些实施例中，可依据设计需求于衬底100中形成掺杂区(举例来说，N+掺杂区或N型阱区)。在另一些实施例中，可更于衬底100上形成埋氧化层(未示出)。在本实施例中，衬底100可因后续进行的工艺而定义出单元区以及周边区。
叠层结构101包括交替地叠层的多个第一绝缘层102与多个第一牺牲层104。第一绝缘层102的材料例如是介电材料，举例来说，第一绝缘层102的材料可为氧化硅。第一牺牲层104的材料则与第一绝缘层102的材料不同，且与第一绝缘层102具有足够的刻蚀选择比。在一些实施例中，第一牺牲层104的材料可为氮化硅。第一绝缘层102与第一牺牲层104例如是通过进行多次化学气相沉积工艺所形成。在此需说明的是，在叠层结构101中的第一绝缘层102以及第一牺牲层104的层数并非以图1A所示的实施例为限，详细地说，第一绝缘层102以及第一牺牲层104的层数可以分别至少大于16，举例来说，第一绝缘层102以及第一牺牲层104的层数可例如是56、64、96；然而，本发明并不以此为限，在叠层结构101中的第一绝缘层102以及第一牺牲层104的层数可取决于所欲的三维及式快闪存储器的设计及密度。
请参照图1B，形成贯穿叠层结构101的第一开口106。第一开口106例如具有类矩形轮廓，即，第一开口106的顶端处至底端处的轮廓呈类矩形。在此需说明的是，类矩形可意指矩形的至少一边角为圆角而非方角，但本发明并不以此为限制，即，第一开口106亦可具有矩形轮廓。第一开口106的侧面例如裸露出部分的第一绝缘层102以及第一牺牲层104，且第一开口106的底面例如裸露出部分的衬底100。形成贯穿叠层结构101的第一开口106可例如为进行以下步骤。首先，在叠层结构101上形成掩模层(未示出)。掩模层例如具有类矩形轮廓的开口。之后，利用掩模层对叠层结构101进行刻蚀工艺，以在叠层结构101中形成第一开口106。在本实施例中，第一开口106可具有大致垂直的侧壁，基于此，第一开口106亦称为第一垂直通道(vertical channel；VC)开口。
请参照图1C，形成第二绝缘层108于第一开口106的侧壁上。第二绝缘层108可例如是共形层，详细地说，第二绝缘层108可顺应着第一开口106的形状而覆盖第一开口106的侧壁上的第一绝缘层102与第一牺牲层104，且裸露出第一开口106的底面的部分的衬底100。换句话说，第二绝缘层108与第一开口106具有类似的形状与轮廓。第二绝缘层108可例如具有与第一绝缘层102类似的材料，举例来说，第二绝缘层108的材料可为氧化硅。
请继续参照图1C，填入第二牺牲层110于第一开口106中。在第二绝缘层108与第一开口106共形的情况下，第二牺牲层110亦例如具有类矩形轮廓。在本实施例中，第二牺牲层110填满第一开口106。第二牺牲层110可例如具有与第一牺牲层104类似的材料，举例来说，第二绝缘层108的材料可为氮化硅。在本实施例中，第二绝缘层108与第二牺牲层110构成第一柱结构P1，第二绝缘层108环绕第二牺牲层110的侧壁。
请参照图1D，形成贯穿叠层结构101的第二开口112。第二开口112例如具有椭圆形轮廓，即，第二开口112的顶端处至底端处的轮廓呈椭圆形。在本实施例中，第二开口112与第一开口106部分地重叠，且第二开口112的长轴的延伸方向与第一开口106的长度的延伸方向正交。详细地说，形成的第二开口112除了会移除部分的第一绝缘层102与第一牺牲层104之外，还会移除部分的第一柱结构P1。详细地说，在本实施例中，部分的第二绝缘层108与第二牺牲层110予以移除后而各自形成两个第二绝缘层108a、108b与两个第二牺牲层110a、110b，其即为剩余的第一柱结构P1＇。基于此，第二开口112的侧面例如裸露出部分的第一绝缘层102、第一牺牲层104、第二绝缘层108a、108b以及两个第二牺牲层110a、110b。此外，第二开口112的底面例如裸露出部分的衬底100。形成贯穿叠层结构101的第二开口112可例如为进行以下步骤。首先，在叠层结构101上形成掩模层(未示出)。掩模层例如具有椭圆形轮廓的开口。之后，利用掩模层对叠层结构101进行刻蚀工艺，以在叠层结构101中形成第二开口112。在本实施例中，第二开口112可具有大致垂直的侧壁，基于此，第二开口112亦称为第二垂直通道(vertical channel；VC)开口。
之后，请参照图1E，形成通道层114于第二开口112的侧壁上。通道层114可例如是共形层，详细地说，通道层114可顺应着第二开口112的形状而覆盖第二开口112的侧壁上的第一绝缘层102、第一牺牲层104、第二绝缘层108a、108b以及两个第二牺牲层110a、110b，且裸露出第二开口112的底面的部分的衬底100。换句话说，通道层114与第二开口112具有类似的形状与轮廓。通道层114的材料可例如是半导体材料，举例来说，通道层114的材料可为多晶硅或掺杂多晶硅。上述的掺杂多晶硅可通过进行原位掺杂或是离子植入工艺来进行掺杂。通道层114可例如作为位线使用。
请继续参照图1E，填入绝缘柱116于第二开口112中。在通道层114与第二开口112共形的情况下，绝缘柱116亦例如具有椭圆形轮廓。在本实施例中，绝缘柱116填满第二开口112。绝缘柱116可例如具有与第一绝缘层102以及第二绝缘层108类似的材料，举例来说，绝缘柱116的材料可为氧化硅。在本实施例中，通道层114与绝缘柱116构成第二柱结构P2，通道层114环绕绝缘柱116的侧壁。
接着，请参照图1F，在形成第二柱结构P2之后，图案化叠层结构101以形成阶梯结构。在此预先说明的是，在形成第二柱结构P2之后，可定义出单元区R1以及周边区R2。详细地说，形成有剩余的第一柱结构P1＇以及第二柱结构P2为单元区R1，而其余区域为周边区R2，且阶梯结构形成于周边区R2中。阶梯结构的形成是对未形成有第一柱结构P1与第二柱结构P2的叠层结构101的部分进行连续的图案化工艺。从另一个角度来看，第一绝缘层102与第一牺牲层104凸出于单元区R1的距离随着其逐渐远离衬底100而减少。之后，对此阶梯结构进行平坦化工艺(图1F未示出)。换句话说，对此阶梯结构填充绝缘层(图1F未示出)，以形成具有平坦化的表面。
之后，请参照图1G，形成贯穿叠层结构101的沟道118。在本实施例中，沟道118沿着阶梯结构的形成方向而形成，以将叠层结构101分割为一对叠层结构101a、101b。沟道118例如暴露出一对叠层结构101a、101b的彼此面对的侧壁上的第一绝缘层102以及第一牺牲层104。形成贯穿叠层结构101的沟道118可例如为进行以下步骤。首先，在叠层结构101上形成掩模层(未示出)。之后，利用掩模层对叠层结构101进行刻蚀工艺，以在叠层结构101中形成沟道118。在一些实施例中，在形成沟道后亦同时移除部分的衬底100。
接着，请参照图1H，移除侧向开口120所暴露的第一牺牲层104以形成侧向开口120。侧向开口120例如暴露出部分的第二绝缘层108a、108b以及通道层114，其在图2中更清楚地示出。移除侧向开口120所暴露的第一牺牲层104的方法例如是进行干式刻蚀法或湿式刻蚀法，其中在干式刻蚀法中使用的刻蚀剂例如是NF3、H2、HBr、O2、N2、He或其组合，且在湿式刻蚀法中使用的刻蚀剂例如是磷酸(H3PO4)溶液。在本实施例中，利用湿式刻蚀法以移除侧向开口120所暴露的第一牺牲层104。
之后，请同时参照图1I以及图2，形成栅介电层122于侧向开口120中。栅介电层122可例如是共形层，详细地说，栅介电层122可顺应着侧向开口120的形状而覆盖经侧向开口120暴露的第二绝缘层108a、108b以及通道层114，如图2所示。另外，栅介电层122需具有良好的阶梯覆盖以获得良好的膜厚均匀性。栅介电层122的材料可例如是氧化物、氮化物或其组合。在一些实施例中，栅介电层122包括氧化物-氮化物-氧化物(ONO)复合层。举例来说，栅介电层122可包括由氧化硅层、氮化硅层以及氧化硅层组成的复合层。在另一些实施例中，栅介电层122可包括氧化物-氮化物-氧化物-氮化物-氧化物(ONONO)复合层。举例来说，栅介电层122可包括由氧化硅层、氮化硅层、氧化硅层、氮化硅层以及氧化硅层组成的复合层。此外，在一些实施例中，栅介电层122可更形成于一对叠层结构101a、101b中的第一绝缘层102的彼此面对的侧壁上。
之后，请参照图1J，填入栅极层124于侧向开口120中。栅极层124的材料可例如是多晶硅、非晶硅、钨(W)、钴(Co)、铝(Al)、硅化钨(WSix)或硅化钴(CoSix)。形成栅极层124的方法可例如是进行化学气相沉积法。在本实施例中，栅极层124可做为字线使用。在一些实施例中，在填入栅极层124于侧向开口120中之前，可按顺序形成缓冲层(未示出)以及势垒层(未示出)于侧向开口120中。缓冲层的材料可例如是介电常数大于7的高介电常数的材料，举例来说，缓冲层的材料可为氧化铝(Al2O3)、氧化铪(HfO2)、氧化镧(La2O5)、过渡金属氧化物、镧系元素氧化物或其组合。形成缓冲层的方法可例如是进行化学气相沉积法或原子层沉积法。势垒层的材料例如是钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或其组合。形成势垒层的方法可例如是进行化学气相沉积法。
请参照图1K，利用导体层126置换第二牺牲层110a、110b，其例如进行以下步骤。首先，进行干式刻蚀法或湿式刻蚀法移除第二牺牲层110a、110b以形成第三开口(未示出)。接着，填入导体层126于第三开口中。导体层126的材料可例如是多晶硅、掺杂多晶硅或其他可导电的金属材料。在本实施例中，导体层126可做为源极层或漏极层来使用。举例来说，置换第二牺牲层110a的导体层126做为源极层，且置换第二牺牲层110b的导体层126做为漏极层，但本发明并不限于此。置换第二牺牲层110a的导体层126与置换第二牺牲层110b的导体层126的截面积可相同或不同，本发明并无特别限制。本实施例的源极层/漏极层的形成方法是利用导体层126取代先形成的第二牺牲层110a、110b，其为一种自我对准工艺，因此，其具有工艺简单以及高工艺合格率等效果。此外，形成后的源极层/漏极层由于外围各自设置有与其共形的第二绝缘层108a、108b而具有与栅极层124实质上相同的距离，使得本发明实施例的三维及式快闪存储器10可稳定地操作。
另外，在利用导体层126置换第二牺牲层110a、110b之前，可先填入第三绝缘层128于沟道118中。第三绝缘层128例如覆盖一对叠层结构101a、101b的彼此面对的侧壁上的栅介电层122以与栅极层124。
最后，请参照图1L，形成与位于单元区R1的导体层126电性连接的第一接触件130以及与位于周边区R2的栅极层124(其为阶梯结构)电性连接的第二接触件132。每一导体层126上例如皆对应地设置有第一接触件130，且每一阶梯的栅极层124皆对应地设置有第二接触件132。接着，形成源极线连接线134以及位线连接线136，源极线连接线134例如通过第一接触件130将一对叠层结构101a、101b中作为源极层的导体层126彼此电性连接，且位线连接线136例如亦通过第一接触件130将一对叠层结构101a、101b中作为漏极层的导体层126彼此电性连接。源极线连接线134以及位线连接线136的材料可例如是金属材料。
至此，完成本发明的三维及式快闪存储器10的制作。
本实施例的三维及式快闪存储器10的制造方法虽然是以上述方法为例进行说明，然而本发明的三维及式快闪存储器10的形成方法并不以此为限。
请继续参照图1L，图1L绘示了本发明的一实施例的三维及式快闪存储器的示意图。本发明实施例的三维及式快闪存储器10包括衬底100、叠层结构101以及柱结构P，其中柱结构P贯穿叠层结构101。衬底100例如具有单元区R1以及周边区R2，其中柱结构P位于单元区中，且在周边区R2形成有阶梯结构。叠层结构101位于衬底100上且例如包括一对叠层结构101a、101b。在一对叠层结构101a、101b之间可例如设置有第三绝缘层128。在一实施例中，叠层结构101包括交替设置的第一绝缘层102以与栅极层124。第一绝缘层102以与栅极层124凸出于单元区R1的部分可例如在周边区R2形成阶梯结构。在本实施例中，第一绝缘层102与栅极层124之间设置有栅介电层122。此处需说明的是，栅介电层122并非仅设置于第一绝缘层102与栅极层124之间。详细地说，栅介电层122可更设置于一对叠层结构101a、101b中的第一绝缘层102的彼此面对的侧壁上。此外，栅介电层122可更设置于第一绝缘层102暴露的柱结构P的侧壁上，即，栅介电层122环绕经第一绝缘层102暴露的柱结构P的侧壁。
在一实施例中，柱结构P包括绝缘柱116、通道层114、导体层126以及第二绝缘层108a、108b。绝缘柱116例如具有椭圆形轮廓，即，绝缘柱116的顶端处至底端处的轮廓呈椭圆形。通道层114环绕绝缘柱116且与绝缘柱116共形。导体层126位于通道层114的两侧且与通道层114接触。换句话说，导体层126可包括各自位于通道层114的相对侧的两个导体层126a、126b，并可各自做为源极以及漏极。在本实施例中，导体层126面对绝缘柱116的长轴截面。第二绝缘层108a、108b例如各自环绕未与通道层114接触的导体层126的侧壁。
本发明实施例的三维及式快闪存储器10可更包括第一接触件130、第二接触件132、源极线连接线134以及位线连接线136。第一接触件130例如位于单元区R1上且与导体层126电性连接，且第二接触件132例如位于周边区R2上且与栅极层124电性连接。源极线连接线134例如通过第一接触件130将一对叠层结构101a、101b中作为源极层的导体层126彼此电性连接，且位线连接线136例如亦通过第一接触件130将一对叠层结构101a、101b中作为漏极层的导体层126彼此电性连接。
在本实施例中，柱结构P为多个且彼此分隔。柱结构P例如沿着第一方向D1按顺序排列，且在第二方向D2上交错排列，其中第二方向D2与第一方向D1正交。由于多个柱结构P彼此分隔，每个柱结构P具有独立的源极以及漏极(导体层126)，因此，可通过选择某一层的栅极层124以及某一层导体层126而任意地选择存储单元(栅极层124与柱结构P的交叉点)，使得本实施例的三维及式快闪存储器10具有快速的操作速度。
图3是本发明的另一实施例的三维及式快闪存储器的示意图。在此必须说明的是，图3的实施例沿用图1L的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例描述与效果，下述实施例不再重复赘述，而图3的实施例中至少一部份未省略的描述可参阅后续内容。
本实施例的三维及式快闪存储器20与前述实施例的三维及式快闪存储器10的差异在于：多个柱结构P并未在第一方向D1上排列，且每个柱结构P中包括多个绝缘柱116、多个通道层114、多个导体层126以及多个第二绝缘层108a、108b。详细地说，由于一个柱结构P中具有多个绝缘柱116以及多个通道层114，大多数的导体层126在第一方向D1上会与相邻的两个通道层114接触，而使得其具有类似糖葫芦形状的轮廓。另外，多个柱结构P在第二方向D2上彼此分隔，且每个柱结构P具有多个可共享的源极以及漏极(导体层126)，因此，可通过选择某一层的栅极层124以及某两个导体层126而任意地选择存储单元(栅极层124与柱结构P的交叉点)，使得本实施例的三维及式快闪存储器20具有快速的操作速度。此外，由于每个柱结构P具有的源极以及漏极(导体层126)可被相邻的存储单元所共享，因此可进一步缩小三维及式快闪存储器20的尺寸。
综上所述，在上述实施例中，通过按顺序形成第一柱结构以及第二柱结构可定义出后续欲形成源极层/漏极层的位置，使得所述源极层/漏极层可通过简单的工艺形成而具有高工艺合格率，且形成后的源极层/漏极层因共形的第二绝缘层而具有与栅极层实质上相同的距离，使得本发明的三维及式快闪存储器可稳定地操作。另外，在本发明的三维及式快闪存储器中，每个柱结构具有独立的导体层，因此，可通过选择某一层的栅极层以及某一层导体层而任意地选择存储单元(栅极层与柱结构的交叉点)，使得本发明的三维及式快闪存储器具有快速的操作速度。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种三维及式快闪存储器的制造方法，包括：
形成叠层结构于衬底上，其中所述叠层结构包括交替叠层的第一绝缘层与第一牺牲层；
形成贯穿所述叠层结构且具有类矩形轮廓的第一柱结构，其中所述第一柱结构包括第二绝缘层与第二牺牲层，且所述第二绝缘层环绕所述第二牺牲层；
形成贯穿所述叠层结构且具有椭圆形轮廓的第二柱结构，其中所述第二柱结构包括通道层与绝缘柱，所述通道层环绕所述绝缘柱，且所述第二牺牲层位于所述通道层的两侧并与所述通道层接触，其中所述第二牺牲层面对所述第二柱结构的长轴截面；
移除所述第一牺牲层以形成侧向开口，其中所述侧向开口暴露出部分的所述第二绝缘层以及部分的所述通道层；
形成栅介电层于所述侧向开口中，其中所述栅介电层环绕经暴露出的所述第二绝缘层以及所述通道层；
填入栅极层于所述侧向开口中；以及
利用导体层置换所述第二牺牲层。
2.根据权利要求1所述的三维及式快闪存储器的制造方法，其中形成所述第一柱结构的步骤包括：
形成贯穿所述叠层结构的第一开口，其中所述第一开口具有类矩形轮廓；
形成所述第二绝缘层于所述第一开口的侧壁上；以及
填入所述第二牺牲层于所述第一开口中。
3.根据权利要求1所述的三维及式快闪存储器的制造方法，其中形成所述第二柱结构的步骤包括：
形成贯穿所述叠层结构的第二开口，其中所述第二开口具有椭圆形轮廓，且部分地所述第二绝缘层与所述第二牺牲层予以移除；
形成所述通道层于所述第二开口的侧壁上；以及
填入所述绝缘柱于所述第二开口中。
4.根据权利要求1所述的三维及式快闪存储器的制造方法，其中移除所述第一牺牲层以形成所述侧向开口的步骤包括：
形成贯穿所述叠层结构的沟道，其中所述沟道暴露出所述第一牺牲层；以及
侧向刻蚀所述第一牺牲层。
5.根据权利要求4所述的三维及式快闪存储器的制造方法，其中在填入所述栅极层于所述侧向开口中之后，填入第三绝缘层于所述沟道中。
6.一种三维及式快闪存储器，包括：
叠层结构，位于衬底上且包括交替设置的第一绝缘层以与栅极层，其中所述第一绝缘层与所述栅极层之间设置有栅介电层；以及
柱结构，贯穿所述叠层结构，包括：
绝缘柱，具有椭圆形轮廓；
通道层，环绕所述绝缘柱；
导体层，位于所述通道层的两侧且与所述通道层接触，其中所述导体层面对所述绝缘柱的长轴截面；以及
第二绝缘层，环绕未与所述通道层接触的所述导体层的侧壁，
其中所述栅介电层环绕经第一绝缘层暴露的所述柱结构的侧壁。
7.根据权利要求6所述的三维及式快闪存储器，其包括一对所述叠层结构，所述一对叠层结构之间设置有第三绝缘层。
8.根据权利要求7所述的三维及式快闪存储器，其中所述一对叠层结构中的所述第一绝缘层的彼此面对的侧壁上设置有所述栅介电层。
9.根据权利要求6所述的三维及式快闪存储器，其中所述柱结构为多个，所述多个柱结构在第一方向上按顺序排列，且在与所述第一方向正交的第二方向上交错排列。
10.根据权利要求6所述的三维及式快闪存储器，其中所述柱结构为多个，所述多个柱结构中的一者包括多个所述绝缘柱、多个所述通道层、多个所述导体层以及多个所述第二绝缘层。
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