TWI827180B - 半導體記憶裝置 - Google Patents

半導體記憶裝置 Download PDF

Info

Publication number
TWI827180B
TWI827180B TW111128766A TW111128766A TWI827180B TW I827180 B TWI827180 B TW I827180B TW 111128766 A TW111128766 A TW 111128766A TW 111128766 A TW111128766 A TW 111128766A TW I827180 B TWI827180 B TW I827180B
Authority
TW
Taiwan
Prior art keywords
layer
charge storage
semiconductor
semiconductor layer
storage layer
Prior art date
Application number
TW111128766A
Other languages
English (en)
Other versions
TW202339215A (zh
Inventor
越田樹
石川貴之
間部謙三
桑原大輔
Original Assignee
日商鎧俠股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商鎧俠股份有限公司 filed Critical 日商鎧俠股份有限公司
Publication of TW202339215A publication Critical patent/TW202339215A/zh
Application granted granted Critical
Publication of TWI827180B publication Critical patent/TWI827180B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

實施方式提供一種能夠提高可靠性的半導體記憶裝置。實施方式的半導體記憶裝置包括：半導體層，沿第一方向延伸；導電層，於與第一方向交叉的第二方向上與半導體層相向；電荷蓄積層，設置於半導體層與導電層之間；第一絕緣層，設置於半導體層與電荷蓄積層之間；以及第二絕緣層，設置於導電層與電荷蓄積層之間。半導體層具有在第二方向上朝向電荷蓄積層突出的至少一個突部。突部的第一方向上的位置為較電荷蓄積層的與半導體層相向的面的第一方向上的兩端的角部更靠內側處。

Description

半導體記憶裝置
以下所記載的實施方式是有關於一種半導體記憶裝置。
[相關申請案的參照]
本申請案享有以日本專利申請案2022-042299號(申請日：2022年3月17日)為基礎申請案的優先權。本申請案藉由參照所述基礎申請案而包含基礎申請案的全部內容。
已知一種半導體記憶裝置，包括：基板；多個閘極電極，於與所述基板的表面交叉的方向上積層；半導體層，與所述多個閘極電極相向；以及閘極絕緣層，設置於閘極電極與半導體層之間。閘極絕緣層例如包括：氮化矽(Si3N4)等絕緣性的電荷蓄積部、或浮動閘極(floating gate)等導電性的電荷蓄積部等能夠記憶資料的記憶體部。
本發明所欲解決之課題為提供一種能夠提高可靠性的半導體記憶裝置。
一實施方式的半導體記憶裝置包括：半導體層，沿第一方向延伸；導電層，於與所述第一方向交叉的第二方向上與所述半導體層相向；電荷蓄積層，設置於所述半導體層與所述導電層 之間；第一絕緣層，設置於所述半導體層與所述電荷蓄積層之間；以及第二絕緣層，設置於所述導電層與所述電荷蓄積層之間，所述半導體層具有在所述第二方向上朝向所述電荷蓄積層突出的至少一個突部，所述突部的所述第一方向上的位置為較所述電荷蓄積層的與所述半導體層相向的面的所述第一方向上的兩端的角部更靠內側處。
一實施方式的半導體記憶裝置，包括：半導體層，沿第一方向延伸；第一導電層，於與所述第一方向交叉的第二方向上與所述半導體層相向；第二導電層，相對於所述第一導電層而於所述第一方向上分開配置，且於所述第二方向上與所述半導體層相向；第一電荷蓄積層，設置於所述半導體層與所述第一導電層之間；第二電荷蓄積層，設置於所述半導體層與所述第二導電層之間；第一絕緣層，設置於所述半導體層與所述第一電荷蓄積層之間、及所述半導體層與所述第二電荷蓄積層之間；以及第二絕緣層，設置於所述第一導電層與所述第一電荷蓄積層之間、及所述第二導電層與所述第二電荷蓄積層之間，所述半導體層於與所述第一電荷蓄積層相向的面上具有在所述第二方向上朝向所述第一電荷蓄積層突出的至少一個突部，所述突部的所述第一方向上的位置為較所述第一電荷蓄積層的與所述半導體層相向的面的所述第一方向上的兩端的角部更靠內側處。
一實施方式的半導體記憶裝置，包括：半導體層，沿第一方向延伸；第一導電層，配置於所述半導體層的與所述第一方向交 叉的第二方向的其中一側，與所述半導體層於所述第二方向上相向；第二導電層，配置於所述半導體層的所述第二方向的另一側，與所述半導體層於所述第二方向上相向；第一電荷蓄積層，設置於所述半導體層與所述第一導電層之間；第二電荷蓄積層，設置於所述半導體層與所述第二導電層之間；第一絕緣層，設置於所述半導體層與所述第一電荷蓄積層之間、及所述半導體層與所述第二電荷蓄積層之間；以及第二絕緣層，設置於所述第一導電層與所述第一電荷蓄積層之間、及所述第二導電層與所述第二電荷蓄積層之間，所述半導體層於與所述第一電荷蓄積層相向的面上具有在所述第二方向上朝向所述第一電荷蓄積層突出的至少一個突部，所述突部的所述第一方向上的位置為較所述第一電荷蓄積層的與所述半導體層相向的面的所述第一方向上的兩端的角部更靠內側處。
100:半導體基板
101、103、125、125a、125b、125c、125x、134、134'、136、136'、136c、136x、150、170、174:絕緣層
110、1101、1102:導電層
110A:犧牲層
111:障壁導電層
112:金屬膜
113:金屬氧化層
115、116、120、120a、120b、120c、120x、132'、132"、132'''、175:半導體層
1201:第一區域
1202:第二區域
121:雜質區域
122、122a、122b、122c、123、123a、123b、123c、126、126a、126b、126c、127、127a、127b、127c:突部
122'、123'、126'、127'、P36、P37:凹部
130、130a、130b、130c:閘極絕緣層
131:隧道絕緣層(第一絕緣層)
131a、131b、131c、131x:隧道絕緣層
132、132a、132b、132c、132x:電荷蓄積層
133:區塊絕緣層(第二絕緣層)
133c、133x:區塊絕緣層
135、135':高介電常數層
171:碳膜
172:硬遮罩
173:抗蝕劑
AHa、AHa'、AHb:開口
AT、ATa、ATb、ATc:溝槽結構
ATT、ATT':溝槽
BL:位元線
BLC:位元線接頭
BLK:記憶體區塊
CU:控制部
d1、d21、d31、d41:突出量
d2、d22、d32、d42:最短距離
d3、d23、d33、d43:距離
e-:負電荷
LS:積層體結構
MC:記憶體胞元
MCA:記憶體胞元陣列
MSa、MSb:記憶體串
MU:記憶體單元
P1:中央部
P2、P3、P11、P12、P22、P23、P32、P33、P42、P43:角部
P4、P5、P24、P25、P34、P35、P44、P45:前端部
r1、r2、r3、r4:曲率半徑
Rc:區域
RMCA:記憶體胞元陣列區域
RN1:窄幅部
RW1:寬幅部
S1、S2、S11、S21、S22、S31、S32、S41、S42:相向面
SGD:汲極側選擇閘極線(選擇閘極線)
SGS:源極側選擇閘極線(選擇閘極線)
SL:源極線
STD:汲極側選擇電晶體(選擇電晶體)
STS:源極側選擇電晶體(選擇電晶體)
WL:字元線
X、Y、Z:方向
圖1是第一實施方式的半導體記憶裝置的示意性等效電路圖。
圖2是所述半導體記憶裝置的示意性平面圖。
圖3是所述半導體記憶裝置的示意性剖面圖。
圖4是所述半導體記憶裝置的示意性剖面圖。
圖5是所述半導體記憶裝置的示意性剖面圖。
圖6是所述半導體記憶裝置的示意性剖面圖。
圖7是表示所述半導體記憶裝置的製造方法的示意性剖面圖。
圖8是表示所述製造方法的示意性剖面圖。
圖9是表示所述製造方法的示意性剖面圖。
圖10是表示所述製造方法的示意性剖面圖。
圖11是表示所述製造方法的示意性剖面圖。
圖12是表示所述製造方法的示意性剖面圖。
圖13是表示所述製造方法的示意性剖面圖。
圖14是表示所述製造方法的示意性剖面圖。
圖15是表示所述製造方法的示意性剖面圖。
圖16是表示所述製造方法的示意性剖面圖。
圖17是表示所述製造方法的示意性剖面圖。
圖18是表示所述製造方法的示意性剖面圖。
圖19是表示所述製造方法的示意性剖面圖。
圖20是表示所述製造方法的示意性剖面圖。
圖21是表示所述製造方法的示意性剖面圖。
圖22是表示所述製造方法的示意性剖面圖。
圖23是表示所述製造方法的示意性剖面圖。
圖24是表示所述製造方法的示意性剖面圖。
圖25是表示所述製造方法的示意性剖面圖。
圖26是表示所述製造方法的示意性剖面圖。
圖27是表示所述製造方法的示意性剖面圖。
圖28是表示所述製造方法的示意性剖面圖。
圖29是表示所述製造方法的示意性剖面圖。
圖30是表示所述製造方法的示意性剖面圖。
圖31是表示所述製造方法的示意性剖面圖。
圖32是表示所述製造方法的示意性剖面圖。
圖33是比較例的半導體記憶裝置的示意性剖面圖。
圖34是第一實施方式的半導體記憶裝置的示意性剖面圖。
圖35是所述半導體記憶裝置的示意性剖面圖。
圖36是第二實施方式的半導體記憶裝置的示意性剖面圖。
圖37是第三實施方式的半導體記憶裝置的示意性剖面圖。
圖38是第四實施方式的半導體記憶裝置的示意性剖面圖。
接著，參照圖式對實施方式的半導體記憶裝置詳細地進行說明。再者，以下的實施方式僅為一例，並非意圖限定本發明而表示。另外，以下的圖式為示意性圖式，有時為了便於說明，而省略一部分結構等。另外，有時對多個實施方式中共通的部分標注相同符號而省略說明。
另外，於本說明書中，於言及「半導體記憶裝置」的情況下，有時是指記憶體晶粒(memory die)，有時是指記憶體晶片(memory chip)、記憶卡(memory card)、固態硬碟(Solid State Drive，SSD)等包含控制晶粒(control die)的記憶體系統(memory system)。進而，有時亦是指智慧型手機(smart phone)、平板終端 機、個人電腦(personal computer)等包含主電腦(host computer)的結構。
另外，於本說明書中，於言及第一結構「電性連接」於第二結構的情況下，第一結構可直接連接於第二結構，第一結構亦可經由配線、半導體構件或電晶體(transistor)等連接於第二結構。例如，於將三個電晶體串聯連接的情況下，即便第二個電晶體為關斷(OFF)狀態，第一個電晶體亦「電性連接」於第三個電晶體。
另外，於本說明書中，於言及第一結構「連接於第二結構與第三結構之間」的情況下，有時指將第一結構、第二結構及第三結構串聯連接，且第二結構經由第一結構而連接於第三結構。
另外，於本說明書中，將平行於基板的上表面的規定方向稱為X方向，將平行於基板的上表面且與X方向垂直的方向稱為Y方向，將垂直於基板的上表面的方向稱為Z方向。
另外，於本說明書中，有時將沿著規定面的方向稱為第一方向，將沿著所述規定面且與第一方向交叉的方向稱為第二方向，將與所述規定面交叉的方向稱為第三方向。所述第一方向、第二方向及第三方向可與X方向、Y方向及Z方向中的任意一個對應，亦可不對應。
另外，於本說明書中，「上」或「下」等表述以基板為基準。例如，將沿著所述Z方向自基板離開的方向稱為上，將沿著Z方向接近基板的方向稱為下。另外，關於某個結構，於言及 下表面或下端的情況下，是指所述結構的基板側的面或端部，於言及上表面或上端的情況下，是指所述結構的與基板相反一側的面或端部。另外，將與X方向或Y方向交叉的面稱為側面等。
[第一實施方式]
[結構]
圖1是第一實施方式的半導體記憶裝置的示意性等效電路圖。
本實施方式的半導體記憶裝置包括記憶體胞元陣列MCA、及對記憶體胞元陣列MCA進行控制的控制部CU。
記憶體胞元陣列MCA包括多個記憶體單元MU。所述多個記憶體單元MU分別包括電氣上獨立的兩個記憶體串MSa、MSb。所述記憶體串MSa、記憶體串MSb的一端分別連接於汲極側選擇電晶體STD，並經由它們而連接於共通的位元線BL。記憶體串MSa、記憶體串MSb的另一端分別連接於源極側選擇電晶體STS，並經由它們而連接於共通的源極線SL。
記憶體串MSa、記憶體串MSb分別包括串聯連接的多個記憶體胞元MC。記憶體胞元MC是包括半導體層、閘極絕緣層、及閘極電極的場效應型電晶體。半導體層作為通道區域發揮功能。閘極絕緣層包括能夠記憶資料的電荷蓄積部。記憶體胞元MC的臨限值電壓根據電荷蓄積部中的電荷量而變化。閘極電極是字元線WL的一部分。
選擇電晶體(STD、STS)是包括半導體層、閘極絕緣 層、及閘極電極的場效應型電晶體。半導體層作為通道區域發揮功能。汲極側選擇電晶體STD的閘極電極是汲極側選擇閘極線SGD的一部分。源極側選擇電晶體STS的閘極電極是源極側選擇閘極線SGS的一部分。
控制部CU例如生成讀出動作、寫入動作、抹除動作所需要的電壓，並將所生成的電壓供給至位元線BL、源極線SL、字元線WL、及選擇閘極線(SGD、SGS)。控制部CU例如可包含與記憶體胞元陣列MCA設置於同一基板上的多個電晶體及配線，亦可包含與記憶體胞元陣列MCA設置於不同的基板上的多個電晶體及配線。
圖2是表示本實施方式的半導體記憶裝置的結構例的示意性平面圖。
本實施方式的半導體記憶裝置包括半導體基板100。於圖示的例子中，於半導體基板100設置有在X方向及Y方向上排列的四個記憶體胞元陣列區域RMCA。於各記憶體胞元陣列區域RMCA設置有在Y方向上排列的多個記憶體區塊BLK。各記憶體區塊BLK沿X方向延伸。
圖3是表示記憶體胞元陣列區域RMCA的一部分結構的示意性XY剖面圖。圖4是表示記憶體胞元陣列區域RMCA的一部分結構的示意性YZ剖面圖。圖5是表示圖3的一部分結構的示意性放大圖。圖6是沿著A-A'線切斷圖5所示的結構，沿著箭頭的方向觀察時的示意性剖面圖。
例如如圖3及圖4所示，本實施方式的半導體記憶裝置包括多個積層體結構LS、及多個溝槽結構AT。多個積層體結構LS於半導體基板100上在Y方向上排列。多個溝槽結構AT分別設置於多個積層體結構LS之間。
積層體結構LS包含多個導電層110、半導體層115、及半導體層116。多個導電層110、半導體層115、及半導體層116分別隔著氧化矽(SiO2)等絕緣層101而於Z方向上積層。
溝槽結構AT包含多個半導體層120。多個半導體層120沿Z方向延伸，並隔著氧化矽(SiO2)等絕緣層150而於X方向上排列。另外，於導電層110與半導體層120之間分別設置閘極絕緣層130。
半導體基板100(圖2)例如是單晶矽(Si)等半導體基板。半導體基板100例如包括在半導體基板的上表面具有n型雜質層、進而在所述n型雜質層中具有p型雜質層的雙層阱結構。再者，於半導體基板100的表面，例如亦可設置有構成控制部CU(圖1)的至少一部分的電晶體、配線等。
導電層110(圖4)沿X方向延伸。導電層110例如如圖6所示是包含氮化鈦(TiN)等障壁導電層111、及鎢(W)等金屬膜112的積層膜。所述導電層110分別作為字元線WL及記憶體胞元MC(圖1)的閘極電極發揮功能。另外，所述導電層110中的設置於上部的一部分作為汲極側選擇閘極線SGD、及汲極側選擇電晶體STD(圖1)的閘極電極發揮功能。再者，亦可如圖6 所示，以覆蓋導電層110的上表面、下表面、及側面的一部分的方式設置氧化鋁(AlO)等絕緣性的金屬氧化層113。
半導體層115(圖4)沿X方向延伸。半導體層115例如是包含多晶矽(Si)等的半導體層。半導體層115作為源極側選擇閘極線SGS、及源極側選擇電晶體STS(圖1)的閘極電極發揮功能。
半導體層116沿X方向延伸。半導體層116例如是包含多晶矽(Si)等的半導體層。半導體層116作為源極線SL的一部分發揮功能。
於以下的說明中，於著眼於在Y方向上相鄰的兩個積層體結構LS的情況下，有時將其中一個積層體結構LS中包含的多個導電層110稱為導電層1101(圖3)。另外，有時將另一個積層體結構LS中包含的多個導電層110稱為導電層1102(圖3)。導電層1101與導電層1102於電氣上獨立。因此，可對導電層1101與導電層1102供給不同的電壓。導電層1101作為記憶體串MSa中包含的記憶體胞元MC的閘極電極、或者記憶體串MSa中包含的汲極側選擇電晶體STD的閘極電極發揮功能。導電層1102作為記憶體串MSb中包含的記憶體胞元MC的閘極電極、或者記憶體串MSb中包含的汲極側選擇電晶體STD的閘極電極發揮功能。
半導體層120例如是未摻雜的多晶矽(Si)等半導體層。半導體層120具有大致有底四角筒狀的形狀，於中心部分設置有氧化矽(SiO2)等絕緣層125。再者，於以下的說明中，有時將半 導體層120中的與多個導電層1101相向的區域稱為第一區域1201(圖3)，將與多個導電層1102相向的區域稱為第二區域1202(圖3)。第一區域1201作為記憶體串MSa(圖1)中包含的多個記憶體胞元MC的通道區域、以及汲極側選擇電晶體STD及源極側選擇電晶體STS的通道區域發揮功能。第二區域1202作為記憶體串MSb(圖1)中包含的多個記憶體胞元MC的通道區域、以及汲極側選擇電晶體STD及源極側選擇電晶體STS的通道區域發揮功能。
於半導體層120的上端，例如如圖4所示設置有包含磷(P)等N型雜質的雜質區域121。雜質區域121經由鎢(W)等位元線接頭BLC而連接於沿Y方向延伸的位元線BL。
於所圖示的例子中，半導體層120的下端連接於半導體層116。於此種情況下，半導體層116作為源極線SL(圖1)的一部分發揮功能。半導體層120經由半導體層116而電氣連接於控制部CU。但是，此種結構僅為示例，具體結構能夠適宜調整。例如，半導體層120下端亦可連接於半導體層116以外的配線、半導體層等。
閘極絕緣層130包括自半導體層120側設置至導電層110側的隧道絕緣層131(第一絕緣層)、電荷蓄積層132、及區塊絕緣層133(第二絕緣層)。
隧道絕緣層131例如包含氧化矽(SiO2)、氮氧化矽(SiON)或其他絕緣層。隧道絕緣層131例如可如圖4等所示沿 著半導體層120外周面沿Z方向延伸。再者，隧道絕緣層131亦可分別形成於電荷蓄積層132的Y方向上的側面。
電荷蓄積層132例如是包含磷(P)等N型雜質或硼(B)等P型雜質的多晶矽等浮動閘極。但是，電荷蓄積層132亦可為包含氮化矽(SiN)等的絕緣性的電荷蓄積部。
如圖6所示，電荷蓄積層132於YZ剖面中包含寬幅部RW1與窄幅部RN1。寬幅部RW1設置於較窄幅部RN1更靠近半導體層120的位置。寬幅部RW1包括與半導體層120相向的相向面S1。窄幅部RN1包括與導電層110相向的相向面S2。相向面S1具有自Z方向的中央部P1朝向Z方向的兩端逐漸向遠離半導體層120的方向彎曲的彎曲形狀。此處，將相向面S1中的自Z方向的中央部P1至Z方向的上端及下端為止之間的曲率半徑最小的部位定義為角部P2、角部P3。
另一方面，於半導體層120的與電荷蓄積層132相向的面上，設置有朝向電荷蓄積層132向Y方向突出的兩個突部122、123。再者，突部122、突部123的數量只要是一個以上，則可為任意個。例如於隧道絕緣層131為約6nm的情況下，半導體層120的自於Y方向上距電荷蓄積層132最遠的部位至突部122、突部123的前端部P4、前端部P5為止的突出量d1可設為1nm以上。另外，突部122、突部123的突出量d1例如亦可設為1nm以上、2nm以下。突部122、突部123的前端部P4、前端部P5的Z方向上的位置是電荷蓄積層132的角部P2、角部P3的Z方向上的 位置之間。突部122、突部123的前端部P4、前端部P5的曲率半徑r3、曲率半徑r4較電荷蓄積層132的角部P2、角部P3的曲率半徑r1、曲率半徑r2小。突部122、突部123的前端部P4、前端部P5與電荷蓄積層132的最短距離d2是半導體層120與電荷蓄積層132的最短距離。突部122、突部123的前端部P4、前端部P5與電荷蓄積層132的最短距離d2較突部122、突部123的前端部P4、前端部P5與電荷蓄積層132的角部P2、角部P3的距離d3小。距離d3亦可為最短距離d2的4/3倍以上。
區塊絕緣層133例如如圖5及圖6所示包含絕緣層134、高介電常數層135、及絕緣層136。
絕緣層134例如是氧化矽(SiO2)等或包含氮化鈦(TiN)及氧化矽(SiO2)的積層膜等。如圖5所示，絕緣層134以於XY剖面中覆蓋電荷蓄積層132的外周面的一部分的方式設置。另外，如圖6所示，絕緣層134於YZ剖面中覆蓋窄幅部RN1的上表面及下表面、以及窄幅部RN1的導電層110側的側面。絕緣層134的Y方向上的半導體層120側的端面與寬幅部RW1相接。
高介電常數層135例如包含後述的具有比較高的相對介電常數的絕緣材料。如圖5所示，高介電常數層135以於XY剖面中隔著絕緣層134覆蓋電荷蓄積層132的外周面的一部分的方式設置。另外，如圖6所示，高介電常數層135於YZ剖面中覆蓋絕緣層134的上表面及下表面、以及絕緣層134的導電層110側的側面。高介電常數層135的Y方向上的半導體層120側的端面 與寬幅部RW1相接。即，高介電常數層135及絕緣層134的Y方向上的半導體層120側的端面設置於Y方向的相同程度的位置。
作為高介電常數層135的材料，例如較佳為包含矽酸鉿(HfSiO)、氧化鉿(HfO)、氧化鋯(ZrO)、氧化釔(YO)、氧化鑭(LaO)、氧化鋁(AlO)等。另外，高介電常數層135亦可包含選自由碳(C)、氮(N)、氟(F)、鋁(Al)、氯(Cl)、矽(Si)所組成的群組中的至少一種元素。另外，高介電常數層135亦可包含所述材料以外的材料。於所述情況下，高介電常數層135中包含的材料的相對介電常數較佳為較氮化矽(SiN)的相對介電常數高。
絕緣層136例如包含氧化矽(SiO2)等絕緣層。如圖5所示，絕緣層136以於XY剖面中隔著高介電常數層135覆蓋電荷蓄積層132的外周面的一部分的方式設置。如圖6所示，絕緣層136於YZ剖面中覆蓋高介電常數層135及寬幅部RW1上表面及下表面、以及高介電常數層135的導電層110側的側面。絕緣層136與寬幅部RW1亦可以於Z方向上直接相接的方式設置。
另外，如圖6所示，於著眼於在Z方向上相鄰的兩個電荷蓄積層132的情況下，其中一個電荷蓄積層132的寬幅部RW1與另一個電荷蓄積層132的寬幅部RW1亦不隔著在Z方向上排列的任意高介電常數層135而相向。即，於所述兩個電荷蓄積層132的寬幅部RW1之間，未設置高介電常數層135。
[製造方法]
接著，參照圖7~圖32，對本實施方式的半導體記憶裝置的製造方法進行說明。圖7、圖9、圖11、圖13、圖15、圖17、圖19、圖21、圖23是用於對所述製造方法進行說明的示意性XY剖面圖，對應於圖3所示的部分。圖8、圖10、圖12、圖14、圖16、圖18、圖20、圖22、圖24是用於對所述製造方法進行說明的示意性YZ剖面圖，對應於圖4所示的部分。圖25~圖32是用於對所述製造方法進行說明的示意性剖面圖，對應於圖6所示的部分。
如圖7及圖8所示，於所述製造方法中，於未圖示的半導體基板100上交替積層多個絕緣層101、半導體層116、半導體層115、及犧牲層110A，並於其上形成絕緣層103。犧牲層110A例如包含氮化矽(SiN)等。絕緣層103例如包含氧化矽(SiO2)等。所述步驟例如是藉由化學氣相沈積(Chemical Vapor Deposition，CVD)等方法來進行。
接著，如圖9及圖10所示，於包含絕緣層103、絕緣層101及犧牲層110A的積層結構中，形成溝槽ATT'。於所述步驟中，例如，於圖8所示的結構的上表面形成在與溝槽ATT'對應的部分具有開口的絕緣層，並將其作為遮罩進行反應離子蝕刻(Reactive Ion Etching，RIE)等。如圖9所示，溝槽ATT'沿X方向延伸。另外，如圖10所示，溝槽ATT'沿Z方向延伸，貫通絕緣層103、多個絕緣層101、及多個犧牲層110A而於Y方向上分割該些結構。
接著，如圖11及圖12所示，於絕緣層103的上表面、以及溝槽ATT'的底面及側面，使絕緣層170成膜。絕緣層170例 如包含氧化矽(SiO2)等。所述步驟例如藉由CVD等方法來進行。另外，於絕緣層170的上表面形成埋入溝槽ATT'的碳膜171。碳膜171的形成例如藉由塗佈型碳材料的旋塗等來進行。進而，對碳膜171的上部進行去除直至與絕緣層170的上表面相同的位置為止。碳膜171的去除例如藉由RIE等來進行。
接著，如圖13及圖14所示，於圖12所示的結構的上表面，形成硬遮罩172及抗蝕劑173。硬遮罩172例如包含氧化矽(SiO2)等。硬遮罩172的形成例如藉由CVD等來進行。抗蝕劑173的形成藉由抗蝕劑材料的旋塗等來進行。另外，將抗蝕劑173作為遮罩，形成開口AHa'。開口AHa'貫通硬遮罩172及絕緣層170，使碳膜171露出。開口AHa'的形成例如藉由光微影術及RIE等方法來進行。
接著，如圖15及圖16所示，將碳膜171及絕緣層170中的、設置於與開口AHa'對應的位置處的部分去除，從而形成開口AHa。將碳膜171去除的步驟例如藉由灰化等來進行。將絕緣層170去除的步驟例如藉由化學乾式蝕刻等來進行。以下，將溝槽ATT'中的、由在X方向上排列的多個開口AHa劃分出的多個部分分別稱為溝槽ATT。
接著，如圖17及圖18所示，自圖16所示的結構的上表面去除抗蝕劑173、硬遮罩172、及絕緣層170。所述步驟例如藉由灰化、RIE等來進行。
另外，於開口AHa的底面及側面，使氧化矽(SiO2)等 絕緣層174成膜。另外，於絕緣層174的上表面形成埋入開口AHa的非晶矽(Si)等半導體層175。絕緣層174及半導體層175的形成例如藉由CVD等方法來進行。另外，對絕緣層174及半導體層175的上部進行去除直至與絕緣層103的上表面相同的位置為止。絕緣層174及半導體層175的去除例如藉由RIE等來進行。
接著，如圖19及圖20所示，自溝槽ATT的內部去除碳膜171及絕緣層170。所述步驟例如藉由灰化、RIE等來進行。另外，於溝槽ATT的內部形成絕緣層150，對絕緣層150的上表面進行去除直至絕緣層103的上表面的位置為止。所述步驟例如藉由CVD、RIE等來進行。
接著，如圖21及圖22所示，自開口AHa的內部去除半導體層175。所述步驟例如藉由濕式蝕刻等來進行。另外，自開口AHa的內部去除絕緣層174，進而，去除開口AHa的底部，直至開口AHa的底面的位置與半導體層116的上表面的位置一致。所述步驟例如藉由RIE等來進行。
接著，如圖23及圖24所示，經由開口AHa而去除犧牲層110A的一部分，從而形成開口AHb。藉由所述步驟，絕緣層101的上表面及下表面中的位於開口AHa的附近的部分露出。所述步驟例如藉由濕式蝕刻等來進行。
基於圖25~圖32所示的剖面圖對以下的步驟進行說明。圖25~圖32是將相當於圖24的區域Rc的部分放大而得的示意圖。
接著，如圖25所示，經由開口AHb而於開口AHb的側面依次形成絕緣層136'、高介電常數層135'、絕緣層134'、及半導體層132'。絕緣層136'例如是氧化矽(SiO2)等。高介電常數層135'例如是矽酸鉿(HfSiO)等絕緣性的金屬氧化層。絕緣層134'例如是氧化矽(SiO2)等或包含氮化鈦(TiN)及氧化矽(SiO2)的積層膜等。半導體層132'例如是包含磷(P)等N型雜質或硼(B)等P型雜質的多晶矽等。所述步驟例如藉由CVD等來進行。
接著，如圖26所示，將半導體層132'的一部分去除，形成與犧牲層110A對應地於Z方向上排列的多個半導體層132"。所述步驟例如藉由濕式蝕刻等來進行。
接著，如圖27所示，將絕緣層134'的一部分去除，形成與犧牲層110A對應地於Z方向上排列的多個絕緣層134。絕緣層134的開口AHb側的端面較半導體層132"的開口AHb側的端面更靠近犧牲層110A。所述步驟例如藉由濕式蝕刻等來進行。
接著，如圖28所示，將高介電常數層135'的一部分去除，形成與犧牲層110A對應地於Z方向上排列的多個高介電常數層135。高介電常數層135的開口AHb側的端面設置於與絕緣層134的開口AHb側的端面相同程度的位置，且較半導體層132"的開口AHb側的端面更靠近犧牲層110A。所述步驟例如藉由濕式蝕刻等來進行。
接著，如圖29所示，經由開口AHb而使與半導體層132"為相同材料的例如未摻雜的多晶矽(Si)成膜，從而形成半導體 層132'''。所述步驟例如藉由CVD等來進行。
接著，如圖30所示，經由開口AHb而將半導體層132'''的一部分去除，從而形成與犧牲層110A對應地於Z方向上排列的多個電荷蓄積層132。所述步驟例如藉由濕式蝕刻等來進行。於在成為電荷蓄積層132的中心部分的半導體層132"的露出面執行了圖26所示的步驟之後，形成未圖示的自然氧化膜。因此，半導體層132"的於圖26所示的步驟中形成的部分的蝕刻進展較上下端的部分慢。其結果，電荷蓄積層132的開口AHb側的端面成為中心部分向開口AHb側突出，上下端的部分向遠離開口AHb側的方向逐漸後退的彎曲形狀。
接著，如圖31所示，於開口AHb的內周面形成隧道絕緣層131。所述步驟例如藉由CVD等來進行。於藉由CVD等方法形成隧道絕緣層131的情況下，隧道絕緣層131沿著開口AHb的內周面而沿Z方向延伸。隧道絕緣層131於電荷蓄積層132的上下端的向犧牲層110A側後退的部分，深入至犧牲層110A側。藉此，於隧道絕緣層131的開口AHb側的面上，於較電荷蓄積層132的開口AHb側的面的上下端的角部更靠Z方向的內側的位置，形成凹部122'、凹部123'。
接著，將隧道絕緣層131中的覆蓋開口AHb的底面的部分去除。所述步驟例如藉由RIE等來進行。
接著，如圖32所示，於開口AHb的內部形成半導體層120及絕緣層125。所述步驟例如藉由CVD等來進行。於半導體 層120的與隧道絕緣層131的界面形成與隧道絕緣層131的凹部122'、凹部123'匹配的圖6所示的突部122、突部123。於半導體層120的開口AHb側的面，於與突部122、突部123對應的位置形成凹部126'、凹部127'。另外，於絕緣層125的與半導體層120的界面形成與半導體層120的凹部126'、凹部127'匹配的、圖6所示的突部126、突部127。
接著，經由未圖示的開口而將多個犧牲層110A去除。所述步驟例如藉由濕式蝕刻等來進行。
接著，如圖6所示，經由未圖示的開口而於絕緣層101的上表面及下表面、以及絕緣層136的Y方向上的側面形成金屬氧化層113、障壁導電層111。另外，以填埋將多個犧牲層110A去除而形成的空洞的方式形成導電層110。所述步驟例如藉由CVD等來進行。
然後，藉由形成位元線接頭BLC、位元線BL等而製造第一實施方式的半導體記憶裝置。
[比較例]
圖33是比較例的半導體記憶裝置的示意性剖面圖，對應於圖6的上半部分。
比較例的半導體記憶裝置與第一實施方式不同，代替半導體層120、絕緣層125、閘極絕緣層130、隧道絕緣層131、電荷蓄積層132、區塊絕緣層133及絕緣層136，而包括半導體層120x、絕緣層125x、隧道絕緣層131x、電荷蓄積層132x、區塊絕 緣層133x及絕緣層136x。
與圖6所示的半導體層120不同，半導體層120x沒有突部122、突部123。與圖6所示的電荷蓄積層132不同，電荷蓄積層132x具有與半導體層120x相向的沿Z方向呈直線狀延伸的相向面S11。隧道絕緣層131x、半導體層120x及絕緣層125x沿Z方向呈直線狀延伸。絕緣層136x不設置於絕緣層101與隧道絕緣層131x之間，而是隔著絕緣層101於Z方向上被分割。
[第一實施方式的效果]
圖34是表示第一實施方式的半導體記憶裝置的寫入動作的示意性剖面圖。於進行對記憶體胞元MC的寫入動作的情況下，於電荷蓄積層132蓄積負電荷e-。負電荷e-的蓄積是藉由對導電層110施加高電壓，對半導體層120施加低電壓，將負電荷e-自半導體層120經由隧道絕緣層131而引入至電荷蓄積層132中來進行。
於第一實施方式的寫入動作中，由於形成於半導體層120的突部122、突部123最接近電荷蓄積層132，因此負電荷e-集中於突部122、突部123。另外，於第一實施方式中，由於突部122、突部123中的電場成為邊緣電場，因此電場集中於突部122、突部123。藉此，能夠使集中於突部122、突部123的負電荷e-適宜地移動至電荷蓄積層132，寫入特性變得良好。
圖35是表示第一實施方式的半導體記憶裝置的資料保持狀態的示意性剖面圖。於寫入動作之後，電荷蓄積層132的電 位較半導體層120低的情況下，負電荷e-被吸引至半導體層120側。此處，電荷蓄積層132中蓄積的負電荷e-有時於高溫下經由隧道絕緣層131而洩漏至半導體層120側，有時會導致資料保持(Data Retention，DR)的惡化等。當負電荷e-自電荷蓄積層132洩漏至半導體層120側時，記憶體胞元MC的臨限值電壓降低，成為位元錯誤的原因。此處，如圖35所示，於第一實施方式的半導體記憶裝置中，電荷蓄積層132的相向面S1與半導體層120的距離大致均勻，或者於突部122、突部123的附近最近，因此負電荷e-存在於電荷蓄積層132的整個相向面S1，或者集中於突部122、突部123的附近。然而，由於電荷蓄積層132的與隧道絕緣層131的相向面S1平滑地彎曲，因此電場不會集中於相向面S1上。另外，曲率半徑最小的角部與突部122、突部123的距離較半導體層120的突部122、突部123與電荷蓄積層132的最短距離大，例如為最短距離的4/3以上。因此，於寫入動作後的資料保持狀態下，保持於電荷蓄積層132中的負電荷e-難以經由隧道絕緣層131而洩漏至半導體層120側。
根據以上內容，第一實施方式的半導體記憶裝置的資料寫入特性良好，電荷保持特性亦良好。
相對於此，根據圖33所示的比較例，電荷蓄積層132中的負電荷e-集中於電荷蓄積層132x的與半導體層120x的整個相向面S11上。另外，於電荷蓄積層132x的與半導體層120x的相向面S11的Z方向的兩端的角部P11、角部P12，電場最為集中。 因此，於寫入動作時，負電荷e-穿過角部P11、角部P12自半導體層120x經由隧道絕緣層131x而向電荷蓄積層132移動。另一方面，於資料保持狀態下，電場亦集中於角部P11、角部P12。因此，負電荷e-容易穿過角部P11、角部P12經由隧道絕緣層131x而洩漏至半導體層120x。如此，於比較例的情況下，電荷保持特性較第一實施方式的半導體記憶裝置差。
[第二實施方式]
接著，參照圖36對第二實施方式的半導體記憶裝置進行說明。圖36是表示第二實施方式的半導體記憶裝置的對應於圖6的部分的結構的示意性剖面圖。
第二實施方式的半導體記憶裝置基本上與第一實施方式的半導體記憶裝置同樣地構成。但是，第二實施方式的半導體記憶裝置與第一實施方式不同，代替半導體層120、絕緣層125、溝槽結構AT、閘極絕緣層130、隧道絕緣層131及電荷蓄積層132，而包括半導體層120a、絕緣層125a、溝槽結構ATa、閘極絕緣層130a、隧道絕緣層131a及電荷蓄積層132a。
電荷蓄積層132a基本上與第一實施方式的電荷蓄積層132同樣地構成。但是，電荷蓄積層132a中的與半導體層120a的相向面S21除了角部P22、角部P23的附近以外，沿Z方向呈直線狀延伸。於半導體層120a的與電荷蓄積層132a的相向面S22設置有朝向電荷蓄積層132a突出的兩個突部122a、123a。半導體層120a的突部122a、突部123a之間的、與電荷蓄積層132a的相 向面S22亦沿Z方向呈直線狀延伸。絕緣層125a的突部126a、突部127a之間的與半導體層120a的相向面亦沿Z方向呈直線狀延伸。
半導體層120a的自於Y方向上距電荷蓄積層132a最遠的部位至突部122a、突部123a的前端部P24、前端部P25為止的突出量d21例如可設為1nm以上，亦可設為1nm以上、2nm以下。突部122a、突部123a的前端部P24、前端部P25的Z方向上的位置是電荷蓄積層132a的角部P22、角部P23的Z方向上的位置之間。突部122a、突部123a的前端部P24、前端部P25的曲率半徑較電荷蓄積層132a的角部P22、角部P23的曲率半徑小。突部122a、突部123a的前端部P24、前端部P25與電荷蓄積層132a的最短距離d22是半導體層120a與電荷蓄積層132a的最短距離。突部122a、突部123a的前端部P24、前端部P25與電荷蓄積層132a的最短距離d22較突部122a、突部123a的前端部P24、前端部P25與電荷蓄積層132a的角部P22、角部P23的距離d23小。距離d23亦可為最短距離d22的4/3倍以上。
[第三實施方式]
接著，參照圖37對第三實施方式的半導體記憶裝置進行說明。圖37是表示第三實施方式的半導體記憶裝置的對應於圖6的部分的結構的示意性剖面圖。
第三實施方式的半導體記憶裝置基本上與第一實施方式的半導體記憶裝置同樣地構成。但是，第三實施方式的半導體 記憶裝置與第一實施方式不同，代替半導體層120、絕緣層125、溝槽結構AT、閘極絕緣層130、隧道絕緣層131及電荷蓄積層132，而包括半導體層120b、絕緣層125b、溝槽結構ATb、閘極絕緣層130b、隧道絕緣層131b及電荷蓄積層132b。
電荷蓄積層132b基本上與第一實施方式的電荷蓄積層132同樣地構成。但是，電荷蓄積層132b中的與半導體層120b的相向面S31自Z方向的中央部至兩端的角部P32、角部P33，斜率並非自Z方向朝向Y方向單調變化，而是形成在中途形成有凹部P36、凹部P37的帶階差的彎曲面。半導體層120b的與電荷蓄積層132b的相向面S32以相向面S32與電荷蓄積層132b的相向面S31之間的隧道絕緣層131b的膜厚大致固定的方式彎曲。絕緣層125b的突部126b、突部127b之間的與半導體層120b的相向面亦仿照相向面S32。
半導體層120b的自於Y方向上距電荷蓄積層132b最遠的部位至突部122b、突部123b的前端部P34、前端部P35為止的突出量d31例如可設為1nm以上，亦可設為1nm以上、2nm以下。突部122b、突部123b的前端部P34、前端部P35的Z方向上的位置是電荷蓄積層132b的角部P32、角部P33的Z方向上的位置之間。突部122b、突部123b的前端部P34、前端部P35的曲率半徑較電荷蓄積層132b的角部P32、角部P33的曲率半徑小。突部122b、突部123b的前端部P34、前端部P35與電荷蓄積層132b的最短距離d32是半導體層120b與電荷蓄積層132b的最短距離。 突部122b、突部123b的前端部P34、前端部P35與電荷蓄積層132b的最短距離d32較突部122b、突部123b的前端部P34、前端部P35與電荷蓄積層132b的角部P32、角部P33的距離d33小。距離d33亦可為最短距離d32的4/3倍以上。
[第四實施方式]
接著，參照圖38對第四實施方式的半導體記憶裝置進行說明。圖38是表示第四實施方式的半導體記憶裝置的對應於圖6的部分的結構的示意性剖面圖。
第四實施方式的半導體記憶裝置基本上與第一實施方式的半導體記憶裝置同樣地構成。但是，第四實施方式的半導體記憶裝置與第一實施方式不同，代替半導體層120、絕緣層125、溝槽結構AT、閘極絕緣層130、隧道絕緣層131、電荷蓄積層132、區塊絕緣層133及絕緣層136，而包括半導體層120c、絕緣層125c、溝槽結構ATc、閘極絕緣層130c、隧道絕緣層131c、電荷蓄積層132c、區塊絕緣層133c及絕緣層136c。
電荷蓄積層132c基本上與第一實施方式的電荷蓄積層132同樣地構成。但是，電荷蓄積層132c中的與半導體層120c的相向面S41沿Z方向呈直線狀延伸。電荷蓄積層132c的半導體層120c側的相向面S41相對於絕緣層101的與半導體層120c的相向面S42，而向於Y方向上遠離半導體層120c的方向後退。絕緣層136c延伸至與絕緣層101大致相同的Y方向位置，於絕緣層101所存在的Z方向位置被上下分割。由於隧道絕緣層131c於與電荷 蓄積層132c的相向面S41的界面處向電荷蓄積層132c側突出，因此於與其為相反側的和半導體層120c的界面上，於半導體層120c形成突部122c、突部123c。另外，於絕緣層125c亦形成與突部122c、突部123c對應的突部126c、突部127c。
半導體層120c的自於Y方向上距電荷蓄積層132c最遠的部位至突部122c、突部123c的前端部P44、前端部P45為止的突出量d41例如可設為1nm以上，亦可設為1nm以上、2nm以下。突部122c、突部123c的前端部P44、前端部P45的Z方向上的位置是電荷蓄積層132b的角部P42、角部P43的Z方向上的位置之間。於第四實施方式中，突部122c、突部123c的前端部P44、前端部P45的曲率半徑可較電荷蓄積層132c的角部P42、角部P43的曲率半徑小亦可較其大。突部122c、突部123c的前端部P44、前端部P45與電荷蓄積層132c的最短距離d42是半導體層120c與電荷蓄積層132c的最短距離。突部122c、突部123c的前端部P44、前端部P45與電荷蓄積層132c的最短距離d42較突部122c、突部123c的前端部P44、前端部P45與電荷蓄積層132c的角部P42、角部P43的距離d43小。距離d43可為最短距離d42的4/3倍以上。
於第四實施方式中，藉由在半導體層120c設置突部122c、突部123c，亦可使半導體層120c與電荷蓄積層132c的距離於突部122c、突部123c的位置處最短化。藉此，與第一實施方式~第三實施方式同樣地，資料寫入特性與資料保持特性變得良 好。
[其他]
雖然對本發明的若干實施方式進行了說明，但該些實施方式是作為例子而提出，而並不意圖限定發明的範圍。該些新穎的實施方式能夠以其他各種形態實施，可於不脫離發明的主旨的範圍內進行各種省略、置換、變更。該些實施方式或其變形包含於發明的範圍或主旨內，並且包含於申請專利範圍所記載的發明及其均等的範圍內。
101、125、134、136:絕緣層 110:導電層 111:障壁導電層 112:金屬膜 113:金屬氧化層 120:半導體層 122、123、126、127:突部 130:閘極絕緣層 131:隧道絕緣層（第一絕緣層） 132:電荷蓄積層 133:區塊絕緣層（第二絕緣層） 135:高介電常數層 AT:溝槽結構 d1:突出量 d2:最短距離 d3:距離 P1:中央部 P2、P3:角部 P4、P5:前端部 r1、r2、r3、r4:曲率半徑 RN1:窄幅部 RW1:寬幅部 S1、S2:相向面 X、Y、Z:方向

Claims (7)

  1. 一種半導體記憶裝置，包括：半導體層，沿第一方向延伸；導電層，於與所述第一方向交叉的第二方向上與所述半導體層相向；電荷蓄積層，設置於所述半導體層與所述導電層之間；第一絕緣層，設置於所述半導體層與所述電荷蓄積層之間；以及第二絕緣層，設置於所述導電層與所述電荷蓄積層之間，所述半導體層具有在所述第二方向上朝向所述電荷蓄積層突出的至少一個突部，所述突部的所述第一方向上的位置為較所述電荷蓄積層的與所述半導體層相向的面的所述第一方向上的兩端的角部更靠內側處，所述電荷蓄積層的角部是於所述電荷蓄積層的與所述半導體層相向的面的自所述第一方向的兩端至中央為止之間分別向所述半導體層側突出的曲率半徑最小的部位。
  2. 如請求項1所述的半導體記憶裝置，其中所述半導體層的突部與所述電荷蓄積層的最短距離、和所述半導體層與所述電荷蓄積層的最短距離相等。
  3. 如請求項1所述的半導體記憶裝置，其中所述半導體層的突部與所述電荷蓄積層的最短距離較所述電 荷蓄積層的角部與所述半導體層的突部的距離小。
  4. 如請求項3所述的半導體記憶裝置，其中所述電荷蓄積層的角部與所述半導體層的突部的距離為所述半導體層的突部與所述電荷蓄積層的最短距離的4/3以上。
  5. 一種半導體記憶裝置，包括：半導體層，沿第一方向延伸；第一導電層，於與所述第一方向交叉的第二方向上與所述半導體層相向；第二導電層，相對於所述第一導電層而於所述第一方向上分開配置，且於所述第二方向上與所述半導體層相向；第一電荷蓄積層，設置於所述半導體層與所述第一導電層之間；第二電荷蓄積層，設置於所述半導體層與所述第二導電層之間；第一絕緣層，設置於所述半導體層與所述第一電荷蓄積層之間、及所述半導體層與所述第二電荷蓄積層之間；以及第二絕緣層，設置於所述第一導電層與所述第一電荷蓄積層之間、及所述第二導電層與所述第二電荷蓄積層之間，所述半導體層於與所述第一電荷蓄積層相向的面上具有在所述第二方向上朝向所述第一電荷蓄積層突出的至少一個突部，所述突部的所述第一方向上的位置為較所述第一電荷蓄積層的與所述半導體層相向的面的所述第一方向上的兩端的角部更靠 內側處，所述第一電荷蓄積層的角部是於所述第一電荷蓄積層的與所述半導體層相向的面的自所述第一方向的兩端至中央為止之間分別向所述半導體層側突出的曲率半徑最小的部位。
  6. 如請求項5所述的半導體記憶裝置，其中於所述半導體層的、與所述第一電荷蓄積層在所述第二方向上相向的部位和與所述第二電荷蓄積層在所述第二方向上相向的部位之間的區域中，於所述第二方向上距所述第一電荷蓄積層最遠的部位與所述半導體層的突部的前端的所述第二方向上的距離為1nm以上。
  7. 一種半導體記憶裝置，包括：半導體層，沿第一方向延伸；第一導電層，配置於所述半導體層的與所述第一方向交叉的第二方向的其中一側，與所述半導體層於所述第二方向上相向；第二導電層，配置於所述半導體層的所述第二方向的另一側，與所述半導體層於所述第二方向上相向；第一電荷蓄積層，設置於所述半導體層與所述第一導電層之間；第二電荷蓄積層，設置於所述半導體層與所述第二導電層之間；第一絕緣層，設置於所述半導體層與所述第一電荷蓄積層之間、及所述半導體層與所述第二電荷蓄積層之間；以及 第二絕緣層，設置於所述第一導電層與所述第一電荷蓄積層之間、及所述第二導電層與所述第二電荷蓄積層之間，所述半導體層於與所述第一電荷蓄積層相向的面上具有在所述第二方向上朝向所述第一電荷蓄積層突出的至少一個突部，所述突部的所述第一方向上的位置為較所述第一電荷蓄積層的與所述半導體層相向的面的所述第一方向上的兩端的角部更靠內側處，所述第一電荷蓄積層的角部是於所述第一電荷蓄積層的與所述半導體層相向的面的自所述第一方向的兩端至中央為止之間分別向所述半導體層側突出的曲率半徑最小的部位。
TW111128766A 2022-03-17 2022-08-01 半導體記憶裝置 TWI827180B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2022042299A JP2023136560A (ja) 2022-03-17 2022-03-17 半導体記憶装置
JP2022-042299 2022-03-17

Publications (2)

Publication Number Publication Date
TW202339215A TW202339215A (zh) 2023-10-01
TWI827180B true TWI827180B (zh) 2023-12-21

Family

ID=88067761

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111128766A TWI827180B (zh) 2022-03-17 2022-08-01 半導體記憶裝置

Country Status (4)

Country Link
US (1) US20230301108A1 (zh)
JP (1) JP2023136560A (zh)
CN (1) CN116828847A (zh)
TW (1) TWI827180B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011133481A2 (en) * 2010-04-20 2011-10-27 Maxpower Semiconductor Inc. Power mosfet with embedded recessed field plate and methods of fabrication
CN102263065A (zh) * 2010-05-24 2011-11-30 三星电子株式会社 非易失性存储器件及制造方法与包括其的存储模块和系统
TW202113822A (zh) * 2019-09-19 2021-04-01 日商鎧俠股份有限公司 半導體記憶裝置
TW202137491A (zh) * 2020-03-23 2021-10-01 日商鎧俠股份有限公司 半導體記憶裝置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011133481A2 (en) * 2010-04-20 2011-10-27 Maxpower Semiconductor Inc. Power mosfet with embedded recessed field plate and methods of fabrication
CN102263065A (zh) * 2010-05-24 2011-11-30 三星电子株式会社 非易失性存储器件及制造方法与包括其的存储模块和系统
TW202113822A (zh) * 2019-09-19 2021-04-01 日商鎧俠股份有限公司 半導體記憶裝置
TW202137491A (zh) * 2020-03-23 2021-10-01 日商鎧俠股份有限公司 半導體記憶裝置

Also Published As

Publication number Publication date
JP2023136560A (ja) 2023-09-29
US20230301108A1 (en) 2023-09-21
TW202339215A (zh) 2023-10-01
CN116828847A (zh) 2023-09-29

Similar Documents

Publication Publication Date Title
KR101117398B1 (ko) 불휘발성 반도체 기억 장치 및 그 제조 방법
US9997526B2 (en) Semiconductor device and method for manufacturing same
CN110943088A (zh) 半导体存储装置及其制造方法
US10438959B2 (en) Semiconductor memory device
US20190363097A1 (en) Flash memory device and manufacture thereof
US20210280598A1 (en) Memory device
US20120032249A1 (en) Nonvolatile semiconductor memory device and method for manufacturing nonvolatile semiconductor memory device
JP6670719B2 (ja) 半導体装置の製造方法
SG183637A1 (en) Nonvolatile semiconductor memory device and method for manufacturing same
JP2015167200A (ja) 不揮発性半導体記憶装置
TW201519370A (zh) 非揮發性半導體儲存裝置
JP2019050255A (ja) 半導体装置およびその製造方法
JP2020004855A (ja) 半導体装置およびその製造方法
TW202211443A (zh) 半導體記憶裝置
TWI827180B (zh) 半導體記憶裝置
TWI830033B (zh) 半導體記憶裝置
US20160268296A1 (en) Semiconductor memory device and method for manufacturing same
US20170077111A1 (en) Nonvolatile semiconductor memory device and method of manufacturing the same
US11963353B2 (en) Semiconductor storage device
TWI824557B (zh) 半導體記憶裝置
US20230298634A1 (en) Semiconductor memory device and method for manufacturing semiconductor memory device
US20220293617A1 (en) Semiconductor storage device
US20230276630A1 (en) Semiconductor device
US20230371266A1 (en) Memory device and method for manufacturing therefor
US20220310647A1 (en) Semiconductor memory device