JP2015170841A

JP2015170841A - 半導体装置の製造方法および半導体集積回路ウェハ

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Publication number: JP2015170841A
Application number: JP2014052071A
Authority: JP
Inventors: 渡辺　慎也; Shinya Watanabe; 慎也渡辺; 東　和幸; Kazuyuki Azuma; 和幸東; 拓加本; Taku Kamoto
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2014-03-10
Filing date: 2014-03-14
Publication date: 2015-09-28
Anticipated expiration: 2034-03-14
Also published as: TW201535591A; JP6235383B2; CN104916580A; CN104916580B; TWI578439B

Abstract

【課題】半導体チップの製造に用いられるフォトリソグラフィにおいては、ダイシングラインでのクラックの発生や半導体チップの特性への影響を発生させることのない、迅速な露光位置の位置合わせが望まれる。【解決手段】実施形態によれば、チップ領域に半導体基板を厚さ方向に貫通して集積回路に到達する貫通孔を形成し、ダイシングラインに第１マーク開口部と第２マーク開口部とを形成する。第２マーク開口部の位置に基づいて第１マーク開口部を検知する。その後、第１マーク開口部の位置に基づいて露光位置の位置合わせをしてフォトリソグラフィを行うことによりレジストパターンを半導体基板の裏面に形成する。【選択図】図２

Description

本実施形態は、一般的に、半導体装置の製造方法および半導体集積回路ウェハに関する。

従来、集積回路が形成された複数の半導体チップを積層し、各半導体チップをＴＳＶ（Through Silicon Via）によって互いに電気的に接続することにより、半導体装置の専有面積を小さくする技術がある。半導体チップの製造では、多数のチップ領域がダイシングラインを介して半導体ウェハに形成される。そして、半導体ウェハは、電気特性が検査された後に、ダイシングラインに沿って切断されることで各半導体チップに個片化される。半導体ウェハには、歩留まり向上のためにグロスの確保が重要である一方で、検査用領域の確保も重要である。

特表２０１２−５１７１１１号公報

また、半導体チップの製造に用いられるフォトリソグラフィにおいては、ダイシングラインでのクラックの発生や半導体チップの特性への影響を発生させることのない、迅速な露光位置の位置合わせが望まれる。

一つの実施形態によれば、半導体基板における一面側に集積回路が形成された複数のチップ領域に前記半導体基板を厚さ方向に貫通して前記集積回路に到達する貫通孔を形成し、前記半導体基板において前記チップ領域を区切るダイシングラインに、第１マーク開口部と前記半導体基板を厚さ方向に貫通して前記第１マーク開口部の周辺領域に配置される第２マーク開口部とを形成する。つぎに、前記第２マーク開口部の位置に基づいて前記第１マーク開口部を検知し、前記第１マーク開口部の位置に基づいて露光位置の位置合わせをしてフォトリソグラフィを行うことにより、前記半導体基板の裏面において前記貫通孔を内包する領域を露出させる第１開口部を有するレジストパターンを前記半導体基板の裏面に形成する。そして、前記貫通孔に導電性材料を埋め込み、前記レジストパターンを除去すること、を特徴とする半導体装置の製造方法が提供される。

図１は、実施形態にかかる半導体集積回路ウェハを裏面側から見た平面図。図２は、実施形態にかかる半導体集積回路ウェハの構造を示す図。図３は、実施形態にかかる半導体集積回路ウェハの製造工程を示す図。図４は、実施形態にかかる半導体集積回路ウェハの製造工程を示す図。図５は、実施形態にかかる半導体集積回路ウェハの製造工程を示す図。図６は、実施形態にかかる半導体集積回路ウェハの製造工程を示す図。図７は、実施形態にかかる半導体集積回路ウェハの製造工程を示す図。図８は、実施形態にかかるダイシングラインにおける第２マーク開口部の形成例を示す図。図９は、実施形態にかかる半導体ウェハにおけるチップ領域の要部断面図。図１０は、チップ領域のデバイス層の形成方法を説明する要部断面図。図１１は、実施形態にかかる電気特性テストの方法を説明する模式図。

以下に添付図面を参照して、実施形態にかかる半導体装置の製造方法および半導体集積回路ウェハを詳細に説明する。なお、この実施形態により本発明が限定されるものではない。また、以下に示す図面においては、理解の容易のために、各部材の縮尺が実際とは異なる場合がある。各図面間においても同様である。また、平面図であっても、図面を見易くするためにハッチングを付す場合がある。

図１は、実施形態にかかる半導体集積回路ウェハ１を裏面側から見た平面図である。半導体集積回路ウェハ１には複数のチップ領域２がダイシングライン３により区切られてマトリックス状に形成されている。半導体集積回路ウェハ１がダイシングライン３に沿って切断されることにより複数のチップ領域２が個片化されて半導体チップ（半導体装置）となる。

図２は、実施形態にかかる半導体集積回路ウェハ１の構造を示す図である。図２（ａ）は、半導体集積回路ウェハ１の裏面を拡大した要部拡大図である。図２（ｂ）は、半導体集積回路ウェハ１のチップ領域２の要部断面図であり、図２（ａ）におけるＡ−Ａ断面図である。図２（ｃ）は、半導体集積回路ウェハ１のダイシングライン３の要部断面図であり、図２（ａ）におけるＢ−Ｂ断面図である。図２（ｄ）は、ダイシングライン３の断面を拡大した要部拡大図である。ここで、図２（ｂ）〜図２（ｄ）では、半導体集積回路ウェハ１の表面を下にした状態を示している。以下において、半導体集積回路ウェハ１または半導体基板１１の表面とは、後述する回路層１２が設けられた面を意味する。また、半導体集積回路ウェハ１または半導体基板１１の裏面とは、半導体集積回路ウェハ１または半導体基板１１の表面と反対側の面を意味する。

半導体集積回路ウェハ１においては、半導体基板１１の一方の面（表面）に、上部電極パッドや回路素子を含む集積回路が形成された回路層１２が設けられる。回路層１２は、必要に応じて断続的に設けられてもよい。

半導体集積回路ウェハ１の裏面におけるチップ領域２には、半導体集積回路ウェハ１の裏面から突出して露出するバンプ部分２１ａを有するビア２１が設けられる。ビア２１は、半導体基板１１を厚さ方向に貫通するように設けられる。ビア２１は、チップ領域２が個片化された半導体チップを多段に積層する場合に、下段の半導体チップが備える集積回路と上段の半導体チップが備える集積回路とを電気的に接続するための貫通電極（ＴＳＶ：Through Silicon Via）である。ビア２１は、例えばニッケルによって形成される。なお、バンプ部分は、例えば銅とはんだとが積層されてもよい。

ダイシングライン３の回路層１２は、ＴＥＧ（Test Element Group）としてのテスト用回路素子１３が形成されたテスト用回路層とされる。ＴＥＧ（テスト用回路素子１３）には、チップ領域２に設けられた集積回路の電気特性、チップ領域に形成されたＴＳＶ（ビア２１）の電気特性、半導体集積回路ウェハ１が多段に積層されたデイジーチェーン接続の電気特性、等の電気特性を間接的に検査するための、独立した回路パターンが複数設けられている。

半導体集積回路ウェハ１の裏面におけるダイシングライン３には、開口部３１と、半導体集積回路ウェハ１の裏面から突出して露出するバンプ部分３２ａを有するテスト用ビア３２が設けられる。開口部３１は、後述するように、半導体集積回路ウェハ１の製造においてアライメントマークとして用いられる。

テスト用ビア３２は、図２（ｃ）および図２（ｄ）に示されるように、半導体基板１１を厚さ方向に貫通してテスト用回路素子１３に接続する貫通電極（ＴＳＶ）である。テスト用ビア３２は、テスト用回路素子１３による上記電気特性の検査に用いられる。また、テスト用ビア３２は、半導体集積回路ウェハ１を多段に積層してデイジーチェーン接続を構成する際に、下段の半導体集積回路ウェハ１が備えるテスト用回路素子１３と上段の半導体集積回路ウェハ１が備えるテスト用回路素子１３とを電気的に接続するためにも用いられる。テスト用ビア３２は、例えばニッケルによって形成される。なお、バンプ部分は、例えば銅とはんだとが積層されてもよい。

なお、ダイシングライン３の幅およびダイシングブレードの幅によるが、ダイシングライン３に沿って半導体集積回路ウェハ１を切断してチップ領域２を個片化する際に、ダイシングライン３はそのほとんどの部分が消失する。したがって、チップ領域２が個片化される際に、開口部３１とテスト用ビア３２も消失する。

次に、実施形態にかかる半導体集積回路ウェハ１の製造工程について説明する。図３〜図７は、実施形態にかかる半導体集積回路ウェハ１の製造工程を示す図である。図３〜図７において、図Ｘ（ａ）（Ｘは３〜７の整数）は平面図、図Ｘ（ｂ）（Ｘは３〜７の整数）は図Ｘ（ａ）におけるＡ−Ａ断面図、図Ｘ（ｃ）（Ｘは３〜７の整数）は図Ｘ（ａ）におけるＢ−Ｂ断面図である。

半導体集積回路ウェハ１の製造においては、回路層１２が形成された半導体基板１１の表面側に樹脂系の接着剤を塗布して接着層１４を形成した後、接着層１４の上面に支持基板１５を貼着する。回路層１２は、例えば３μｍ程度の厚みを有する。そして、半導体基板１１の裏面側を例えばＣＭＰにより研磨することにより、該半導体基板１１の薄板化を行う（図３（ａ）〜図３（ｃ））。半導体基板１１の薄板化は、該半導体基板１１に貫通孔が形成可能な厚さまで行われる。

ここで、チップ領域２の回路層１２には集積回路が、ダイシングライン３の回路層１２にはテスト用回路素子１３が形成されている。接着層１４の厚さは、例えば５０μｍ程度とされる。支持基板１５には、例えばシリコン基板またはガラス基板が用いられる。

つぎに、チップ領域２において半導体基板１１の裏面側から半導体基板１１を厚さ方向に貫通して集積回路まで到達する貫通孔を、フォトリソグラフィおよびエッチングにより形成する。まず、半導体基板１１の裏面上に例えば絶縁層として酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を形成する（図示せず）。つぎに、半導体基板１１の裏面上にレジスト４１を塗布した後、露光および現像を行って、レジスト４１を厚さ方向に貫通して半導体基板１１の裏面まで到達する例えば円形の開口部２２を、チップ領域のレジスト４１に形成する（図４（ａ）、図４（ｂ））。

レジスト４１の露光時における位置合わせは、集積回路の形成時に予め半導体基板１１の中に形成されたアライメントマーク１１ａを用いて行われる。図３（ａ）および図４（ａ）の平面図においては理解の容易のためにアライメントマーク１１ａを示しているが、アライメントマーク１１ａは目視では見えない。このため、レジスト４１の露光における露光位置（フォトマスクの位置）の位置合わせは、例えば赤外顕微鏡（Infrared Microscope）で半導体基板１１の裏面を透視してアライメントマーク１１ａを観察することにより、該アライメントマーク１１ａに基づいて行われる。

また、この開口部２２の形成時には、レジスト４１を厚さ方向に貫通して半導体基板１１の裏面まで到達する貫通孔からなる第１マーク開口部３３と第２マーク開口部３４とが、開口部２２と同時に露光および現像によりダイシングライン３に形成される（図４（ａ）、図４（ｃ））。これにより、半導体基板１１の裏面側をエッチングするためのマスクパターン（レジストパターン）が形成される。

第１マーク開口部３３は、後述するレジスト４２の露光時における露光位置（フォトマスクの位置）の位置合わせに用いられるアライメントマークである。第１マーク開口部３３は、例えば半導体基板１１の面方向において交差するダイシングライン３の複数の交点領域に形成される。なお、ダイシングライン３における第１マーク開口部３３の形成位置は、上記の交点領域に限定されない。第１マーク開口部３３の形状は、レジスト４２の露光時における位置合わせが可能であれば特に限定されない。半導体基板１１の面方向における第１マーク開口部３３の大きさは、レジスト４２の露光時における位置合わせが可能であれば特に限定されないが、位置合わせの制度の観点から例えば３０〜４０μｍとされる。

第２マーク開口部３４は、レジスト４２の露光時に第１マーク開口部３３を検知するための誘導マークである。レジスト４２の露光時には、赤外線を使用しない通常の顕微鏡を用いて第１マーク開口部３３に基づいて位置合わせが行われる。第１マーク開口部３３を検知するには、該第１マーク開口部３３が形成された座標位置を顕微鏡に設定して、その座標位置の周辺で第１マーク開口部３３を探す。しかしながら、ダイシング時におけるダイシングライン３でのクラックの発生や半導体チップの特性への影響を防止するために、第１マーク開口部３３は位置合わせが可能な必要最小限の数量とすることが要求される。このため、半導体基板１１の裏面において第１マーク開口部３３を検知することが困難となり、第１マーク開口部３３の検出に時間が掛かる。

そこで、本実施形態では、半導体基板１１の面方向において各第１マーク開口部３３の周辺領域のダイシングライン３に、第２マーク開口部３４が形成される。レジスト４２の露光時において、第１マーク開口部３３自体を直接検知できない場合でも、検知された第２マーク開口部３４の周辺を探すことにより、第１マーク開口部３３を容易に短時間で検知することができる。また、第２マーク開口部３４の形成数量を多くすることにより、第２マーク開口部３４をより検知し易くできる。この結果、露光処理を効率良く行うことができ、半導体集積回路ウェハ１の生産性が向上する。

第２マーク開口部３４は、半導体基板１１の面方向において第１マーク開口部３３の周辺のダイシングライン３に複数形成される。第２マーク開口部３４の形状は、レジスト４２の露光時に検知できればよく、例えば円形とされる。半導体基板１１の面方向における第２マーク開口部３４の大きさは、レジスト４２の露光時に検知できればよく、例えば１０μｍ程度とされる。なお、第２マーク開口部３４の大きさは、ダイシング時におけるダイシングライン３でのクラックの発生や半導体チップの特性への影響を無くすために、第１マーク開口部３３の大きさよりも小さい寸法とされる。また、第２マーク開口部３４の大きさは、レジスト４１をエッチングマスクとした半導体基板１１のエッチングにおいて、開口部が確実に形成される程度の大きさとされる。

そして、第２マーク開口部３４は、形状および大きさのうち少なくとも一方が第１マーク開口部３３と異なる条件で形成される。第２マーク開口部３４が第１マーク開口部３３と同一形状且つ同一寸法である場合は、第１マーク開口部３３の形成領域近辺に第１マーク開口部３３が複数存在する状態と同じ状態となり、露光時の位置合わせおよびダイシング時におけるダイシングライン３でのクラックの発生や半導体チップの特性への悪影響が生じる。

第２マーク開口部３４は、ダイシングライン３の延在方向に沿って例えば所定の形成ピッチで複数個が形成される。第２マーク開口部３４の形成ピッチは、例えば第１マーク開口部３３を挟んで対向するダイシングライン３の２つの領域において、同じピッチとされる（図４（ａ）、図４（ｃ））。また、第２マーク開口部３４の形成ピッチは、例えば図８（ａ）および図８（ｂ）に示されるように、第１マーク開口部３３を挟んで対向するダイシングライン３の２つの領域において、異なるピッチとされてもよい。図８は、ダイシングライン３における第２マーク開口部３４の形成例を示す図である。図８（ｂ）は、図８（ａ）の要部拡大図である。

第１マーク開口部３３を挟んで対向するダイシングライン３の２つの領域で第２マーク開口部３４の形成ピッチを異ならせることにより、検知された第２マーク開口部３４の形成ピッチにより、第１マーク開口部３３の存在する方向を示すことができる。例えば図８（ｂ）の例では、検知された第２マーク開口部３４の形成ピッチが１００μｍである場合には、該第２マーク開口部３４の存在するダイシングライン３の延在方向において、第１マーク開口部３３が左方向にあることが分かる。また、検知された第２マーク開口部３４の形成ピッチが６０μｍである場合には、該第２マーク開口部３４の存在するダイシングライン３の延在方向において、第１マーク開口部３３が右方向にあることが分かる。これにより、第２マーク開口部３４を検知した後に、第１マーク開口部３３をより容易に短時間で検知することができる。

交差するダイシングライン３の交点領域に第１マーク開口部３３が形成される場合には、第２マーク開口部３４はダイシングライン３の延在方向に沿って前記交点領域を中心とした４方向に形成されてもよい。これにより、第２マーク開口部３４をより検知しやすくなり、第１マーク開口部３３をより容易に短時間で検知することができる。さらに、４方向のダイシングライン３における第２マーク開口部３４の形成ピッチをそれぞれ異ならせてもよい。これにより、第２マーク開口部３４をより検知しやすくなり、第１マーク開口部３３をより容易に短時間で検知することができる。

つぎに、マスクパターン（レジストパターン）をエッチングマスクとして、半導体基板１１の裏面から回路層１２へ向けて例えば反応性イオンエッチング（Reactive Ion Etching：ＲＩＥ)等の異方性のドライエッチングを行う。これにより、半導体基板１１の裏面側から半導体基板１１を厚さ方向に貫通して集積回路まで到達する貫通孔２３が、チップ領域２に形成される（図５（ａ）、図５（ｂ））。この半導体基板１１のエッチングは、たとえば回路層１２の最上層をエッチングストッパとして用いて行われる。

また、このエッチングにより、半導体基板１１の裏面側から半導体基板１１を厚さ方向に貫通してテスト用回路素子１３まで到達する貫通孔として、第１マーク開口部３３に対応した貫通孔３５と第２マーク開口部３４に対応した貫通孔３６とが、ダイシングライン３に形成される（図５（ａ）、図５（ｃ））。その後、貫通孔２３と貫通孔３５と貫通孔３６との内周面および半導体基板１１の裏面を酸化膜によって被覆する。なお、酸化膜の図示は省略する。

つぎに、貫通孔２３と貫通孔３５と貫通孔３６とにおける底部の酸化膜をエッチングによって除去することによって回路層１２の最上層の上面を露出させる。そして、貫通孔２３と貫通孔３５と貫通孔３６との内周面および半導体基板１１の裏面側をバリアメタルによって被覆する。なお、バリアメタルの図示は省略する。バリアメタルとしては、例えばチタンナイトライドまたはニッケルナイトライドの被膜がスパッタリングによって形成される。なお、バリアメタルは、貫通孔２３と貫通孔３５と貫通孔３６へ埋め込まれる金属が半導体基板１１側へ拡散することを抑制可能な材料であれば、上述した材料以外の任意の材料によって形成されてもよい。

その後、バリアメタルによって裏面側が被覆された半導体基板１１の裏面側に、レジスト４２を塗布する。その後、露光および現像を行って、レジスト４２を厚さ方向に貫通して半導体基板１１の裏面まで到達する例えば円形の開口部２４を、レジスト４２のチップ領域２に形成する（図６（ａ）、図６（ｂ））。このとき、貫通孔２３における半導体基板１１の裏面側の開口位置に、貫通孔２３よりも開口面積が大きな開口部２４が形成されるように、レジスト４２をパターニングする。これにより、半導体基板１１の面方向において貫通孔２３を内包する領域を露出させる開口部２４を有するレジストパターンが形成される。

また、貫通孔３６についても同様に、レジスト４２を厚さ方向に貫通して半導体基板１１の裏面まで到達する例えば円形の開口部３７を、開口部２４と同時にレジスト４２のダイシングライン３に形成する（図６（ａ）、図６（ｃ））。このとき、貫通孔３６における半導体基板１１の裏面側の開口位置に、貫通孔３６よりも開口面積が大きな開口部３７が形成されるように、レジスト４２をパターニングする。これにより、半導体基板１１の面方向において貫通孔３６を内包する領域を露出させる開口部３７を有するレジストパターンが形成される。なお、貫通孔３５は、レジスト４２により埋め込まれる。

レジスト４２の露光における位置合わせは、第１マーク開口部３３を用いて行われる。レジスト４２の露光における露光位置（フォトマスクの位置）の位置合わせは、赤外線を使用しない通常の顕微鏡で第１マーク開口部３３を観察することにより、該第１マーク開口部３３の位置に基づいて行われる。上述したように、各第１マーク開口部３３の周辺領域に第２マーク開口部３４が形成されている。このため、第１マーク開口部３３自体を直接検知できない場合でも、検知された第２マーク開口部３４の周辺を探すことにより、第１マーク開口部３３を容易に短時間で検知することができる。

続いて、貫通孔２３およびレジスト４２の開口部２４の内部へ導電性部材を埋め込むことによって、集積回路に接続するビア２１をチップ領域２に形成する。また、貫通孔３６およびレジスト４２の開口部３７の内部へ導電性部材を埋め込むことによって、テスト用回路素子１３に接続するテスト用ビア３２を、ビア２１の形成と同時にダイシングライン３に形成する。導電性部材は、例えばニッケルを用いる。これらのビアは、例えばスパッタリングまたはメッキによって形成される。なお、これらのビアにおいては、レジスト４２の開口部に埋め込まれた導電性部材がバンプ部分となる（図７（ａ）〜図７（ｃ））。

その後、レジスト４２およびレジスト４２下のバリアメタルを剥離し、さらに、支持基板１５および接着層１４を剥離する。これにより、図２（ａ）〜図２（ｃ）に示される半導体集積回路ウェハ１が形成される。

半導体集積回路ウェハ１は、電気特性テストの実施後、チップ領域２毎にダイシングされて個片化される。個片化された半導体チップは、積層された後、樹脂などによってモールドされて製品となる。ここで、チップ領域２の個片化は、ダイシングライン３に沿って半導体集積回路ウェハ１を切断することで行われる。このとき、ダイシングライン３はそのほとんどの部分が消失する。そして、開口部３１およびテスト用ビア３２も消失する。

つぎに、チップ領域２の回路層１２の構成例の詳細について説明する。図９は、半導体集積回路ウェハ１におけるチップ領域２の要部断面図である。チップ領域２は、半導体基板１１における表面側に設けられる集積回路１６とビア２１とを備える。半導体基板１１としては、例えばシリコンウェハ等が用いられる。ビア２１は、半導体基板１１を厚さ方向に貫通して集積回路１６と接続される。

集積回路１６は、半導体基板１１の表面に形成される層間絶縁膜５１の内部に設けられる。層間絶縁膜５１は、例えば酸化シリコン等の絶縁材料によって形成される。集積回路１６は、例えば、ＮＡＮＤ型の半導体メモリおよび多層配線を含むＬＳＩ（Large Scale Integration）である。なお、図９では、集積回路１６における多層配線の部分が選択的に例示されている。

また、集積回路１６の表面には、パッシベーション膜６１と保護膜６２とが積層される。パッシベーション膜６１は、例えば酸化シリコンまたは窒化シリコンによって形成される。保護膜６２は、例えばＰＥＴ（ポリエチレンテレフタレート）またはポリイミドなどの樹脂によって形成される。

保護膜６２の表面における所定の位置には、上部電極パッド６４が設けられる。上部電極パッド６４は、例えば金によって形成される。上部電極パッド６４と集積回路１６とは、保護膜６２、パッシベーション膜６１、および層間絶縁膜５１の一部を半導体基板１１の厚さ方向に貫通する上部電極６３によって電気的および物理的に接続される。上部電極６３は、例えばニッケルによって形成される。

半導体基板１１の裏面には、例えば酸化シリコン膜７１、窒化シリコン膜７２および酸化シリコン膜７３が積層して設けられる。ビア２１は、これらの膜と半導体基板１１とを厚さ方向に貫通するように設けられる。ビア２１における半導体基板１１の裏面側に露出した端部は、チップ領域２が個片化された半導体チップを多段に積層する場合に、対向する半導体チップの上部電極パッド６４と導通を取るためのバンプ部分２１ａとされる。ビア２１の外周面と半導体基板１１との間、およびビア２１における半導体基板１１の裏面側に露出した端部（バンプ部分２１ａ）と酸化シリコン膜７３との間にはバリアメタル７４が設けられる。

また、回路層１２のダイシングライン３では、例えば図９において集積回路１６の代わりにテスト用回路素子１３が設けられ、ビア２１の代わりにテスト用ビア３２が設けられる。テスト用ビア３２の周辺の構造およびテスト用ビア３２とテスト用回路素子１３との接続構造は、上述したビア２１の場合と同様である。

テスト用ビア３２は、半導体基板１１を厚さ方向に貫通するように設けられる。テスト用ビア３２は、半導体集積回路ウェハ１を多段に積層してテスト用回路素子１３によりデイジーチェーン接続の電気特性のテストを行う場合に、下段の半導体集積回路ウェハ１が備えるテスト用回路素子１３と上段の半導体集積回路ウェハ１が備えるテスト用回路素子１３とを電気的に接続する貫通電極（ＴＳＶ）としての機能も有する。

つぎに、回路層１２の形成方法について説明する。図１０は、チップ領域２の回路層１２の形成方法を説明する要部断面図である。まず半導体基板１１の表面側におけるチップ領域２となる領域に集積回路１６が形成される（図１０（ａ））。例えば、集積回路１６の多層配線を形成する場合、半導体基板１１の表面に酸化シリコン膜を成膜し、酸化シリコン膜に接触部１６ａを形成するための凹部をフォトリソグラフィおよびエッチングによって形成し、凹部内にポリシリコンを埋め込む。その後、ポリシリコン上にニッケル層を形成し、加熱工程を経てニッケルシリサイドとし、接触部１６ａを形成する。

なお、接触部１６ａの材料は、ニッケルシリサイドに限定されるものではなく、上述した半導体基板１１のエッチングを行う際に、エッチングストッパとして機能する材料であれば、例えばタングステンなどの任意の金属または、任意の金属シリサイドであってもよい。

その後、酸化シリコン膜を成膜する工程、フォトリソグラフィおよびエッチングによって酸化シリコン膜をパターニングする工程、パターニングによって形成される配線パターンの凹部をバリアメタルによって被覆して導電性部材を埋め込む工程を順次繰り返す。

これにより、層間絶縁膜５１の内部に、層間絶縁膜５１との界面がバリアメタル１６ｅによって被覆された第１配線層１６ｂ、第２配線層１６ｃ、および第３配線層１６ｄが形成される。このような工程が実施されることにより、チップ領域２に集積回路１６が形成される。また、このような工程が実施されることにより、ダイシングライン３の回路層１２にテスト用回路素子１３が、集積回路１６と同一工程で同時に形成される。

ここで、第１配線層１６ｂには、例えばタングステンが用いられる。第２配線層１６ｃには、例えば銅が用いられる。第３配線層１６ｄには、例えばアルミニウムが用いられる。なお、第１配線層１６ｂ、第２配線層１６ｃおよび第３配線層１６ｄには、上述した金属以外の導電性部材が用いられてもよい。

また、バリアメタル１６ｅには、例えばチタンナイトライドまたはニッケルナイトライドが用いられる。なお、バリアメタル１６ｅには、第１配線層１６ｂ、第２配線層１６ｃおよび第３配線層１６ｄから層間絶縁膜５１への導電性部材の拡散を抑制可能な材料であれば、上述した材料以外の任意の材料が用いられてもよい。

また、集積回路１６が形成される任意のタイミングにおいて、上述した複数のアライメントマーク１１ａ（図示せず）が、半導体基板１１の中に形成される。その後、層間絶縁膜５１の上面に、例えば酸化シリコンまたは窒化シリコンを用いたパッシベーション膜６１を形成する。

続いて、パッシベーション膜６１の上面に、例えばＰＥＴまたはポリイミドなどの樹脂によって保護膜６２を形成する。その後、チップ領域２およびダイシングライン３に貫通孔を同一工程で形成する。すなわち、チップ領域２には、保護膜６２、パッシベーション膜６１および層間絶縁膜５１の一部を貫通して集積回路１６まで到達する貫通孔を形成する。また、ダイシングライン３には、保護膜６２、パッシベーション膜６１および層間絶縁膜５１を貫通してテスト用回路素子１３まで到達する貫通孔を形成する。

つぎに、例えばニッケルが貫通孔に埋め込まれることによって、上部電極６３が形成される。なお、上部電極６３には、導電性部材であれば、ニッケル以外の金属を用いてもよい。

つぎに、上部電極６３の上部露出面上に、例えば金を用いて上部電極パッド６４を形成する（図１０（ｂ））。なお、上部電極パッド６４には、導電性部材であれば、金以外の金属が用いられてもよい。以上の工程により、回路層１２が形成された半導体基板１１が得られる。

つぎに、チップ領域２に形成された集積回路の電気特性およびＴＳＶの電気特性を間接的に調べる電気特性テストについて説明する。電気特性テストは、集積回路およびＴＳＶの出来栄えを間接的に調べるテストである。電気特性テストは、プローバーと呼ばれる装置を用いて、例えば図１１に示されるようにテスト用ビア３２のバンプ部分３２ａにテスト用プローブ８１を接続して行われる。図１１は、電気特性テストの方法を説明する模式図である。

集積回路に接続するＴＳＶをチップ領域２に形成する場合には、貫通孔が形成できる程度に半導体基板１１が薄板化される。また、薄板化された半導体基板１１を製造工程で流すために、半導体基板１１の表面には接着層１４を介して支持基板１５が貼着される。このため、電気特性テストは半導体基板１１の表面側から行えない。

また、例えばＮＡＮＤ型等の半導体メモリの製造では、グロスの確保のためにＴＥＧ領域はダイシングライン内に納められる。そして、ＴＳＶを有するＮＡＮＤ型の半導体メモリの場合も、ＴＥＧ領域をダイシングライン内に納めることが望まれる。しかし、ＴＥＧ用の電極パッドをダイシングライン内に設けると、ＴＥＧのパターンがダイシングライン内に収まらなくなる。

一方、実施形態にかかる半導体集積回路ウェハ１では、テスト用回路素子１３が半導体基板１１の表面側のダイシングライン３に形成される。また、テスト用回路素子１３に接続するＴＳＶであるテスト用ビア３２が半導体基板１１の裏面側に引き出される。テスト用ビア３２は、半導体基板１１の裏面から突出して露出するバンプ部分３２ａを有する。テスト用ビア３２は、上述したように第１マーク開口部３３の誘導マークである第２マーク開口部３４を用いて形成される。これにより、半導体集積回路ウェハ１では、電気特性テストに必要な部材がダイシングライン３内に納められる。また、電気特性テストを半導体集積回路ウェハ１の裏面側から行うことができる。したがって、半導体集積回路ウェハ１では、グロスを低減させることなく確保し、且つ裏面側から集積回路の電気特性およびＴＳＶの電気特性の評価を行うことができる。

また、集積回路１６と同様に、テスト用回路素子１３に接続する上部電極６３および上部電極パッド６４を形成することにより、半導体集積回路ウェハ１を多段に積層してテスト用回路素子１３のデイジーチェーン接続の電気特性のテストを行うことができる。

また、半導体集積回路ウェハ１は、ダイシングされない状態で流通する場合は、テスト用ビア３２を用いて任意のタイミングで電気特性テストが実施可能である。

実施形態によれば、第１マーク開口部３３の周辺領域に第２マーク開口部３４を形成した。その結果、検知された第２マーク開口部３４の周辺を探すことにより、第１マーク開口部３３を容易に短時間で検知することができ、露光処理の作業性を向上できる、という効果を得ることができる。

また、実施形態によれば、テスト用回路素子１３が半導体基板１１の表面側のダイシングライン３に形成される。また、テスト用回路素子１３に接続するテスト用ビア３２が、ダイシングライン３における半導体基板１１の裏面側に引き出される。その結果、グロスを低減させることなく確保し、且つ裏面側から集積回路の電気特性およびＴＳＶの電気特性の評価を行うことが可能な半導体集積回路ウェハ１が実現できる、という効果を得ることができる。

本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

上述した実施形態に関し、さらに以下の付記を開示する。

（付記１）
半導体基板における一面側に集積回路が形成された複数のチップ領域に前記半導体基板を厚さ方向に貫通して前記集積回路に到達する貫通孔を形成し、
前記半導体基板において前記チップ領域を区切るダイシングラインに、第１マーク開口部と前記半導体基板を厚さ方向に貫通して前記第１マーク開口部の周辺領域に配置される第２マーク開口部とを形成し、
前記第２マーク開口部の位置に基づいて前記第１マーク開口部を検知し、
前記第１マーク開口部の位置に基づいて露光位置の位置合わせをしてフォトリソグラフィを行うことにより、前記半導体基板の裏面において前記貫通孔を内包する領域を露出させる第１開口部を有するレジストパターンを前記半導体基板の裏面に形成し、
前記貫通孔に導電性材料を埋め込み、
前記レジストパターンを除去すること、
を特徴とする半導体装置の製造方法。

（付記２）
前記半導体基板は、前記貫通孔と前記第１マーク開口部と前記第２マーク開口部との形成前に、一面側に支持基板が貼着されて前記裏面側から薄板化されること、
を特徴とする付記１に記載の半導体装置の製造方法。

（付記３）
前記ダイシングラインに沿って前記半導体基板を切断して前記チップ領域を個片化するとともに前記第２マーク開口部および前記第２開口部に埋め込まれた導電性材料を除去すること、
を特徴とする付記１に記載の半導体装置の製造方法。

（付記４）
前記第２マーク開口部は、前記半導体基板の面方向における形状および大きさのうち少なくとも一方が前記第１マーク開口部と異なること、
を特徴とする付記１に記載の半導体装置の製造方法。

（付記５）
前記第２マーク開口部は、所定の形成ピッチで複数個が形成されること、
を特徴とする付記１に記載の半導体装置の製造方法。

（付記６）
前記第２マーク開口部は、前記ダイシングラインにおいて前記第１マーク開口部を挟んで対向する２つの領域に形成されること、
を特徴とする付記１に記載の半導体装置の製造方法。

（付記７）
前記第２マーク開口部は、前記第１マーク開口部を挟んで対向する２つの領域にそれぞれ複数個が形成されること、
を特徴とする付記６に記載の半導体装置の製造方法。

（付記８）
前記第１マーク開口部は、前記半導体基板の面方向において２本の前記ダイシングラインが交差する交点領域に形成されること、
を特徴とする付記１に記載の半導体装置の製造方法。

（付記９）
前記第２マーク開口部は、前記交点領域を中心とした４方向の前記ダイシングラインに形成されること、
を特徴とする付記８に記載の半導体装置の製造方法。

（付記１０）
前記第２マーク開口部は、前記ダイシングラインの幅方向における中央領域に形成されること、
を特徴とする付記１に記載の半導体装置の製造方法。

（付記１１）
前記貫通孔と前記第１マーク開口部と前記第２マーク開口部とを同時に前記裏面側から前記チップ領域に形成すること、
を特徴とする付記１に記載の半導体装置の製造方法。

（付記１２）
半導体基板の一面側に集積回路が設けられた複数のチップ領域と、
前記半導体基板において前記複数のチップ領域を区切るダイシングラインと、
前記半導体基板の一面側における前記ダイシングラインに設けられたＴＥＧと、
前記ダイシングラインにおいて前記半導体基板の裏面側に露出するとともに前記半導体基板の裏面側から前記半導体基板を厚み方向に貫通して前記ＴＥＧに接続する第１貫通電極と、
を備えることを特徴とする半導体集積回路ウェハ。

（付記１３）
前記ＴＥＧは、前記集積回路の電気特性を間接的に検査するための回路パターンが設けられること、
を特徴とする付記１２に記載の半導体集積回路ウェハ。

（付記１４）
前記第１貫通電極は、前記半導体基板の裏面側の表面にバンプ部を備えること、
を特徴とする付記１２に記載の半導体集積回路ウェハ。

１半導体集積回路ウェハ、２チップ領域、３ダイシングライン、１１半導体基板、１１ａアライメントマーク、１２回路層、１３テスト用回路素子、１４接着層、１５支持基板、１６集積回路、１６ａ接触部、１６ｂ第１配線層、１６ｃ第２配線層、１６ｄ第３配線層、１６ｅバリアメタル、２１ビア、２１ａバンプ部分、２２開口部、２３貫通孔、２４開口部、３１開口部、３２テスト用ビア、３２ａバンプ部分、３３第１マーク開口部、３４第２マーク開口部、３５貫通孔、３６貫通孔、３７開口部、４１レジスト、４２レジスト、５１層間絶縁膜、６１パッシベーション膜、６２保護膜、６３上部電極、６４上部電極パッド、７１酸化シリコン膜、７２窒化シリコン膜、７３酸化シリコン膜、７４バリアメタル、８１テスト用プローブ。

Claims

半導体基板における一面側に集積回路が形成された複数のチップ領域に前記半導体基板を厚さ方向に貫通して前記集積回路に到達する貫通孔を形成し、
前記半導体基板において前記チップ領域を区切るダイシングラインに、第１マーク開口部と前記半導体基板を厚さ方向に貫通して前記第１マーク開口部の周辺領域に配置される第２マーク開口部とを形成し、
前記第２マーク開口部の位置に基づいて前記第１マーク開口部を検知し、
前記第１マーク開口部の位置に基づいて露光位置の位置合わせをしてフォトリソグラフィを行うことにより、前記半導体基板の裏面において前記貫通孔を内包する領域を露出させる第１開口部を有するレジストパターンを前記半導体基板の裏面に形成し、
前記貫通孔に導電性材料を埋め込み、
前記レジストパターンを除去すること、
を特徴とする半導体装置の製造方法。
前記裏面における前記ダイシングライン内にＴＥＧを形成し、
前記レジストパターンに、前記半導体基板の裏面において前記第２マーク開口部を内包する領域を露出させる第２開口部を形成し、
前記ＴＥＧに接続するように前記第２マーク開口部および前記第２開口部に導電性材料を埋め込むこと、
を特徴とする請求項１に記載の半導体装置の製造方法。
前記半導体基板の面方向における第２マーク開口部の大きさは、前記第１マーク開口部の大きさよりも小さいこと、
を特徴とする請求項１に記載の半導体装置の製造方法。
前記第２マーク開口部は、前記ダイシングラインにおいて前記第１マーク開口部を挟んで対向する２つの領域にそれぞれ異なるピッチで形成されること、
を特徴とする請求項１に記載の半導体装置の製造方法。
半導体基板の一面側に集積回路が設けられた複数のチップ領域と、
前記半導体基板において前記複数のチップ領域を区切るダイシングラインと、
前記半導体基板の一面側における前記ダイシングラインに設けられたＴＥＧと、
前記ダイシングラインにおいて前記半導体基板の裏面側に露出するとともに前記半導体基板の裏面側から前記半導体基板を厚み方向に貫通して前記ＴＥＧに接続する第１貫通電極と、
を備えることを特徴とする半導体集積回路ウェハ。
前記チップ領域において前記半導体基板の裏面側に露出するとともに前記半導体基板の裏面側から前記半導体基板を厚み方向に貫通して前記集積回路に接続する第２貫通電極を備えること、
を特徴とする請求項５に記載の半導体集積回路ウェハ。
前記ＴＥＧは、前記第２貫通電極の電気特性を間接的に検査するための回路パターンが設けられること、
を特徴とする請求項６に記載の半導体集積回路ウェハ。
前記第１貫通電極は、前記ダイシングラインの幅方向における中央領域に形成されること、
を特徴とする請求項５に記載の半導体集積回路ウェハ。