TWI487922B - 半導體元件用之測試設備及半導體元件之測試方法 - Google Patents

半導體元件用之測試設備及半導體元件之測試方法 Download PDF

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Description

半導體元件用之測試設備及半導體元件之測試方法
本發明係有關一種測試方法，尤指一種用於測試半導體元件之測試設備及測試方法。
隨著消費者對於電子產品功能多樣化與體積輕薄化的需求與日俱增，在一定面積上整合更多電子零件與功能遂成為電子產品之趨勢，遂發展出三維積體電路(3D IC)晶片堆疊技術。
所述之三維積體電路晶片結構是晶片立體堆疊化的整合，而目前三維積體電路晶片(3D IC)技術係將不同功能、性質或基板的晶片，各自採用最合適的製程分別製作後，再利用矽穿孔(Through-Silicon Via,TSV)技術進行立體堆疊整合(即所謂之2.5D IC技術)，以有效縮短線路傳導路徑之長度，因而能降低導通電阻，且能減少晶片面積，進而具有體積小、高整合度、高效率、低耗電量及低成本等優點，並同時符合數位電子輕薄短小之需求。
由於三維積體電路晶片結構(或2.5D IC)之電性測試 是量產之關鍵，且具有TSV之半導體元件之電性測試更為關鍵，故一般半導體元件之測試分為封裝前晶圓針測(chip probe,CP)與封裝後功能測試(final test,FT)。
如第1A及1B圖所示，係將一具矽穿孔90之晶圓基板9結合一晶片8進行封裝前晶圓針測(CP)，其方式為將一待測元件7(即晶片8與具矽穿孔90之晶圓基板9)置放於一測試裝置1上，該測試裝置1具有一基座10與一上蓋11，且藉由氣壓接合方式，使該基座10、待測元件7與上蓋11相密合，以令該上蓋11之彈簧針(PogoPin)110電性連接該晶圓基板9上側之電性接點91，且該基座10之線路100與導電凸塊101電性連接該晶圓基板9下側之電性接點92，以藉由另一組彈簧針(圖略)進行測試，俾形成雙面(上、下側)針測電路迴路L1,L2。
惟，因一般具矽穿孔90之晶圓基板9的厚度偏薄，約10至180μm，故於水平放置晶圓基板9而進行晶圓基板針測時，當該彈簧針110下壓時，該晶圓基板9容易破碎，且使用氣壓接合之方式，更容易損傷該晶圓基板9。
再者，該晶圓基板9之上側具有保護層(圖未示)以覆蓋該電性接點91，待該晶圓基板9之下側結合晶片後，才會移除該保護層，故封裝前晶圓針測(CP)係需於矽穿孔90之晶圓基板9與晶片8結合後，才能進行電性及功能性的測試，但其測試易因為矽穿孔90的良率高低而造成整體待測元件7(即晶圓基板9與晶片8結合)的報廢，因而增加製造成本。
因此，如何克服上述習知技術之種種問題，實已成目前亟欲解決的課題。
本發明係提供一種半導體元件之測試方法，係包括：提供一具有相對之第一表面與第二表面之半導體元件，該第一表面具有第一測試區，且該第二表面具有第二測試區；將該半導體元件置於一平面上方，使該第一表面與第二表面之任一者與該平面呈一夾角；以及將測試裝置電性連接至該半導體元件之第一測試區與第二測試區，以進行測試。
前述之測試方法中，該半導體元件係為一具有導電穿孔之中介板、或係由複數具有導電穿孔之中介板所構成。
前述之測試方法中，該半導體元件以其第一表面設於一承載件上，該承載件具有開口以外露該第一測試區。
前述之測試方法中，該測試半導體元件之步驟的前置作業係包括：該半導體元件以其第一表面設於一承載件上，該承載件具有外露該第一測試區之開口，且該半導體元件之第二表面上具有一保護層；形成複數開孔於該保護層上，且該些開孔係圍繞於該第二測試區之周圍；形成黏著層於該保護層上；以及移除該黏著層，且藉由該些開孔一併移除該保護層，以外露該第二測試區。
前述之前置作業中，該半導體元件係由複數半導體單元所構成，且各該半導體單元之間具有切割區，該些開孔係對應位於該切割區上。又包括於形成該黏著層之前，對 該保護層進行曝光、顯影製程。
前述之測試方法中，該半導體元件係垂直架設於一架體上。
本發明復提供一種測試半導體元件用之測試設備，係包括：至少一架體，係用以置於一平面上以架設半導體元件，使該半導體元件之相對兩表面之任一表面與該平面呈一夾角；以及測試裝置，係用以電性連接至該半導體元件之相對兩表面，以進行測試。
前述之測試設備及測試方法中，該測試裝置係包含三維定位機構或至少兩組測試件。
前述之測試設備及測試方法中，該夾角係為15至90度。
由上可知，本發明之測試設備及測試方法中，係藉由以非水平放置之方式設置該半導體元件，以於測試時，該測試裝置係可由水平方向接觸該半導體元件之相對兩表面，而不需下壓至該半導體元件之表面上，故能避免該半導體元件破碎。
再者，藉此方式設置該半導體元件，於進行封裝前晶圓針測(CP)前，可先測試單一半導體元件，例如測試具有矽穿孔之半導體元件，當矽穿孔的良率不佳時，即可淘汰該半導體元件，故可確保尚未堆疊之半導體元件之品質，以避免整體堆疊結構報廢之問題。
1,2a‧‧‧測試裝置
10‧‧‧基座
100‧‧‧線路
101‧‧‧導電凸塊
11‧‧‧上蓋
110‧‧‧彈簧針
2‧‧‧測試設備
2b‧‧‧架體
20‧‧‧測試件
21‧‧‧三維定位機構
30‧‧‧承載件
300‧‧‧開口
31‧‧‧保護層
310‧‧‧開孔
32‧‧‧黏著層
4‧‧‧平面
5‧‧‧半導體元件
5’‧‧‧半導體單元
5a‧‧‧第一表面
5b‧‧‧第二表面
51‧‧‧第一測試區
52‧‧‧第二測試區
7‧‧‧待測元件
8‧‧‧晶片
9‧‧‧晶圓基板
90‧‧‧矽穿孔
91,92‧‧‧電性接點
A‧‧‧區域
a,b‧‧‧角度
L1,L2‧‧‧針測電路迴路
S‧‧‧切割區
X‧‧‧水平方向
第1A及1B圖係為習知測試裝置與待測元件之測試方 法之側視示意圖；第2圖係為本發明之測試方法之立體示意圖；第2’圖係為本發明之測試方法之架設半導體元件時之側視示意圖；第3A至3D圖係為本發明之測試方法中之半導體元件之前置作業之剖視示意圖；其中，第3B’圖係為第3B圖之上視圖，第3D’圖係為第3D圖之上視圖；以及第4圖係為本發明之測試設備之立體示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“第一”、“第二”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2圖係為本發明之測試方法之立體示意圖，且係為 一種具有矽穿孔(TSV)之晶圓級中介板(interposer)之測試方式。
如第2圖所示，提供一具有相對之第一表面5a與第二表面5b之半導體元件5，該第一表面5a具有第一測試區51，且該第二表面5b具有第二測試區(圖未示)。
接著，將該半導體元件5垂直設置於一平面4上方，使該第一表面5a與第二表面5b朝水平方向，且該半導體元件5之第一表面5a與第二表面5b之任一者與該平面4(或水平方向X)之間的夾角係為15至90度，如第2’圖所示，角度a表示15度，角度b表示90度。
於本實施例中，該平面4可為機台之表面或地面等，並無特別限制。
之後，將測試裝置2a電性連接至該半導體元件5之第一測試區51與第二測試區，以進行測試。於本實施例中，該測試裝置2a係包含兩組測試件20及分別架設該測試件20之三維定位機構21。
第3A至3D圖係為進行本發明之測試前，該半導體元件5之前置作業。
如第3A圖所示，該半導體元件5以其第一表面5a設於一承載件30上，該承載件30具有外露該第一測試區51之一開口300，且該半導體元件5之第二表面5b上具有一保護層31。
於本實施例中，該半導體元件5係由複數半導體單元5’所構成，且各該半導體單元之間具有切割區S。
再者，該半導體單元5’係為具有導電穿孔之中介板，亦即，該半導體元件5係為具有矽穿孔(TSV)之晶圓級中介板。於其它實施例中，該半導體元件5亦可為切單後之一具有複數導電穿孔之中介板。
如第3B及3B’圖所示，形成複數開孔310於該保護層31上，且該些開孔310係圍繞於該第二測試區52之周圍。接著，對該保護層31進行曝光、顯影製程。
於本實施例中，該些開孔310係對應位於該切割區S上，以利於後續製程中，外露全部該第二測試區52之區域A。
再者，該保護層31係於對應全部該第二測試區52之區域A進行曝光、顯影製程。
如第3C圖所示，形成一黏著層32於該保護層31上。
如第3D圖所示，移除該黏著層32，且一併移除該保護層31，以外露全部該第二測試區52之區域A。
於本實施例中，藉由將該些開孔310設計成郵票孔之態樣，如第3B’圖所示，以當移除該黏著層32時，可利用該黏著層32移除該保護層31已曝光、顯影之部分。
依所述之前置作業，於第2圖之測試方法中，該半導體元件5亦可以其第一表面5a設於該承載件30上，該承載件30之開口300係外露該第一測試區51。
本發明藉由垂直設置該半導體元件5，以於測試時，該測試裝置2a係由水平方向接觸該半導體元件5之第一表面5a或第二表面5b，而不需由垂直方向下壓至該半導體 元件5之第一表面5a或第二表面5b上，故能避免該半導體元件5破碎。
再者，藉由垂直設置該半導體元件5之測試方式，可同時檢測該半導體元件5之第一表面5a及第二表面5b，而不需如習知技術中待堆疊晶片後再檢測該待測元件之相對兩側，故於進行封裝前晶圓針測(CP)前，可先測試該半導體元件5，若當矽穿孔的良率不佳時，即可淘汰該半導體元件5。因此，可確保尚未堆疊之半導體元件5之品質，以避免後續CP後整體堆疊結構報廢之問題。
另外，第4圖係為本發明之測試設備2之立體示意圖。如第4圖所示，所述之測試設備2係包括一架體2b以及一測試裝置2a。
所述之架體2b係用以置於一平面4上而架設半導體元件5，使該半導體元件5之相對兩表面係與該平面4呈一夾角，且該半導體元件5之任一表面與該平面4之間的夾角係為15至90度，其中，該架體2b之態樣繁多，例如，可旋轉該半導體元件5之方位以利於取換該半導體元件5，並不限於圖中所示。
所述之測試裝置2a係用以電性連接至該半導體元件5之相對兩表面，以進行測試，且該測試裝置2a係包含兩組測試件20及分別架設該測試件20之三維定位機構21，其中，該測試件20係包含測試用之電路板，且該三維定位機構21因種類繁多而無特別限制。
綜上所述，本發明之測試設備及測試方法中，係藉由 傾斜或垂直設置半導體元件，以於測試時，能避免該半導體元件破碎，且可確保尚未堆疊之半導體元件之品質。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2a‧‧‧測試裝置
20‧‧‧測試件
21‧‧‧三維定位機構
4‧‧‧平面
5‧‧‧半導體元件
5a‧‧‧第一表面
5b‧‧‧第二表面
51‧‧‧第一測試區

Claims (13)

  1. 一種半導體元件用之測試設備，係包括：至少一架體，係用以置於一平面上以架設半導體元件，使該半導體元件之相對兩表面之任一表面與該平面呈垂直；以及測試裝置，係用以電性連接至該半導體元件之相對兩表面，以進行測試。
  2. 如申請專利範圍第1項所述之測試設備，其中，該測試裝置係包含三維定位機構。
  3. 如申請專利範圍第1項所述之測試設備，其中，該測試裝置係包含至少兩組測試件。
  4. 一種半導體元件之測試方法，係包括：提供一具有相對之第一表面與第二表面之半導體元件，該第一表面具有第一測試區，且該第二表面具有第二測試區；將該半導體元件置於一平面上方，使該第一表面與第二表面之任一者與該平面呈垂直；以及將測試裝置電性連接至該半導體元件之第一測試區與第二測試區，以進行測試。
  5. 如申請專利範圍第4項所述之測試方法，其中，該測試裝置係包含三維定位機構。
  6. 如申請專利範圍第4項所述之測試方法，其中，該測試裝置係包含至少兩組測試件。
  7. 如申請專利範圍第4項所述之測試方法，其中，該半 導體元件係為一具有導電穿孔之中介板。
  8. 如申請專利範圍第4項所述之測試方法，其中，該半導體元件係由複數具有導電穿孔之中介板所構成。
  9. 如申請專利範圍第4項所述之測試方法，其中，該半導體元件以其第一表面設於一承載件上，該承載件具有開口以外露該第一測試區。
  10. 如申請專利範圍第4項所述之測試方法，其中，該測試半導體元件之步驟的前置作業係包括：該半導體元件以其第一表面設於一承載件上，該承載件具有外露該第一測試區之開口，且該半導體元件之第二表面上具有一保護層；形成複數開孔於該保護層上，且該些開孔係圍繞於該第二測試區之周圍；形成黏著層於該保護層上；以及移除該黏著層，且藉由該些開孔一併移除該保護層，以外露該第二測試區。
  11. 如申請專利範圍第10項所述之測試方法，其中，該半導體元件係由複數半導體單元所構成，且各該半導體單元之間具有切割區，該些開孔係對應位於該切割區上。
  12. 如申請專利範圍第10項所述之測試方法，復包括於形成該黏著層之前，對該保護層進行曝光、顯影製程。
  13. 如申請專利範圍第4項所述之測試方法，其中，該半導體元件係架設於一架體上，該架體係置於該平面上。
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