CN104916580B - 半导体装置的制造方法以及半导体集成电路晶片 - Google Patents

半导体装置的制造方法以及半导体集成电路晶片 Download PDF

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Abstract

一种半导体装置的制造方法和半导体集成电路晶片，根据实施方式，在芯片区域形成在厚度方向上贯通半导体基板并到达集成电路的贯通孔，在切割线形成第1标记开口部以及第2标记开口部。基于第2标记开口部的位置检测第1标记开口部。之后，基于第1标记开口部的位置，进行曝光位置的对位并进行光刻法，从而将抗蚀剂图案形成于半导体基板的背面。

Description

半导体装置的制造方法以及半导体集成电路晶片
关联申请
本申请享受以美国临时专利申请61/950576号(申请日：2014年3月10日)以及美国专利申请14/317648号(申请日：2014年6月27日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部的内容。
技术领域
本实施方式，一般涉及半导体装置的制造方法以及半导体集成电路晶片。
背景技术
以往，具有将形成有集成电路的多个半导体芯片层叠，通过TSV(Through SiliconVia，硅通孔)将各半导体芯片互相电连接，从而缩小半导体装置的专有面积的技术。在半导体芯片的制造中，多个芯片区域经由切割线被形成于半导体晶片。并且，半导体晶片在检查电特性后，通过沿着切割线切断，被单片化为各半导体芯片。对于半导体晶片，为了提高成品率，确保总量(gross)(1个晶片的芯片获得数)是重要的，另一方面，确保检查用区域也是重要的。
另外，在半导体芯片的制造所使用的光刻法中，希望不会产生切割线处的断裂及对半导体芯片的特性的影响地实现迅速的曝光位置的对位。
发明内容
实施方式能够以短时间容易地检测标记开口部，使曝光时间的操作性提高。
另外，实施方式能够确保不使总量减少，并且能够从背面进行集成电路的电气特性以及TSV的电气特性的评价。
实施方式提供一种半导体装置的制造方法，其特征在于，在多个芯片区域形成将半导体基板在厚度方向上贯通并到达集成电路的贯通孔，该多个芯片区域在上述半导体基板的一面侧形成有上述集成电路，在切割线形成第1标记开口部、和将上述半导体基板在厚度方向上贯通并配置于上述第1标记开口部的周边区域的第2标记开口部，该切割线在上述半导体基板中将上述芯片区域划分，基于上述第2标记开口部的位置，检测上述第1标记开口部，基于上述第1标记开口部的位置，进行曝光位置的对位并进行光刻法，从而在上述半导体基板的背面形成抗蚀剂图案，该抗蚀剂图案具有在上述半导体基板的背面使包含上述贯通孔在内的区域露出的第1开口部，在上述贯通孔埋入导电性材料，以及去除上述抗蚀剂图案。
另外，实施方式提供一种半导体集成电路晶片，其特征在于，具备：多个芯片区域，在半导体基板的一面侧设置有集成电路；切割线，在上述半导体基板中将上述多个芯片区域划分；TEG，设置于上述半导体基板的一面侧的上述切割线；以及第1贯通电极，在上述切割线中在上述半导体基板的背面侧露出，并且从上述半导体基板的背面侧将上述半导体基板在厚度方向上贯通而与上述TEG连接。
根据实施方式，能够以短时间容易地检测标记开口部，能够提高曝光时间的操作性。另外，根据实施方式，能够确保不使总量减少，并且从背面进行集成电路的电气特性以及TSV的电气特性的评价。
附图说明
图1是从背面侧观察实施方式涉及的半导体晶片的俯视图。
图2A～图2D是对实施方式涉及的半导体晶片的构造进行表示的图。
图3A～图3C是对实施方式涉及的半导体晶片的制造工序进行表示的图。
图4A～图4C是对实施方式涉及的半导体晶片的制造工序进行表示的图。
图5A～图5C是对实施方式涉及的半导体晶片的制造工序进行表示的图。
图6A～图6C是对实施方式涉及的半导体晶片的制造工序进行表示的图。
图7A～图7C是对实施方式涉及的半导体晶片的制造工序进行表示的图。
图8A以及图8B是对实施方式涉及的切割线的第2标记开口部的形成例进行表示的图。
图9是实施方式涉及的半导体晶片的芯片区域的主要部分剖视图。
图10A以及图10B是对芯片区域的设备层的形成方法进行说明的主要部分剖视图。
图11是对实施方式涉及的电气特性测试的方法进行说明的模式图。
具体实施方式
根据本实施方式，提供一种半导体装置的制造方法，其特征在于，在多个芯片区域形成将半导体基板在厚度方向上贯通并到达集成电路的贯通孔，该多个芯片区域在上述半导体基板的一面侧形成有上述集成电路，在切割线形成第1标记开口部、和将上述半导体基板在厚度方向上贯通并配置于上述第1标记开口部的周边区域的第2标记开口部，该切割线在上述半导体基板中将上述芯片区域划分。接着，基于上述第2标记开口部的位置，检测上述第1标记开口部，基于上述第1标记开口部的位置，进行曝光位置的对位并进行光刻法，从而在上述半导体基板的背面形成抗蚀剂图案，该抗蚀剂图案具有在上述半导体基板的背面使包含上述贯通孔在内的区域露出的第1开口部。并且，在上述贯通孔埋入导电性材料，以及去除上述抗蚀剂图案。
下面，参照附图，详细地说明实施方式涉及的半导体装置的制造方法以及半导体集成电路晶片。另外，不通过该实施方式限定本发明。另外，在以下所示的附图中，为了容易理解，具有各部件的比例尺与实际不同的情况。在各附图间也同样。另外，即使是俯视图，也有为了容易观察附图而具有附加影线的情况。
图1是从背面侧观察实施方式涉及的半导体集成电路晶片1的俯视图。在半导体集成电路晶片1中，多个芯片区域2通过切割线3划分而形成为矩阵状。半导体集成电路晶片1沿着切割线3被切断，从而多个芯片区域2被单片化而成为半导体芯片(半导体装置)。
图2A～图2D是对实施方式涉及的半导体集成电路晶片1的构造进行表示的图。图2A是将半导体集成电路晶片1的背面放大后的主要部分放大图。图2B是半导体集成电路晶片1的芯片区域2的主要部分剖视图，是图2A的A－A剖视图。图2C是半导体集成电路晶片1的切割线3的主要部分剖视图，是图2A的B－B剖视图。图2D是将切割线3的剖面放大后的主要部分放大图。在此，在图2B～图2D中，表示使半导体集成电路晶片1的表面向下的状态。在下面，所谓半导体集成电路晶片1或者半导体基板11的表面，意味着设置有后述的电路层12的面。另外，所谓半导体集成电路晶片1或者半导体基板11的背面，意味着与半导体集成电路晶片1或者半导体基板11的表面相反一侧的面。
在半导体集成电路晶片1中，在半导体基板11的一方的面(表面)设置有电路层12，该电路层12形成有包含上部电极焊盘、电路元件在内的集成电路。电路层12也可以根据需要而断续地设置。
在半导体集成电路晶片1的背面的芯片区域2，设置有通孔21，该通孔21具有从半导体集成电路晶片1的背面突出并露出的凸块部分21a。通孔21设置成在厚度方向上贯通半导体基板11。通孔21是在对将芯片区域2单片化后的半导体芯片进行多级层叠的情况下、将下级的半导体芯片所具备的集成电路与上级的半导体芯片所具备的集成电路电连接的贯通电极(TSV：Through Silicon Via)。通孔21例如由镍形成。另外，凸块部分例如可以将铜与焊料层叠。
将切割线3的电路层12设为测试用电路层，该测试用电路层形成有作为TEG(TestElement Group，测试单元组)的测试用电路元件13。在TEG(测试用电路元件13)设置有多个独立的电路图案，该电路图案用于间接地检查在芯片区域2设置的集成电路的电气特性、在芯片区域形成的TSV(通孔21)的电气特性、半导体集成电路晶片1被多级层叠而成的雏菊链(daisy chain)连接的电气特性等的电气特性。
在半导体集成电路晶片1的背面的切割线3设置有开口部31和测试用通孔32，该测试用通孔32具有从半导体集成电路晶片1的背面突出并露出的凸块部分32a。开口部31如后所述，在半导体集成电路晶片1的制造中作为对准标记使用。
如图2C以及图2D所示，测试用通孔32是在厚度方向贯通半导体基板11并与测试用电路元件13连接的贯通电极(TSV)。测试用通孔32用于由测试用电路元件13进行的上述电气特性的检查。另外，测试用通孔32也用于在将半导体集成电路晶片1多级层叠而构成雏菊链连接时，将下级的半导体集成电路晶片1所具备的测试用电路元件13与上级的半导体集成电路晶片1所具备的测试用电路元件13电连接。测试用通孔32例如由镍形成。另外，凸块部分例如可以将铜与焊料层叠。
另外，根据切割线3的宽度以及切割刀片的宽度，在沿着切割线3切断半导体集成电路晶片1而将芯片区域2单片化时，切割线3的绝大部分消失。所以，在将芯片区域2单片化时，开口部31与测试用通孔32也消失。
接着，对实施方式涉及的半导体集成电路晶片1的制造工序进行说明。图3A～图7C是对实施方式涉及的半导体集成电路晶片1的制造工序进行表示的图。在图3A～图7C中，图XA(X是3～7的整数)是俯视图，图XB(X是3～7的整数)是图XA中的A－A剖视图，图XC(X是3～7的整数)是图XA中的B－B剖视图。
在半导体集成电路晶片1的制造中，将树脂类的粘接剂涂敷于形成有电路层12的半导体基板11的表面侧而形成粘接层14后，将支撑基板15粘贴于粘接层14的上表面。电路层12例如具有3μm左右的厚度。并且，通过例如CMP来研磨半导体基板11的背面侧，进行该半导体基板11的薄板化(图3A～图3C)。半导体基板11薄板化被执行直到能够在该半导体基板11形成贯通孔的厚度为止。
在此，在芯片区域2的电路层12形成集成电路，在切割线3的电路层12形成测试用电路元件13。粘接层14的厚度设为例如50μm左右。支撑基板15例如使用硅基板或者玻璃基板。
接着，在芯片区域2，通过光刻法以及蚀刻形成从半导体基板11的背面侧将半导体基板11在厚度方向贯通并到达集成电路为止的贯通孔。首先，在半导体基板11的背面上，例如作为绝缘层而形成氧化硅膜、氮化硅膜以及氧化硅膜(未图示)。接着，在半导体基板11的背面上涂敷了抗蚀剂41后，进行曝光以及显影，在芯片区域的抗蚀剂41形成例如圆形的开口部22，该开口部22将抗蚀剂41在厚度方向贯通并到达半导体基板11的背面为止(图4A，图4B)。
抗蚀剂41的曝光时的对位，使用在集成电路的形成时预先形成于半导体基板11之中的对准标记11a来进行。在图3A以及图4A的俯视图中，为了容易理解而示出对准标记11a，但对准标记11a无法以目视被观察。因此，抗蚀剂41的曝光中的曝光位置(光掩模的位置)的对位，通过例如以红外显微镜(Infrared Microscope)对半导体基板11的背面透视而观察对准标记11a，从而基于该对准标记11a而进行。
另外，在该开口部22的形成时，通过曝光以及显影，第1标记开口部33和第2标记开口部34与开口部22同时地形成于切割线3，该第1标记开口部33与第2标记开口部34由将抗蚀剂41在厚度方向上贯通并到达半导体基板11的背面为止的贯通孔构成(图4A，图4C)。由此，形成有用于对半导体基板11的背面侧进行蚀刻的掩模图案(抗蚀剂图案)。
第1标记开口部33是在后述的抗蚀剂42的曝光时的曝光位置(光掩模的位置)的对位中使用的对准标记。第1标记开口部33形成于例如在半导体基板11的面方向上交叉的切割线3的多个交点区域。另外，切割线3的第1标记开口部33的形成位置并不限定于上述的交点区域。第1标记开口部33的形状只要能够进行抗蚀剂42的曝光时的对位即可，并不特别地限定。半导体基板11的面方向上的第1标记开口部33的大小，只要能够进行抗蚀剂42的曝光时的对位即可，不特别限定，但从对位的精度的观点考虑，例如设为30～40μm。
第2标记开口部34是用于在抗蚀剂42的曝光时检测第1标记开口部33的引导标记。在抗蚀剂42的曝光时，利用不使用红外线的一般的显微镜，基于第1标记开口部33进行对位。为了检测第1标记开口部33，将形成有该第1标记开口部33的坐标位置设定于显微镜，在该坐标位置的周边搜索第1标记开口部33。然而，为了防止切割时的切割线3处的断裂的产生及对半导体芯片的特性的影响，要求将第1标记开口部33设为能够对位所需的最小限的数量。因此，在半导体基板11的背面，检测第1标记开口部33变得困难，第1标记开口部33的检测费时。
因此，在本实施方式，在半导体基板11的面方向上，在各第1标记开口部33的周边区域的切割线3形成有第2标记开口部34。在抗蚀剂42的曝光时，即使在不能直接检测第1标记开口部33自身的情况下，也能够通过对检测出的第2标记开口部34的周边进行搜索，以短时间容易地检测出第1标记开口部33。另外，通过增加第2标记开口部34的形成数量，从而能够更容易地检测出第2标记开口部34。其结果是，能够效率良好地进行曝光处理，半导体集成电路晶片1的生产率提高。
在半导体基板11的面方向上，多个第2标记开口部34形成于第1标记开口部33的周边的切割线3。第2标记开口部34的形状只要在抗蚀剂42的曝光时能够检测即可，例如设为圆形。半导体基板11的面方向上的第2标记开口部34的大小只要在抗蚀剂42的曝光时能够检测即可，例如设为10μm左右。另外，为了不产生切割时的切割线3处的断裂及消除对半导体芯片的特性的影响，第2标记开口部34的大小设为与第1标记开口部33的大小相比较小的尺寸。另外，第2标记开口部34的大小设为在将抗蚀剂41作为蚀刻掩模的半导体基板11的蚀刻中，可靠地形成开口部的程度的大小。
并且，第2标记开口部34以形状以及大小之中至少一方与第1标记开口部33不同的条件被形成。第2标记开口部34在与第1标记开口部33相同形状并且相同尺寸的情况下，成为与在第1标记开口部33的形成区域近处存在多个第1标记开口部33的状态相同的状态，产生曝光时的对位以及切割时的切割线3处的断裂的产生、和对半导体芯片的特性的不利影响。
沿着切割线3的延伸方向例如以规定的形成间隔形成有多个第2标记开口部34。第2标记开口部34的形成间隔，例如在夹着第1标记开口部33而对置的切割线3的2个区域中，设为相同间隔(图4A，图4C)。另外，例如如图8A以及图8B所示，第2标记开口部34的形成间隔，在夹着第1标记开口部33而对置的切割线3的2个区域中，也可以设为不同的间隔。图8A以及图8B是对切割线3上的第2标记开口部34的形成例进行表示的图。图8B是图8A的主要部分放大图。
在夹着第1标记开口部33而对置的切割线3的2个区域，使第2标记开口部34的形成间隔不同，从而能够利用检测出的第2标记开口部34的形成间隔，表示第1标记开口部33存在的方向。例如在图8B的例子中可知，在检测出的第2标记开口部34的形成间隔为100μm的情况下，在该第2标记开口部34存在的切割线3的延伸方向上，第1标记开口部33处于左方向。另外，在检测出的第2标记开口部34的形成间隔为60μm的情况下，在该第2标记开口部34存在的切割线3的延伸方向上，第1标记开口部33处于右方向。由此，能够在检测出第2标记开口部34后，以短时间容易地检测到第1标记开口部33。
在交叉的切割线3的交点区域形成有第1标记开口部33的情况下，第2标记开口部34也可以形成于沿着切割线3的延伸方向而将上述交点区域作为中心的4个方向上。由此，能够变得更容易检测到第2标记开口部34，能够以短时间更容易地检测到第1标记开口部33。进而，也可以使4个方向的切割线3上的第2标记开口部34的形成间隔分别不同。由此，能够变得更容易检测第2标记开口部34，能够以短时间更容易地检测到第1标记开口部33。
接着，将掩模图案(抗蚀剂图案)作为蚀刻掩模，从半导体基板11的背面朝向电路层12进行例如反应性离子蚀刻(Reactive Ion Etching：RIE)等各向异性的干式蚀刻。由此，从半导体基板11的背面侧将半导体基板11在厚度方向贯通并到达集成电路为止的贯通孔23，形成于芯片区域2(图5A，图5B)。例如将电路层12的最上层作为蚀刻停止层而使用来进行该半导体基板11的蚀刻。
另外，通过该蚀刻，作为从半导体基板11的背面侧将半导体基板11在厚度方向上贯通并到达测试用电路元件13为止的贯通孔，与第1标记开口部33对应的贯通孔35和与第2标记开口部34对应的贯通孔36形成于切割线3(图5A，图5C)。之后，由氧化膜覆盖贯通孔23、贯通孔35、贯通孔36的内周面以及半导体基板11的背面。另外，氧化膜的图示省略。
接着，通过蚀刻去除贯通孔23、贯通孔35、贯通孔36的底部的氧化膜，使电路层12的最上层的上表面露出。并且，由阻挡金属层覆盖贯通孔23、贯通孔35、贯通孔36的内周面以及半导体基板11的背面侧。另外，阻挡金属层的图示省略。作为阻挡金属层是，例如通过溅蚀来形成氮化钛或者氮化镍的覆膜。另外，阻挡金属层只要是能够抑制向贯通孔23、贯通孔35、贯通孔36埋入的金属向半导体基板11侧扩散的材料即可，也可以由上述的材料以外的任意材料来形成。
之后，将抗蚀剂42涂覆于由阻挡金属层覆盖了背面侧的半导体基板11的背面侧。之后，进行曝光以及显影，将在厚度方向上贯通抗蚀剂42并到达半导体基板11的背面为止的例如圆形的开口部24形成于抗蚀剂42的芯片区域2(图6A，图6B)。此时，以在贯通孔23的半导体基板11背面侧的开口位置，形成与贯通孔23相比开口面积较大的开口部24的方式，对抗蚀剂42进行图案化。由此，形成抗蚀剂图案，该抗蚀剂图案具有在半导体基板11的平方向上使将贯通孔23内包(包含在内)的区域露出的开口部24。
另外，对于贯通孔36也相同地将在厚度方向上贯通抗蚀剂42并到达半导体基板11的背面为止的例如圆形的开口部37，与开口部24同时地形成于抗蚀剂42的切割线3(图6A，图6C)。此时，以在贯通孔36的半导体基板11背面侧的开口位置，形成与贯通孔36相比开口面积较大的开口部37的方式，对抗蚀剂42进行图案化。由此，形成抗蚀剂图案，该抗蚀剂图案具有在半导体基板11的平方向上使将贯通孔36内包的区域露出的开口部37。另外，贯通孔35通过抗蚀剂42被埋入。
抗蚀剂42的曝光的对位使用第1标记开口部33来进行。抗蚀剂42的曝光的曝光位置(光掩模的位置)的对位，通过利用不使用红外线的一般的显微镜观察第1标记开口部33，而基于该第1标记开口部33的位置进行。如上所述，在各第1标记开口部33的周边区域形成有第2标记开口部34。因此，即使在不能直接检测到第1标记开口部33自身的情况下，也能够通过搜索检测出的第2标记开口部34的周边，以短时间容易地检测第1标记开口部33。
接着，通过向贯通孔23以及抗蚀剂42的开口部24的内部埋入导电性部件，从而将与集成电路连接的通孔21形成于芯片区域2。另外，通过向贯通孔36以及抗蚀剂42的开口部37的内部埋入导电性部件，从而将与测试用电路元件13连接的测试用通孔32，与通孔21的形成同时地形成于切割线3。导电性部件例如使用镍。上述的通孔例如通过溅蚀或者镀层而形成。另外，在上述的通孔中，在抗蚀剂42的开口部埋入的导电性部件成为凸块部分(图7A～图7C)。
之后，将抗蚀剂42以及抗蚀剂42下的阻挡金属层剥离，进而，剥离支撑基板15以及粘接层14。由此，形成如图2A～图2C所示的半导体集成电路晶片1。
电气特性测试的实施后，按照各芯片区域2进行切割而将半导体集成电路晶片1单片化。单片化后的半导体芯片在层叠后，通过树脂等被模制而成为产品。在此，芯片区域2的单片化是通过沿着切割线3将半导体集成电路晶片1切断来进行的。此时，切割线3的绝大部分消失。并且，开口部31以及测试用通孔32也消失。
接着，对芯片区域2的电路层12的构成例进行详细说明。图9是半导体集成电路晶片1的芯片区域2的主要部分剖视图。芯片区域2具备在半导体基板11的表面侧设置的集成电路16以及通孔21。作为半导体基板11例如使用硅晶片等。通孔21在厚度方向上贯通半导体基板11并与集成电路16连接。
集成电路16设置于在半导体基板11的表面形成的层间绝缘膜51的内部。层间绝缘膜51例如由氧化硅等的绝缘材料形成。集成电路16是例如包含NAND型的半导体存储器以及多层布线的LSI(Large Scale Integration)。另外，在图9中，选择地例示出集成电路16的多层布线的部分。
另外，在集成电路16的表面，钝化膜61和保护膜62层叠。钝化膜61例如由氧化硅或者氮化硅形成。保护膜62例如由PET(聚对苯二甲酸乙二醇酯)或者聚酰亚胺等的树脂形成。
在保护膜62的表面的规定的位置，设置有上部电极焊盘64。上部电极焊盘64例如由金形成。上部电极焊盘64与集成电路16，通过在半导体基板11的厚度方向上贯通的上部电极63，将保护膜62、钝化膜61以及层间绝缘膜51的一部分电连接以及物理连接。上部电极63例如由镍形成。
在半导体基板11的背面，层叠地设置有例如氧化硅膜71、氮化硅膜72以及氧化硅膜73。通孔21设置为在厚度方向上贯通上述膜以及半导体基板11。在对将芯片区域2单片化后的半导体芯片进行多级层叠的情况下，通孔21的向半导体基板11的背面侧露出的端部成为用于与对置的半导体芯片的上部电极焊盘64取得导通的凸块部分21a。在通孔21的外周面与半导体基板11之间，以及通孔21的向半导体基板11的背面侧露出的端部(凸块部分21a)与氧化硅膜73之间设置有阻挡金属层74。
另外，在电路层12的切割线3，例如在图9，代替集成电路16而设置有测试用电路元件13，代替通孔21而设置有测试用通孔32。测试用通孔32的周边的构造以及测试用通孔32与测试用电路元件13的连接构造与上述的通孔21的情况相同。
测试用通孔32设置为在厚度方向上贯通半导体基板11。在将半导体集成电路晶片1多级层叠并通过测试用电路元件13进行雏菊链连接的电气特性的测试的情况下，测试用通孔32具有作为贯通电极(TSV)的功能，该贯通电极将下级的半导体集成电路晶片1所具备的测试用电路元件13与上级的半导体集成电路晶片1所具备的测试用电路元件13电连接。
接着，对电路层12的形成方法进行说明。图10A以及图10B是对芯片区域2的电路层12的形成方法进行说明的主要部分剖视图。首先，在半导体基板11的表面侧的成为芯片区域2的区域形成集成电路16(图10A)。例如，在形成集成电路16的多层布线的情况下，在半导体基板11的表面将氧化硅膜成膜，通过光刻法以及蚀刻在氧化硅膜形成用于形成接触部16a的凹部，在凹部内埋入多晶硅。之后，在多晶硅上形成镍层，经由加热工序成为镍硅化物，形成接触部16a。
另外，接触部16a的材料并不限定于镍硅化物，只要是在进行上述的半导体基板11的蚀刻时作为蚀刻停止层而发挥功能的材料即可，例如也可以是钨等的任意的金属或者任意的金属硅化物。
之后，依次反复进行将氧化硅膜成膜的工序、通过光刻法以及蚀刻对氧化硅膜进行图案化的工序、和将通过图案化形成的布线图案的凹部用阻挡金属层覆盖并埋入导电性部件的工序。
由此，在层间绝缘膜51的内部，形成与层间绝缘膜51的界面被阻挡金属层16e覆盖的第1布线层16b、第2布线层16c以及第3布线层16d。通过实施这样的工序，在芯片区域2形成集成电路16。另外，通过实施这样的工序，在切割线3的电路层12，以与集成电路16相同的工序同时地形成测试用电路元件13。
在此，第1布线层16b例如使用钨。第2布线层16c例如使用铜。第3布线层16d例如使用铝。另外，第1布线层16b、第2布线层16c以及第3布线层16d也可以使用上述的金属以外的导电性部件。
另外，阻挡金属层16e例如使用氮化钛或者氮化镍。另外，对于阻挡金属层16e，只要是能够抑制导电性部件从第1布线层16b、第2布线层16c以及第3布线层16d向层间绝缘膜51的扩散的材料即可，也可以使用上述的材料以外的任意的材料。
另外，在形成集成电路16的任意的定时，上述的多个对准标记11a(未图示)形成于半导体基板11之中。之后，在层间绝缘膜51的上表面，形成例如使用了氧化硅或者氮化硅的钝化膜61。
接着，在钝化膜61的上表面，例如通过PET或者聚酰亚胺等的树脂形成保护膜62。之后，在芯片区域2以及切割线3以相同工序形成贯通孔。即，在芯片区域2，形成贯通保护膜62、钝化膜61以及层间绝缘膜51的一部分并到达集成电路16为止的贯通孔。另外，在切割线3，形成贯通保护膜62、钝化膜61以及层间绝缘膜51并到达测试用电路元件13为止的贯通孔。
接着，例如通过将镍埋入贯通孔，形成上部电极63。另外，对于上部电极63，只要是导电性部件即可，也可以使用镍以外的金属。
接着，在上部电极63的上部露出面上，使用例如金来形成上部电极焊盘64(图10B)。另外，对于上部电极焊盘64，只要是导电性部件即可，也可以使用金以外的金属。通过以上的工序，得到形成有电路层12的半导体基板11。
接着，对间接地调查在芯片区域2形成的集成电路的电气特性以及TSV的电气特性的电气特性测试进行说明。电气特性测试是间接地调查集成电路以及TSV的成效的测试。使用被称为探针测试台的装置，例如如图11所示将测试用探针81连接到测试用通孔32的凸块部分32a而进行该电气特性测试。图11是对电气特性测试的方法进行说明的模式图。
在将与集成电路连接的TSV形成于芯片区域2的情况下，使半导体基板11变薄到能够形成贯通孔的程度。另外，为了在制造工序中使变薄了的半导体基板11流转，在半导体基板11的表面经由粘接层14粘贴支撑基板15。因此，不能从半导体基板11的表面侧进行电气特性测试。
另外，例如在NAND型等的半导体存储器的制造中，为了确保总量，TEG区域收纳于切割线内。并且，在具有TSV的NAND型的半导体存储器的情况下，也希望将TEG区域收纳于切割线内。但是，在将TEG用的电极焊盘设置于切割线内时，TEG的图案无法收敛于切割线内。
另一方面，在实施方式涉及的半导体集成电路晶片1中，测试用电路元件13形成于半导体基板11的表面侧的切割线3。另外，与测试用电路元件13连接的TSV即测试用通孔32被引出至半导体基板11的背面侧。测试用通孔32具有从半导体基板11的背面突出并露出的凸块部分32a。测试用通孔32如上所述，使用第1标记开口部33的引导标记即第2标记开口部34而形成。由此，在半导体集成电路晶片1中，电气特性测试所需的部件被收纳于切割线3内。另外，能够从半导体集成电路晶片1的背面侧进行电气特性测试。所以，在半导体集成电路晶片1中，能够不使总量减少地进行确保，并且能够从背面侧进行集成电路的电气特性以及TSV的电气特性的评价。
另外，与集成电路16相同地，通过形成与测试用电路元件13连接的上部电极63以及上部电极焊盘64，能够将半导体集成电路晶片1多级层叠并进行测试用电路元件13的雏菊链连接的电气特性的测试。
另外，半导体集成电路晶片1在未被切割的状态下流通的情况下，能够使用测试用通孔32以任意的定时实施电气特性测试。
根据实施方式，在第1标记开口部33的周边区域形成了第2标记开口部34。其结果是通过搜索检测出的第2标记开口部34的周边，能够得到如下效果，即：能够以短时间容易地检测到第1标记开口部33，能够提高曝光处理的操作性。
另外，根据实施方式，测试用电路元件13形成于半导体基板11的表面侧的切割线3。另外，与测试用电路元件13连接的测试用通孔32被引出至切割线3上的半导体基板11的背面侧。其结果是能够得到如下效果，即：能够实现确保不使总量减少并且能够从背面侧进行集成电路的电气特性以及TSV的电气特性的评价的半导体集成电路晶片1。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提出的，并没有意图限定发明的范围。这些实施方式可以以其他各种方式进行实施，在不超出发明主旨的范围内，可进行各种省略、置换以及变更。这些实施方式及其变形包括在发明的范围和主旨内，同样，也包括在权利要求所记载的发明和与其等价的范围内。

Claims (20)

1.一种半导体装置的制造方法，其特征在于，
在多个芯片区域形成将半导体基板在厚度方向上贯通并到达集成电路的贯通孔，该多个芯片区域在上述半导体基板的一面侧形成有上述集成电路，
在切割线形成第1标记开口部、和将上述半导体基板在厚度方向上贯通并配置于上述第1标记开口部的周边区域的第2标记开口部，该切割线在上述半导体基板中将上述芯片区域划分，
基于上述第2标记开口部的位置，检测上述第1标记开口部，
基于上述第1标记开口部的位置，进行曝光位置的对位并进行光刻，从而在上述半导体基板的背面形成抗蚀剂图案，该抗蚀剂图案具有在上述半导体基板的背面使包含上述贯通孔在内的区域露出的第1开口部，
在上述贯通孔埋入导电性材料，以及
去除上述抗蚀剂图案。
2.如权利要求1所记载的半导体装置的制造方法，其特征在于，
在形成上述贯通孔、上述第1标记开口部以及上述第2标记开口部之前，上述半导体基板在一面侧粘贴支撑基板并且从上述背面侧进行薄化。
3.如权利要求1所记载的半导体装置的制造方法，其特征在于，
在上述一面侧的上述切割线内形成TEG，
在上述抗蚀剂图案形成第2开口部，该第2开口部在上述半导体基板的背面使包含上述第2标记开口部在内的区域露出，
在上述第2标记开口部以及上述第2开口部埋入导电性材料，以便与上述TEG连接。
4.如权利要求3所记载的半导体装置的制造方法，其特征在于，
沿着上述切割线将上述半导体基板切断而将上述芯片区域单片化，并且去除在上述第2标记开口部以及上述第2开口部埋入的导电性材料。
5.如权利要求1所记载的半导体装置的制造方法，其特征在于，
上述半导体基板的面方向上的第2标记开口部的大小比上述第1标记开口部的大小小。
6.如权利要求1所记载的半导体装置的制造方法，其特征在于，
上述第2标记开口部，在上述半导体基板的面方向上的形状以及大小中的至少一方与上述第1标记开口部不同。
7.如权利要求1所记载的半导体装置的制造方法，其特征在于，
上述第2标记开口部以规定的形成间隔形成多个。
8.如权利要求1所记载的半导体装置的制造方法，其特征在于，
上述第2标记开口部在上述切割线中形成于夹着上述第1标记开口部而对置的2个区域。
9.如权利要求8所记载的半导体装置的制造方法，其特征在于，
上述第2标记开口部在夹着上述第1标记开口部而对置的2个区域分别形成多个。
10.如权利要求8所记载的半导体装置的制造方法，其特征在于，
上述第2标记开口部在夹着上述第1标记开口部而对置的2个区域分别以不同间隔形成。
11.如权利要求1所记载的半导体装置的制造方法，其特征在于，
上述第1标记开口部在上述半导体基板的面方向上形成于2根上述切割线交叉的交点区域。
12.如权利要求11所记载的半导体装置的制造方法，其特征在于，
上述第2标记开口部形成于以上述交点区域为中心的4个方向的上述切割线。
13.如权利要求1所记载的半导体装置的制造方法，其特征在于，
上述第2标记开口部形成于上述切割线的宽度方向上的中央区域。
14.如权利要求1所记载的半导体装置的制造方法，其特征在于，
从上述背面侧将上述贯通孔、上述第1标记开口部以及上述第2标记开口部同时形成于上述芯片区域。
15.一种半导体集成电路晶片，其特征在于，具备：
多个芯片区域，在半导体基板的一面侧设置有集成电路；
切割线，在上述半导体基板中将上述多个芯片区域划分；
TEG，设置于上述半导体基板的一面侧的上述切割线中的第1贯通电极之间，将多个第1贯通电极连接；以及
第1贯通电极，在上述切割线中在上述半导体基板的背面侧露出，并且从上述半导体基板的背面侧将上述半导体基板在厚度方向上贯通而与上述TEG连接。
16.如权利要求15所记载的半导体集成电路晶片，其特征在于，
上述TEG设置有用于间接地检查上述集成电路的电气特性的电路图案。
17.如权利要求15所记载的半导体集成电路晶片，其特征在于，
具备第2贯通电极，该第2贯通电极在上述芯片区域中在上述半导体基板的背面侧露出，并且从上述半导体基板的背面侧将上述半导体基板在厚度方向上贯通而与上述集成电路连接。
18.如权利要求17所记载的半导体集成电路晶片，其特征在于，
上述TEG设置有用于间接地检查上述第2贯通电极的电气特性的电路图案。
19.如权利要求15所记载的半导体集成电路晶片，其特征在于，
上述第1贯通电极形成于上述切割线的宽度方向的中央区域。
20.如权利要求15所记载的半导体集成电路晶片，其特征在于，
上述第1贯通电极在上述半导体基板的背面侧的表面具备凸块部。
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