CN109585440A - 包括静电放电保护图案的半导体器件及其制造方法 - Google Patents

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Abstract

提供了包括静电放电保护图案的半导体器件及其制造方法。所述半导体器件可包括在基板上的前道工序区，其中，所述前道工序区可包括静电放电保护电路和与所述静电放电保护电路电连接的集成电路。后道工序区可在所述前道工序区上，并且静电放电保护图案可在所述基板的划片区上。所述静电放电保护图案可包括下部图案，所述下部图案沿着所述基板延伸并且具有暴露在所述后道工序区外部的侧表面。通路可电连接到所述下部图案并且垂直于所述基板延伸，并且上部图案可电连接到所述通路。

Description

包括静电放电保护图案的半导体器件及其制造方法
相关申请的交叉引用
本专利申请要求于2017年9月28日提交的第10-2017-0126229号韩国专利申请的优先权，该韩国专利申请的全部内容以引用方式并入本文。
技术领域
本发明构思涉及半导体器件，更具体地，涉及半导体器件的静电放电保护。
背景技术
半导体器件在制造或使用期间可能遭遇不期望的静电放电事件。因为静电放电事件会使半导体器件的电特性劣化，所以这些器件可包括防静电放电事件的措施。
发明内容
发明构思的实施例可提供包括静电放电保护图案的半导体器件及其形成方法。根据这些实施例，一种半导体器件可包括在基板上的前道工序区，其中，所述前道工序区可包括静电放电保护电路和与所述静电放电保护电路电连接的集成电路。后道工序区可在所述前道工序区上，并且静电放电保护图案可在所述基板的划片区上。所述静电放电保护图案可包括下部图案，所述下部图案沿着所述基板水平延伸并且具有暴露在所述后道工序区外部的侧表面。通路可电连接到所述下部图案并且垂直于所述基板延伸，并且上部图案可电连接到所述通路。
在一些实施例中，一种半导体器件可包括在基板上的半导体集成电路，其中，电连接区可在所述半导体集成电路上并且具有在所述基板的划片区中的侧表面，其中，所述侧表面可与所述基板的侧表面共面。电保护图案可在所述基板的划片区上，其中，所述电保护图案可包括：下部图案，所述下部图案沿着所述基板延伸并且包括通过所述电连接区的侧表面暴露的暴露部分；通路，所述通路与所述下部图案电连接，并且被构造成因比施加到所述半导体集成电路的电测试电压大的放电而自动断裂；以及上部图案，所述上部图案电连接到所述通路并且不通过所述电连接区的侧表面暴露。
在一些实施例中，一种制造半导体器件的方法可包括：提供半导体晶片，所述半导体晶片包括多个芯片区和将所述多个芯片区彼此分离的划片道。可在所述划片道上形成测试信号输入结构，其中，所述测试信号输入结构可包括朝向所述半导体晶片凹进的中心井形部分，并且所述测试信号输入结构可与所述半导体晶片分隔开。所述半导体晶片可被切割成多个半导体芯片，以将所述测试信号输入结构转变成多个静电放电保护图案，每个所述静电放电保护图案具有通过在所述切割期间形成的所述半导体芯片的侧表面而部分地暴露的L形。
附图说明
图1A是示出根据发明构思的示例性实施例的半导体晶片的俯视图。
图1B是示出图1A的一部分的俯视图。
图1C是示出图1A的一部分的俯视图。
图2A至图2D是显示了根据发明构思的示例性实施例的制造半导体器件的方法的剖视图。
图3A至图3D是分别显示了图2A至图2D的一部分的透视图。
图4A和图4B是根据发明构思的示例性实施例的保护半导体器件免受静电放电的结构的示意图。
图5A至图5F是根据发明构思的示例性实施例的保护半导体器件免受静电放电的结构的示意图。
图6A和图6B示出的概念图显示了根据发明构思的示例性实施例的保护半导体器件免受静电放电的原理。
图7A和图7B是根据发明构思的示例性实施例的保护半导体器件免受静电放电的结构的示意图。
具体实施方式
下文中，将结合附图详细讨论半导体器件及其制造方法。
图1A示出的俯视图显示了根据发明构思的示例性实施例的半导体晶片。图1B和图1C是示出图1A的一部分的俯视图。
参照图1A，可提供半导体晶片100。半导体晶片100可包括例如硅晶片。半导体晶片100可包括沿着第一方向D1和第二方向D2二维布置的多个芯片区103。第一方向D1和第二方向D2可基本上彼此垂直。芯片区103可通过沿第一方向D1和第二方向D2延伸的栅格形状的划片道101彼此分隔开。下文中，将参照图1B和图1C详细地进一步讨论半导体晶片100，图1B和图1C示出了半导体晶片100的一部分100p。
参照图1B，芯片区103可包括半导体集成电路(参见图2A的114)和静电放电保护电路(参见图2A的116)。芯片区103还可包括设置在电路114和116上的电测试电路250。电测试电路250可包括多个输出端子252、至少一个输入端子254、至少一个电源端子256和至少一个接地端子258。当输出端子252响应于施加到输入端子254的测试电压而输出用于操作半导体集成电路114的电信号时，可对半导体集成电路114进行电测试，以确定其操作是否正常。在电测试电路250中设置的端子252、254、256和258的数量、种类和位置仅仅是出于例示的目的而呈现的，而不旨在限制发明构思。电测试电路250可包括例如合并裸片测试(merged die test，MDT)电路。
在一些实施例中，外部测试设备的探针可以不接触输入端子254，而可以接触设置在划片道101上并且与输入端子254电连接的金属图案124d。一个金属图案124d可公共地连接到彼此相邻的芯片区103上设置的多个输入端子254。例如，一个金属图案124d可公共地连接到设置在沿着第一方向D1布置的两个或更多个芯片区103上的两个或更多个输入端子254。在第二方向D2上与这个金属图案124d分隔开并且设置在划片道101上的另一个金属图案124d，可同样地公共地连接到设置在沿着第一方向D1布置的另两个或更多个芯片区103上的另两个或更多个输入端子254。图1B示出了代表电连接但不表示电连接线的实际位置的虚线EC。
在第二方向D2上彼此面对的一对金属图案124d可彼此电连接，以构成将在下面讨论的测试信号输入结构200。在一些实施例中，一个测试信号输入结构200可电连接到多个芯片区103。探针可接触包括在测试信号输入结构200中的至少一个金属图案124d，并且可通过该探针向该至少一个金属图案124d施加测试电压，由此对多个芯片区103执行电测试。尽管仅执行了一次电测试，但是可同时测试多个芯片区103以确定它们各自的操作是否正常。测试信号输入结构200可设置在划片道101上，并且测试信号输入结构200的数量和位置可不限于图1B中例示的数量和位置。在一些实施例中，包括金属图案124d的测试输入结构200处于芯片区103外部。
参照图1C，一个芯片区103可在其上设置有第一电测试电路250a和第二电测试电路250b。第一电测试电路250a和第二电测试电路250b可被构造成与图1B的电测试电路250相同或相似。设置在两个或更多个芯片区103上的第一电测试电路250a中包括的第一输入端子254a可公共地连接到第一测试信号输入结构200a。设置在两个或更多个芯片区103上的第二电测试电路250b中包括的第二输入端子254b可公共地连接到第二测试信号输入结构200b。第一测试信号输入结构200a和第二测试信号输入结构200b可被构造成与图1B的测试信号输入结构200相同或相似。
在一些实施例中，第一测试信号输入结构200a和第二测试信号输入结构200b可沿着第一方向D1彼此分隔开。第一测试信号输入结构200a和第二测试信号输入结构200b可设置在划片道101上，并且第一测试信号输入结构200a和第二测试信号输入结构200b的位置可不限于图1C中例示的位置。图1C示出了概念性地表示第一输入端子254a和第一测试信号输入结构200a之间的电连接的虚线Eca，以及概念性地表示第二输入端子254b和第二测试信号输入结构200b之间的电连接的实线ECb。
返回参照图1B，在使用测试信号输入结构200对芯片区103进行电测试之后，半导体晶片100可经历沿着划片道101执行的切割工艺。切割工艺可切断金属图案124d之间的物理连接和电连接，并且可制造各自包括芯片区103的多个半导体器件。同样地，在使用图1C的第一测试信号输入结构200a和第二测试信号输入结构200b进行电测试之后，可对半导体晶片100进行切割，以制造多个半导体器件。
图2A至图2D示出的剖视图显示了根据发明构思的示例性实施例的制造半导体器件的方法。图3A至图3D是分别显示了图2A至图2D的一部分的透视图。
参照图2A，可提供诸如硅晶片的半导体晶片100。半导体晶片100可包括芯片区103和将芯片区103彼此分离的划片道101。半导体集成电路114和静电放电(ESD)保护电路116可形成在每个芯片区103上。半导体集成电路114可包括易失性存储器电路、非易失性存储器电路、逻辑电路或其组合。ESD保护电路116可包括例如组件充电模式(CDM)电路。半导体集成电路114和ESD保护电路116可被层间介电层112覆盖。层间介电层112可包括多个堆叠的绝缘层。下文中，为了便于描述，被层间介电层112覆盖的半导体集成电路114和ESD保护电路116可统称为前道工序(FEOL)区110。
第一金属间介电层122a、第一金属图案124a和第一金属通路126a可形成在FEOL区110上。例如，可执行光刻和沉积工艺以在层间介电层112上形成第一金属图案124a，可执行沉积工艺以在层间介电层112上形成覆盖第一金属图案124a的第一金属间介电层122a，并且可执行光刻和沉积工艺以形成与第一金属图案124a连接的第一金属通路126a。可在第一金属间介电层122a上形成接触第一金属通路126a的第二金属图案124b。
如图2A和图3A中例示的，划片道101上可设置有至少一对第一金属通路126a、将这对第一金属通路126a彼此电连接的一个线形的第一金属图案124a以及与这对第一金属通路126a连接的一对垫形的第二金属图案124b。
参照图2B，可重复执行以上参照图2A讨论的光刻和沉积工艺，以在FEOL区110上形成后道工序(BEOL)区120。BEOL区120可包括：第一金属间介电层122a中的第一金属图案124a和第一金属通路126a；第二金属间介电层122b中的第二金属图案124b和第二金属通路126b；以及第三金属间介电层122c中的第三金属图案124c和第三金属通路126c。BEOL区120还可包括设置在第三金属间介电层122c上并且与第三金属通路126c连接的第四金属图案124d。第一金属图案124a至第四金属图案124d可具有线形和/或垫形，并且第一金属通路126a至第三金属通路126c可具有柱形。在一些实施例中，划片道101上的第二金属图案124b和第三金属图案124c可具有垫形，并且划片道101上的第四金属图案124d可具有线形或垫形。
BEOL区120可以是或对应于包括金属线的电连接区，所述金属线提供或接收用于操作FEOL区110的电路114和116的电信号。可使用单镶嵌或双镶嵌工艺形成BEOL区120。在一些实施例中，可采用用于形成BEOL区120的工艺来在划片道101上形成测试信号输入结构200。
如图3B中例示的，测试信号输入结构200可包括沿着半导体晶片100延伸的一个线形的第一金属图案124a，并且这个线形的第一金属图案124a的相对边缘中的每个边缘上可设置有一个柱形的第一金属通路126a、一个垫形的第二金属图案124b、一个柱形的第二金属通路126b、一个垫形的第三金属图案124c、一个柱形的第三金属通路126c和沿着半导体晶片100延伸的一个线形的第四金属图案124d。测试信号输入结构200的第四金属图案124d可以是或包括再分配图案。或者，测试信号输入结构200的第四金属图案124d可具有垫形，其与在测试信号输入结构200外部在第三金属间介电层122c上再分配的另一第四金属图案124d连接。测试信号输入结构200可具有中心部分270凹进的井形状。
返回参照图2B，通过在BEOL区120上形成的第一金属图案124a至第四金属图案124d中的至少一个，并且通过在BEOL区120上形成的第一金属通路126a至第三金属通路126c中的至少一个，测试信号输入结构200可与ESD保护电路116电连接。ESD保护电路116可与半导体集成电路114电连接。相反，测试信号输入结构200可不与半导体晶片100物理地直接连接和直接电连接。例如，测试信号输入结构200可与半导体晶片100物理地分隔开，并且可通过BEOL区120和FEOL区110与半导体晶片100电连接。
在形成BEOL区120之后，可执行参照图1A至图1C讨论的电测试。例如，探针可接触测试信号输入结构200的第四金属图案124d中的至少一个，并且可通过探针向该至少一个第四金属图案124d施加测试电压，因此，可同时对多个半导体集成电路114进行电测试，以确定它们的操作是否正常。
参照图2C，半导体晶片100可经历沿着划片道101执行的切割工艺。可使用诸如刀片或激光器的切割设备300沿着划片道101切割BEOL区120、FEOL区110和半导体晶片100。测试信号输入结构200可具有井形状，其中，如图3C中例示的，第一金属图案124a在与切割设备300的移动方向A基本垂直的方向上延伸，并且第一金属通路126a至第三金属通路126c垂直于第一金属图案124a的延伸方向布置。在此构造中，当在切割设备300沿着移动方向A旋转的同时执行切割工艺时，可选择性地将第一金属图案124a切割成多块。在执行切割工艺之前，还可形成保护层128来覆盖BEOL区120。或者，可不形成保护层128。
参照图2D，当切割工艺终止时，半导体晶片100可被划分成多个芯片级晶片或芯片基板105。另外，切割工艺可将一个测试信号输入结构200转变成一对静电放电(ESD)保护图案202。通过以上提到的工艺，可制造出包括芯片基板105的半导体器件10，芯片基板105上具有FEOL区110、堆叠在FEOL区110上的BEOL区120和ESD保护图案202，FEOL区110包括半导体集成电路114和ESD保护电路116。ESD保护图案202可设置在半导体器件10的内部及侧面。或者，由于如图1B中所讨论的，测试信号输入结构200的数量和位置不受限制，因此半导体器件10中可设置有两个或更多个ESD保护图案202。在一些实施例中，半导体器件10可包括划片道101的一部分，并且ESD保护图案202可设置在划片道101的该部分上。
ESD保护图案202的第一金属图案124a可具有通过BEOL区120的侧表面120s暴露的侧表面124as。例如，切割工艺可切割第一金属图案124a，因此可暴露侧表面124as。第一金属图案124a的侧表面124as可在与芯片基板105垂直的方向上与芯片基板105的侧表面105s对准。第一金属图案124a的侧表面124as可与BEOL区120的侧表面120s和芯片基板105的侧表面105s共面。相比之下，ESD保护图案202的第一金属通路126a至第三金属通路126c和第四金属图案124d可凹陷在BEOL区120的侧表面120s之下，由此没有通过BEOL区120的侧表面120s暴露。
如图3D中例示的，ESD保护图案202可具有L形，其中，用作ESD保护图案202的下部图案的第一金属图案124a沿着芯片基板105水平延伸，并且第一金属通路126a至第三金属通路126c与芯片基板105垂直对准。第一金属图案124a可具有朝向BEOL区120的侧表面120s延伸的线形。
用作ESD保护图案202的上部图案的第四金属图案124d可具有作为输入端子的功能，当如参照图1A至图1C讨论的执行电测试时，探针接触该输入端子。第四金属图案124d可具有沿着芯片基板105水平延伸的线形。例如，第四金属图案124d可具有在远离BEOL区120的侧表面120s的方向上延伸的线形。或者，第四金属图案124d可具有与第三金属图案124c的垫形相同或相似的垫形。垫形的第四金属图案124d可通过金属线或再分配图案电连接到芯片区103上的第四金属图案124d。
ESD保护图案202的第一金属通路126a至第三金属通路126c可具有沿着BEOL区120的侧表面120s垂直延伸的柱形(例如，圆柱体)。用作ESD保护图案202的中间图案的第二金属图案124b和第三金属图案124c可具有垫形。第一金属通路126a至第三金属通路126c可沿着与芯片基板105垂直的方向彼此基本对准。
静电放电可能通过第一金属图案124a的暴露的侧表面124as被引入半导体器件10。当引入静电放电时，如以下所讨论的，ESD保护图案202可保护半导体器件10免受引入的静电放电。
图4A和图4B例示了根据发明构思的示例性实施例的保护半导体器件免受静电放电的结构。
参照图4A，在如以上在图2C中讨论的切割工艺期间或者在如以上在图2D中讨论的拾取半导体器件10时，可能不期望地出现静电放电。静电放电可能被引入第一金属图案124a的侧表面124as，并且通过ESD保护图案202流向ESD保护电路116。在一些实施例中，ESD保护图案202的第一金属通路126a至第三金属通路126c可以是或包括自爆通路，该自爆通路耐受测试电压，但是在接收到比测试电压大的静电放电时自动断裂。如本文中使用的，术语“自动”包括在没有电路干预的情况下发生而是由于物理现象而发生的动作。
例如，当第一金属通路126a至第三金属通路126c具有圆柱形时，第一金属通路126a至第三金属通路126c各自的直径可耐受测试电压/电流或比测试电压/电流低的电压/电流。当向第一金属图案124a施加比测试电压/电流高的静电放电(下文中被称为过电流静电放电)时，第一金属通路126a至第三金属通路126c中的至少第一金属通路126a会自动断裂。因此，当过电流静电放电被引入ESD保护图案202时，第一金属通路126a会自动断裂，以防止过电流静电放电传输到半导体集成电路114。在图4A中，虚线指示过电流静电放电的路径，尤其表示了自动断裂的第一金属通路126a防止过电流静电放电传输到ESD保护电路116。当过电流静电放电被引入ESD保护图案202时，第一金属通路126a至第三金属通路126c可能不自动断裂。在这种情况下，例如当过电流静电放电的幅度太小而不能使第一金属通路126a至第三金属通路126c断裂时，ESD保护电路116可起作用以保护半导体集成电路114免受过电流静电放电。
参照图4B，如在左侧的ESD保护图案202上所示，当过电流静电放电被引入第一金属图案124a的侧表面124as时，第一金属通路126a可能不自动断裂。即使在这种情况下，至少第二金属通路126b会自动断裂，以保护半导体集成电路114免受过电流静电放电。或者，如右侧的ESD保护图案202上所示，第一金属通路126a由于过电流静电放电的引入而会自动断裂，但是断裂的第一金属通路126a的金属成分可能聚集以形成第一金属通路块126am。在这种情况下，至少第二金属通路126b会自动断裂，以保护半导体集成电路114免受过电流静电放电。右侧的ESD保护图案202上的第二金属通路126b的自动断裂可以与第一金属通路块126am的形成同时发生，或者当过电流静电放电随后被引入第一金属图案124a的侧表面124as时发生。
图5A至图5F是根据发明构思的示例性实施例的保护半导体器件免受静电放电的结构的示图。
参照图5A，测试信号输入结构200可具有通过图2A和图2B中讨论的工艺形成的双金属通路结构。例如，第一金属通路126a至第三金属通路126c中的每个可被形成为具有包括相互平行的两个金属通路的双重结构。又例如，第一金属通路126a至第三金属通路126c中的每个可被形成为具有包括三个或更多个金属通路的多重结构。再例如，第一金属通路126a可被形成为具有双重或多重结构，并且第二金属通路126b和第三金属通路126c可被形成为具有如图4A中例示的单个结构。
参照图5B，通过图2C中讨论的切割工艺而形成的ESD保护图案202可包括各自具有双重结构的第一金属通路126a至第三金属通路126c。当过电流静电放电被引入第一金属图案124a的侧表面124as时，至少第一金属通路126a会自动断裂。
参照图5C，如右侧的ESD保护图案202上所示，当过电流静电放电被引入第一金属图案124a的侧表面124as时，双重式第一金属通路126a的金属通路126aa会选择性地自动断裂，但是双重式第一金属通路126a的另一金属通路126ab不会自动断裂。在这种情况下，虽然过电流静电放电流动经过右侧的ESD保护图案202，但是ESD保护电路116可保护半导体集成电路114免受过电流静电放电。又例如，在金属通路126aa自动断裂而另一个金属通路126ab没有自动断裂的情况下，已经流过断裂的金属通路126aa的过电流静电放电可将其流动方向从断裂的金属通路126aa变为流入未断裂的金属通路126ab。因此，金属通路126ab可能基本上在金属通路126aa自动断裂的同时自动断裂，如图5B中所示。再例如，即使金属通路126ab没有自动断裂，如图5D中所示，第二金属通路126b可能基本上在金属通路126aa自动断裂的同时自动断裂，或者在过电流静电放电随后被引入第一金属图案124a的侧表面124as时自动断裂。
参照图5E，如右侧的ESD保护图案202上所示，双重式第一金属通路126a的金属通路126aa可能自动断裂，并且双重式第一金属通路126a的另一个金属通路126ab可能形成为第一金属通路块126am。在这种情况下，如图5F中例示的，右侧的ESD保护图案202中的第二金属通路126b可能基本上在第一金属通路块126am形成的同时自动断裂，或者在过电流静电放电随后被引入第一金属图案124a的侧表面124as时自动断裂。
图6A和图6B例示了根据发明构思的示例性实施例的保护半导体器件免受静电放电的结构。
参照图6A，在ESD保护图案202中包括的第一金属通路126a至第三金属通路126c中，第三金属通路126c的直径可大于第一金属通路126a和第二金属通路126b的直径。例如，第一金属通路126a和第二金属通路126b中的每个的直径(或截面积)可耐受测试电压/电流或比测试电压/电流低的电压/电流，并且第三金属通路126c的直径可比第一金属通路126a和第二金属通路126b中的每个的直径大。当过电流静电放电被引入第一金属图案124a的侧表面124as时，第一金属通路126a和第二金属通路126b中的至少一个可能自动断裂。即使当第一金属通路126a和第二金属通路126b没有自动断裂时或者当形成了第一金属通路块126am时，第三金属通路126c也可能自动断裂。即使第一金属通路126a至第三金属通路126c全都没有自动断裂，ESD保护电路116也可保护半导体集成电路114免受过电流静电放电。
参照图6B，在ESD保护图案202中包括的第一金属通路126a至第三金属通路126c中，第一金属通路126a的直径可大于第二金属通路126b和第三金属通路126c的直径。当过电流静电放电被引入第一金属图案124a的侧表面124as时，第一金属通路126a可能自动断裂。或者，虽然第一金属通路126a未自动断裂，但是第二金属通路126b和第三金属通路126c中的至少一个可能自动断裂。如右侧的ESD保护图案202上所示，第一金属通路126a可能没有自动断裂，并且第二金属通路126b可能自动断裂以形成第二金属通路块126bm而不是分成多块。在这种情况下，第三金属通路126c可能自动断裂。
图7A和图7B例示了根据发明构思的示例性实施例的保护半导体器件免受静电放电的结构。
参照图7A，ESD保护图案202可被形成为具有单个金属通路结构，其中，第三金属通路126c位于第一金属图案124a和第四金属图案124d之间。例如，当形成参照图2A和图2B讨论的测试信号输入结构200时，可以不形成第一金属通路126a和第二金属通路126b以及第二金属图案124b和第三金属图案124c，并且可以形成第三金属通路124c以穿透第一金属间介电层122a至第三金属间介电层122c。在这种情况下，第三金属通路126c可被形成为具有在第一金属图案124a和第四金属图案124d之间连续延伸的柱形。当过电流静电放电被引入第一金属图案124a的侧表面124as时，第三金属通路126c会自动断裂，从而保护半导体集成电路114免受过电流静电放电。
参照图7B，ESD保护图案202可被形成为具有单个金属通路结构，其中，第三金属通路126c位于第三金属图案124c和第四金属图案124d之间。例如，当形成参照图2A和图2B讨论的测试信号输入结构200时，可以不形成第一金属图案124a和第二金属图案124b以及第一金属通路126a和第二金属通路126b，并且第三金属图案124c可被形成为具有横过划片道101的连续线形。在这种情况下，当执行图2C的切割工艺时，可切割第三金属图案124c，以暴露其侧表面124cs。当过电流静电放电被引入第三金属图案124c的侧表面124cs时，第三金属通路126c会自动断裂，从而保护半导体集成电路114免受过电流静电放电。
本说明书中公开的实施例不是相互排斥的，而是可按各种方式彼此组合。例如，图5A的双重式第一金属通路126a至第三金属通路126c可具有彼此不同的直径，如图6A或图6B中所示。又例如，图5A的双重式第一金属通路126a可包括直径彼此不同的金属通路。
如图2D中例示的，半导体器件10还可包括ESD保护电路116以及ESD保护图案202。另外，ESD保护图案202可包括可自动断裂的第一金属通路126a至第三金属通路126c中的至少一个，由此积极地且可靠地保护半导体器件10免受静电放电。ESD保护图案202可保护半导体器件10不仅免受静电放电，而且免受在制造半导体器件10时发生的任何电击。
在本说明书中，术语“金属”意指任何金属材料(例如，铜、钨或铝)并且还涵盖任何导电材料(例如，掺杂杂质的硅、未掺杂的硅或本征硅、导电金属氮化物或金属硅化物)。因此，金属图案和导电图案可具有基本相同的含义。在一些实施例中，ESD保护图案可包括可被构造(即，使用指定的材料和诸如截面积的物理尺寸)成响应于超过预定阈值的ESD而断裂以使得ESD保护图案变成非导电的任何材料。应该理解，ESD保护图案不包括有源电路。
根据发明构思，半导体器件可包括具有强制保护能力的ESD保护图案，因此可以避免在制造半导体器件时发生的任何电击。结果，可实现具有优异电特性的半导体器件及其制造方法。
对发明构思的此详细描述不应被解释为限于本文中阐述的实施例，发明构思旨在涵盖在不脱离发明构思的精神和范围的情况下的本发明的各种组合、改型和变型。随附权利要求书应该被解释为包括其他实施例。

Claims (25)

1.一种半导体器件，所述半导体器件包括：
在基板上的前道工序区，所述前道工序区包括静电放电保护电路和与所述静电放电保护电路电连接的集成电路；
在所述前道工序区上的后道工序区；以及
在所述基板的划片区上的静电放电保护图案，
其中，所述静电放电保护图案包括：
下部图案，所述下部图案沿着所述基板水平延伸并且具有暴露在所述后道工序区外部的侧表面；
通路，所述通路电连接到所述下部图案并且垂直于所述基板延伸；以及
上部图案，所述上部图案电连接到所述通路。
2.根据权利要求1所述的半导体器件，其中，所述上部图案包括沿着所述基板水平延伸的再分配图案。
3.根据权利要求1所述的半导体器件，其中，所述通路和所述上部图案与所述后道工序区的侧表面分隔开。
4.根据权利要求1所述的半导体器件，其中，所述下部图案不直接与所述基板物理连接和电连接。
5.根据权利要求1所述的半导体器件，其中，所述静电放电保护图案通过所述上部图案电连接到所述静电放电保护电路。
6.根据权利要求1所述的半导体器件，其中，所述静电放电保护图案还包括在所述上部图案和所述下部图案之间并且完全掩埋在所述后道工序区内的中间图案。
7.根据权利要求6所述的半导体器件，其中，所述通路包括：
第一通路，所述第一通路在所述下部图案和所述中间图案之间；以及
第二通路，所述第二通路在所述中间图案和所述上部图案之间，
其中，所述第一通路和所述第二通路被完全掩埋在所述后道工序区内。
8.根据权利要求1所述的半导体器件，其中，
所述上部图案具有在远离所述后道工序区的侧表面的方向上延伸的线形，以及
所述下部图案具有朝向所述后道工序区的侧表面延伸的线形。
9.根据权利要求8所述的半导体器件，其中，
所述上部图案与所述后道工序区的侧表面分隔开，以及
所述下部图案的侧表面与所述后道工序区的侧表面共面。
10.根据权利要求1所述的半导体器件，其中，当接收到比施加到所述集成电路的测试电压或测试电流大的电击时，所述通路自动断裂。
11.一种半导体器件，所述半导体器件包括：
在基板上的半导体集成电路；
电连接区，所述电连接区在所述半导体集成电路上并且具有在所述基板的划片区中的侧表面，所述侧表面与所述基板的侧表面共面；以及
在所述基板的划片区上的电保护图案，
其中，所述电保护图案包括：
下部图案，所述下部图案沿着所述基板延伸并且包括通过所述电连接区的侧表面暴露的暴露部分；
通路，所述通路与所述下部图案电连接，并且被构造成因比施加到所述半导体集成电路的电测试电压大的放电而自动断裂；以及
上部图案，所述上部图案电连接到所述通路并且不通过所述电连接
区的侧表面暴露。
12.根据权利要求11所述的半导体器件，其中，所述上部图案具有在远离所述电连接区的侧表面的方向上延伸的线形。
13.根据权利要求11所述的半导体器件，其中，所述上部图案具有与所述电连接区的侧表面分隔开的垫形。
14.根据权利要求11所述的半导体器件，其中，所述通路具有柱形，所述柱形与所述电连接区的侧表面分隔开，并且在沿着所述电连接区的侧表面的方向上在所述下部图案和所述上部图案之间延伸。
15.根据权利要求11所述的半导体器件，其中，所述电保护图案还包括中间图案，所述中间图案在所述下部图案和所述上部图案之间并且与所述电连接区的侧表面分隔开。
16.根据权利要求15所述的半导体器件，其中，所述通路包括：
第一通路，所述第一通路在所述下部图案和所述中间图案之间具有柱形，并且沿着所述电连接区的侧表面延伸；以及
第二通路，所述第二通路在所述中间图案和所述上部图案之间具有柱形，并且沿着所述电连接区的侧表面延伸，
其中，所述第一通路和所述第二通路中的至少一个因所述放电而自动断裂。
17.根据权利要求16所述的半导体器件，其中，所述第一通路和所述第二通路具有相等的直径或不同的直径。
18.根据权利要求11所述的半导体器件，所述半导体器件还包括静电放电保护电路，所述静电放电保护电路在所述基板上并且电连接到所述半导体集成电路，
其中，所述上部图案通过所述电连接区电连接到所述静电放电保护电路。
19.根据权利要求11所述的半导体器件，其中，所述上部图案提供输入端子，当对所述半导体集成电路执行电测试时，向所述输入端子施加所述电测试电压。
20.根据权利要求11所述的半导体器件，其中，所述下部图案和所述通路形成L形。
21.一种制造半导体器件的方法，所述方法包括：
提供半导体晶片，所述半导体晶片包括多个芯片区和将所述多个芯片区彼此分离的划片道；
在所述划片道上形成测试信号输入结构，所述测试信号输入结构包括朝向所述半导体晶片凹进的中心井形部分，所述测试信号输入结构与所述半导体晶片分隔开；以及
将所述半导体晶片切割成多个半导体芯片，以将所述测试信号输入结构转变成多个静电放电保护图案，每个所述静电放电保护图案具有通过在所述切割期间形成的所述半导体芯片的侧表面而部分地暴露的L形。
22.根据权利要求21所述的方法，其中，提供所述半导体晶片包括：
在所述多个芯片区中的每个芯片区上形成前道工序区，所述前道工序区包括静电放电保护电路和与所述静电放电保护电路电连接的半导体集成电路；以及
在所述前道工序区上形成后道工序区，所述后道工序区包括多条金属线和与所述多条金属线电连接的多个金属通路，
其中，所述测试信号输入结构分别通过两个邻近的后道工序区电连接到两个邻近的静电放电保护电路。
23.根据权利要求22所述的方法，其中，形成所述测试信号输入结构包括：
在所述划片道上，形成在两个邻近的后道工序区之间连续延伸的下部图案；
在所述下部图案的相对边缘上，形成分别与所述两个邻近的后道工序区相邻的两个通路；以及
形成两个上部图案，所述两个上部图案分别与所述两个通路电连接，并且分别与所述两个邻近的后道工序区电连接。
24.根据权利要求23所述的方法，其中，形成所述测试信号输入结构还包括：
形成分别与所述两个通路电连接的两个附加图案；以及
形成分别与所述两个附加图案电连接并且分别与所述两个邻近的后道工序区相邻的两个附加通路，
其中，所述两个上部图案分别形成在所述两个附加图案上方。
25.根据权利要求23所述的方法，其中，所述切割包括将所述下部图案划分成两个分开的下部图案，
其中，所述静电放电保护图案包括顺序堆叠在所述分开的下部图案上的所述通路和所述上部图案，所述分开的下部图案和所述通路具有所述L形，以及
其中，所述通路被构造成响应于比施加到所述半导体集成电路的电测试电压或电测试电流大的静电放电而自动断裂。
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