KR101096165B1 - 반도체 칩 및 반도체 웨이퍼와 그의 가드링 구조 형성 방법 - Google Patents

반도체 칩 및 반도체 웨이퍼와 그의 가드링 구조 형성 방법 Download PDF

Info

Publication number
KR101096165B1
KR101096165B1 KR1020100042834A KR20100042834A KR101096165B1 KR 101096165 B1 KR101096165 B1 KR 101096165B1 KR 1020100042834 A KR1020100042834 A KR 1020100042834A KR 20100042834 A KR20100042834 A KR 20100042834A KR 101096165 B1 KR101096165 B1 KR 101096165B1
Authority
KR
South Korea
Prior art keywords
active layer
metal
scribe line
region
contact barrier
Prior art date
Application number
KR1020100042834A
Other languages
English (en)
Other versions
KR20110123385A (ko
Inventor
최준기
이종천
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020100042834A priority Critical patent/KR101096165B1/ko
Priority to US12/833,672 priority patent/US8314476B2/en
Publication of KR20110123385A publication Critical patent/KR20110123385A/ko
Application granted granted Critical
Publication of KR101096165B1 publication Critical patent/KR101096165B1/ko
Priority to US13/620,404 priority patent/US8581369B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Automation & Control Theory (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

본 발명의 일 실시예에 따른 반도체 웨이퍼는, 기판상에 형성되는 적어도 하나의 칩과, 상기 칩을 둘러싸는 스크라이브 라인 영역을 포함한다. 상기 칩은, 소자 형성 영역과, 상기 소자 형성 영역을 둘러싸며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이에 형성되는 칩 경계 영역을 포함한다. 상기 칩 경계 영역은, 상기 소자 형성 영역과 상기 스크라이브 라인 영역을 물리적으로 분리하는 가드링 구조를 포함한다. 상기 가드링 구조는, 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적인 신호 전달을 위한 신호 전달 요소를 포함한다. 일 예로, 상기 가드링 구조는 액티브 레이어와, 상기 액티브 레이어 위에 순차적으로 적층되는 적어도 한 쌍의 금속 콘택 배리어 및 금속 레이어를 포함한다. 다른 예로, 상기 가드링 구조는, 액티브 레이어와, 상기 액티브 레이어 위에 적층되는 게이트 구조와, 상기 게이트 구조 위에 순차적으로 적층되는 적어도 한 쌍의 금속 콘택 배리어 및 금속 레이어를 포함한다.

Description

반도체 칩 및 반도체 웨이퍼와 그의 가드링 구조 형성 방법 {SEMICONDUCTOR CHIP AND SEMICONDUCTOR WAFER AND METHOD FOR FORMING GUARD RING STRUCTURE THEREOF}
본 발명의 실시예는 반도체 칩 및 반도체 웨이퍼에 관한 것으로, 특히 반도체 웨이퍼상의 칩들과 스크라이브 라인 영역 사이를 물리적으로 분리하는 가드링 구조에 관한 것이다.
통상 반도체 제조 공정에서 제조되는 반도체 웨이퍼는 복수의 반도체 칩들로 이루어진다. 상기 반도체 웨이퍼 상에서의 공정은 높은 정확도가 요구되기 때문에, 공정 진행 중 여러 가지 테스트를 받게 된다. 예를 들어, 반도체 칩내의 소자 및 회로 특성을 모니터링하기 위한 PCM 테스트가 실시되거나, 반도체 칩의 동작 특성을 모니터링하기 위한 프루브(Probe) 테스트가 실시된다. 이러한 테스트를 위해 일반적으로 반도체 칩(chip)들 사이의 영역인 스크라이브 라인(scribe line) 또는 스크라이브 레인(scribe lane)영역에 테스트 패턴(test pattern) 또는 BIST(Built-In Self Test) 회로가 형성된다. 상기 반도체 제조 공정 이후의 조립 과정에서 상기 반도체 웨이퍼는 상기 반도체 칩들로 절단된다. 이때 상기 스크라이브 라인 영역은 상기 반도체 웨이퍼를 개개의 칩들로 분리하기 위한 절단(sawing) 기준이 된다. 상기 조립 과정에서 상기 반도체 웨이퍼에 대한 절단 동작이 수행될 시 상기 반도체 칩들로 스트레스(stress) 및 습기 등이 침투되는 것을 방지하기 위해 각 칩들의 가장자리 4면에는 칩 경계(chip boundary)영역이 형성된다.
일반적인 반도체 웨이퍼 구조가 도 1a 및 도 1b에 도시되어 있다. 반도체 웨이퍼 10은 복수의 반도체 칩들(도면상에는 4개의 칩들)로 이루어진다. 상기 반도체 칩들 각각은 소자 형성 영역과, 칩 경계 영역으로 이루어진다. 예를 들어, 반도체 칩 10A는 소자 형성 영역 20A와, 상기 소자 형성 영역 20의 가장자리 4면을 둘러싸는 칩 경계 영역 30A를 포함한다. 나머지 반도체 칩들 10B,10C,10D 각각도 소자 형성 영역들 20B,20C,20D와, 칩 경계 영역들 30B,30C,30D를 포함한다. 상기 반도체 칩들 10A,10B,10C,10D의 사이에는 스크라이브 라인 영역 40이 형성된다.
상기 칩 경계 영역들 30A,30B,30C,30D 뿐만 아니라 스크라이브 라인 영역 40에는 소자 형성 영역들 20A,20B,20C,20D로 외부로부터의 스트레스 및 습기 등이 침투되는 것을 방지하기 위한 구조가 형성된다. 예컨대, 도 2 및 도 3에 도시된 바와 같이 액티브 레이어(active layer) 310, 제1 금속 콘택 배리어(metal contact barrier) 321, 제1 금속 레이어(metal layer) 322, 제2 금속 콘택 배리어 331, 제2 금속 레이어 332, 제3 금속 콘택 배리어 341, 제3 금속 레이어 342가 순차적으로 적층되어 가드링(guard ring) 구조를 형성한다. 상기 제1 금속 레이어 322, 상기 제1 금속 콘택 배리어 321, 상기 액티브 레이어 310에 대한 평면 구조가 도 4a 내지 도 4d에 도시되어 있다.
한편, 앞서서 설명한 바와 같이 스크라이브 라인 영역 40에는 반도체 칩들 10A,10B,10C,10D의 특성을 모니터링하기 위한 테스트 패턴 또는 테스트 회로가 구현된다. 따라서 상기 테스트 패턴 또는 테스트 회로를 통한 테스트 동작을 위해 상기 반도체 칩들 10A,10B,10C,10D과 스크라이브 라인 영역 40 사이에 신호를 전달하는 가드링 구조가 요구된다.
따라서, 본 발명의 실시예는 반도체 웨이퍼상의 칩들의 특성을 모니터링하기 위해 상기 칩들 사이에 위치하는 스크라이브 라인 영역에 구현되는 테스트 패턴 또는 테스트 회로를 통한 테스트 동작을 위해, 상기 반도체 칩들과 상기 스크라이브 라인 영역 사이의 신호를 전달하기 위한 요소를 포함하는 칩 경계 영역의 가드링 구조 및 그 구조를 형성하는 방법을 제안한다. 상기 가드링 구조는 웨이퍼 절단 공정시 발생하는 기계적인 스트레스, 칩 사용중 변화하는 온도, 습도에 대해 상기 반도체 칩들이 면역을 가질 수 있도록 상기 반도체 칩들과 상기 스크라이브 라인 영역을 물리적으로 분리하는 요소도 포함한다.
본 발명의 일 실시예에 따른 반도체 웨이퍼는, 기판상에 형성되는 적어도 하나의 칩과, 상기 칩을 둘러싸는 스크라이브 라인 영역을 포함한다. 상기 칩은, 소자 형성 영역과, 상기 소자 형성 영역을 둘러싸며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이에 형성되는 칩 경계 영역을 포함한다. 상기 칩 경계 영역은, 상기 소자 형성 영역과 상기 스크라이브 라인 영역을 물리적으로 분리하는 가드링 구조를 포함한다. 상기 가드링 구조는, 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적인 신호 전달을 위한 신호 전달 요소를 포함한다. 일 예로, 상기 가드링 구조는 액티브 레이어와, 상기 액티브 레이어 위에 순차적으로 적층되는 적어도 한 쌍의 금속 콘택 배리어 및 금속 레이어를 포함한다. 다른 예로, 상기 가드링 구조는, 액티브 레이어와, 상기 액티브 레이어 위에 적층되는 게이트 구조와, 상기 게이트 구조 위에 순차적으로 적층되는 적어도 한 쌍의 금속 콘택 배리어 및 금속 레이어를 포함한다.
본 발명의 다른 실시예에 따른 반도체 웨이퍼는, 기판상에 형성되는 적어도 하나의 칩과, 상기 칩을 둘러싸는 스크라이브 라인 영역을 포함한다. 상기 칩은 소자 형성 영역과, 상기 소자 형성 영역을 둘러싸며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이에 형성되는 칩 경계 영역을 포함한다. 상기 칩 경계 영역은 상기 소자 형성 영역과 상기 스크라이브 라인 영역을 물리적으로 분리하는 가드링 구조를 포함한다. 상기 가드링 구조는 액티브 레이어와, 상기 액티브 레이어 위에 적층되는 게이트 구조와, 상기 게이트 구조 위에 순차적으로 적층되는 적어도 한 쌍의 금속 콘택 배리어 및 금속 레이어를 포함한다. 상기 액티브 레이어와 상기 게이트 구조는 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적 신호를 전달한다. 상기 액티브 레이어는 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적인 신호 전달을 위한 제1 액티브 레이어 요소와, 상기 제1 액티브 레이어 요소의 양단에 상기 제1 액티브 레이어 요소와 이격되어 위치하며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역을 물리적으로 분리하는 제2 액티브 레이어 요소를 포함한다.
본 발명의 다른 실시예에 따른 반도체 웨이퍼는, 기판상에 형성되는 적어도 하나의 칩과, 상기 칩을 둘러싸는 스크라이브 라인 영역을 포함한다. 상기 칩은 소자 형성 영역과, 상기 소자 형성 영역을 둘러싸며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이에 형성되는 칩 경계 영역을 포함한다. 상기 칩 경계 영역은 상기 소자 형성 영역과 상기 스크라이브 라인 영역을 물리적으로 분리하는 가드링 구조를 포함한다. 상기 가드링 구조는 액티브 레이어와, 상기 액티브 레이어 위에 적층되는 게이트 구조와, 상기 게이트 구조 위에 순차적으로 적층되는 한 쌍의 제1 금속 콘택 배리어 및 금속 레이어와, 상기 제1 금속 콘택 배리어 및 금속 레이어 위에 순차적으로 적층되는 한 쌍의 제2 금속 콘택 배리어 및 금속 레이어와, 상기 제2 금속 콘택 배리어 및 금속 레이어 위에 순차적으로 적층되는 한 쌍의 제3 금속 콘택 배리어 및 금속 레이어를 포함한다. 상기 액티브 레이어와 상기 게이트 구조는 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적 신호를 전달한다. 상기 액티브 레이어는 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적인 신호 전달을 위한 제1 액티브 레이어 요소와, 상기 제1 액티브 레이어 요소의 양단에 상기 제1 액티브 레이어 요소와 이격되어 위치하며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역을 물리적으로 분리하는 제2 액티브 레이어 요소를 포함한다.
본 발명의 일 실시예에 따르면, 기판상에 형성되는 적어도 하나의 칩과, 상기 칩을 둘러싸는 스크라이브 라인 영역을 포함하고, 상기 칩은, 소자 형성 영역과, 상기 소자 형성 영역을 둘러싸며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이에 형성되는 칩 경계 영역을 포함하고, 상기 칩 경계 영역은, 상기 소자 형성 영역과 상기 스크라이브 라인 영역을 물리적으로 분리하는 가드링 구조를 포함하는 반도체 웨이퍼에서 상기 가드링 구조를 형성하는 방법은, 기판상에 액티브 레이어를 형성하는 과정과, 상기 액티브 레이어 위에 게이트 구조를 형성하여 상기 액티브 레이어와 상기 게이트 구조가 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적 신호를 전달할 수 있도록 하는 과정과, 상기 게이트 구조 위에 순차적으로 금속 콘택 배리어 및 금속 레이어를 형성하는 과정을 포함한다.
상기 액티브 레이어를 형성하는 과정은, 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적인 신호 전달을 위한 제1 액티브 레이어 요소를 형성하는 과정과, 상기 제1 액티브 레이어 요소의 양단에 상기 제1 액티브 레이어 요소와 이격되어 위치하며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역을 물리적으로 분리하는 제2 액티브 레이어 요소를 형성하는 과정을 포함한다. 상기 제1 액티브 레이어 요소와 상기 게이트 구조는 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적인 신호 전달을 위한 스위치로서 동작한다. 상기 금속 콘택 배리어를 형성하는 과정은, 상기 제1 액티브 레이어 요소 위에 적층되는 제1 콘택 배리어 요소를 형성하는 과정과, 상기 제1 콘택 배리어 요소의 양단에 상기 제1 콘택 배리어 요소와 이격되어 위치하며, 상기 제2 액티브 레이어 요소 위에 적층되는 제2 콘택 배리어 요소를 형성하는 과정을 포함한다.
본 발명의 실시예에 따른 칩 경계 영역의 가드링 구조는 액티브 레이어가 신호 전달 요소를 포함한다. 따라서, 스크라이브 라인 영역에 구현되는 테스트 패턴 또는 테스트 회로를 통한 테스트 동작을 위한 상기 반도체 칩들과 스크라이브 라인 영역 사이의 신호 전달이 가능하다.
또한, 본 발명의 실시예에 따른 칩 경계 영역의 가드링 구조는 액티브 레이어와 이 액티브 레이어 위에 적층되는 한 쌍의 금속 콘택 배리어와 금속 레이어가 칩의 소자 형성 영역과 스크라이브 라인 영역을 물리적으로 분리하는 요소를 포함한다. 따라서, 웨이퍼 절단 공정시 발생하는 기계적인 스트레스, 칩 사용중 변화하는 혼도, 습도에 대해 면역을 가질 수 있다.
도 1a 및 도 1b는 일반적인 반도체 웨이퍼에 대한 평면도이다.
도 2는 도 1a 및 도 1b에 도시된 칩 경계 영역의 가드링 구조를 나타내는 사시도이다.
도 3은 도 1a 및 도 1b에 도시된 칩 경계 영역의 가드링 구조를 나타내는 단면도이다.
도 4a 내지 도 4d는 도 1a 및 도 1b에 도시된 칩 경계 영역의 가드링 구조를 나타내는 평면도이다.
도 5는 본 발명의 일 실시예에 따른 칩 경계 영역의 가드링 구조를 나타내는 사시도이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 칩 경계 영역의 가드링 구조를 나타내는 단면도이다.
도 8a 내지 도 8b는 본 발명의 일 실시예에 따른 칩 경계 영역의 가드링 구조를 나타내는 평면도이다.
도 9a 내지 도 9b는 본 발명의 일 실시예에 따른 칩 경계 영역의 가드링 구조를 나타내는 평면도이다.
도 10a는 본 발명의 일 실시예에 따른 칩 경계 영역의 가드링 구조의 액티브 레이어와 게이트 구조간의 연결을 나타내는 단면도이다.
도 10b는 본 발명의 일 실시예에 따른 칩 경계 영역의 가드링 구조의 액티브 레이어와 게이트 구조간의 연결에 대한 등가회로도이다.
도 11은 본 발명의 다른 실시예에 따른 칩 경계 영역의 가드링 구조를 나타내는 사시도이다.
도 12 및 도 13은 본 발명의 다른 실시예에 따른 칩 경계 영역의 가드링 구조를 나타내는 단면도이다.
도 14는 본 발명의 다른 실시예에 따른 칩 경계 영역의 가드링 구조의 액티브 레이어에 대한 등가회로도이다.
이하 본 발명이 속한 기술 분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 설명하기로 한다.
일 실시예
본 발명의 일 실시예에 따른 칩 경계 영역의 가드링 구조는 도 1a 및 도 1b에 도시된 바와 같은 반도체 웨이퍼 10 상에 구현된다. 상기 반도체 웨이퍼 10은 기판상에 형성되는 적어도 하나의 칩 10A,10B,10C,10D와, 상기 칩 10A,10B,10C,10D를 둘러싸는 스크라이브 라인 영역 40을 포함한다. 예컨대, 칩 10A는 소자 형성 영역 20A와, 칩 경계 영역 30A를 포함한다. 칩 10B는 소자 형성 영역 20B와, 칩 경계 영역 30B를 포함하고, 칩 10C는 소자 형성 영역 20C와, 칩 경계 영역 30C를 포함하고, 칩 10D는 소자 형성 영역 20D와, 칩 경계 영역 30D를 포함한다. 상기 칩 경계 영역 30A는 상기 소자 형성 영역 20A를 둘러싸며, 상기 소자 형성 영역 20A와 상기 스크라이브 라인 영역 40의 사이에 형성된다. 상기 칩 경계 영역 30A는 상기 소자 형성 영역 20A와 상기 스크라이브 라인 영역40을 물리적으로 분리하는 가드링 구조를 포함한다.
도 5는 본 발명의 실시예에 따른 가드링 구조를 나타내는 사시도이다. 상기 가드링 구조는 액티브 레이어 410을 포함한다. 게이트 구조 420은 상기 액티브 레이어 410 위에 적층된다. 상기 액티브 레이어 410 위에는 적어도 한 쌍의 금속 콘택 배리어와 금속 레이어가 적층된다. 여기서는 상기 액티브 레이어 410 위에 3쌍의 금속 콘택 배리어와 금속 레이어가 적층된 예로 설명하고 있지만, 금속 콘택 배리어와 금속 레이어 쌍의 수는 적절하게 선택될 수 있다. 첫번째 쌍의 금속 콘택 배리어 430 및 금속 레이어 440은 상기 게이트 구조 420 위에 순차적으로 적층된다. 두번째 쌍의 금속 콘택 배리어 331 및 금속 레이어 332는 상기 첫번째 쌍의 금속 콘택 배리어 430 및 금속 레이어 440 위에 순차적으로 적층된다. 세번째 쌍의 금속 콘택 배리어 341 및 금속 레이어 342는 상기 두번째 쌍의 금속 콘택 배리어 331 및 금속 레이어 332 위에 순차적으로 적층된다.
상기 액티브 레이어 410과 상기 게이트 구조 420은 상기 소자 형성 영역 20A와 상기 스크라이브 라인 영역 40 사이의 전기적 신호를 전달한다. 상기 액티브 레이어 410은 액티브 레이어 요소들 411,412,413을 포함한다. 상기 액티브 레이어 요소 413은 상기 소자 형성 영역 20A와 상기 스크라이브 라인 영역 40 사이의 전기적인 신호를 전달한다. 상기 액티브 레이어 요소 411은 상기 액티브 레이어 요소 413의 하단에 상기 액티브 레이어 요소 413와 이격되어 위치한다. 상기 액티브 레이어 요소 412는 상기 액티브 레이어 요소 413의 상단에 상기 액티브 레이어 요소 413와 이격되어 위치한다. 이와 같이 상기 액티브 레이어 요소들 411,412는 상기 액티브 레이어 요소 413의 양단에 상기 액티브 레이어 요소 413와 이격되어 위치한다. 상기 액티브 레이어 요소들 411,412는 상기 소자 형성 영역 20A와 상기 스크라이브 라인 영역 40을 물리적으로 분리한다. 여기서 물리적인 분리하는 기능이란 향후 웨이퍼 절단 공정시 발생하는 기계적인 스트레스, 칩 사용중 변화하는 온도, 습도에 대해 상기 반도체 칩들이 면역을 가질 수 있도록 상기 반도체 칩들과 상기 스크라이브 라인 영역을 물리적으로 격리하는 것을 의미한다.
상기 액티브 레이어 요소 413과 상기 게이트 구조 420은 상기 소자 형성 영역 20A와 상기 스크라이브 라인 영역 40 사이의 전기적인 신호 전달을 위한 스위치로서 동작한다. 전기적인 신호를 전달하는 기능이란 반도체 웨이퍼상의 칩들의 특성을 모니터링하기 위해 상기 칩들 사이에 위치하는 스크라이브 라인 영역 40에 구현되는 테스트 패턴 또는 테스트 회로를 통한 테스트 동작을 위해, 상기 칩들과 상기 스크라이브 라인 영역 40 사이에 주고받게 되는 신호를 의미한다.
상기 금속 콘택 배리어 430은 콘택 배리어 요소들 431,432,433을 포함한다. 상기 콘택 배리어 요소 432는 상기 액티브 레이어 요소 413 위에 적층된다. 상기 콘택 배리어 요소들 431,433은 각각 상기 콘택 배리어 요소 432의 양단에 상기 콘택 배리어 요소 432와 이격되어 위치하며, 상기 액티브 레이어 요소들 411,412 위에 적층된다.
상기 금속 레이어 440은 금속 레이어 요소들 441,442를 포함한다. 상기 금속 레이어 요소 442는 상기 콘택 배리어 요소 432 위에 적층된다. 상기 금속 레이어 요소 441은 상기 콘택 배리어 요소들 431,433 위에 적층된다. 상기 금속 레이어 요소 441은 상기 금속 배선 요소 442의 가장자리들의 일부를 감싼다. 상기 금속 레이어 요소 441은 상기 금속 레이어 요소 442와 이격되어 위치한다.
상기 금속 콘택 배리어 331은 상기 금속 레이어 440 위에 적층된다. 상기 금속 레이어 332는 상기 금속 콘택 배리어 331 위에 적층된다. 상기 금속 콘택 배리어 341은 상기 금속 레이어 332 위에 적층된다. 상기 금속 레이어 342는 상기 금속 콘택 배리어 341 위에 적층된다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 가드링 구조를 나타내는 단면도이다. 상기 도 6은 도 5에 도시된 가드링 구조의 A-A' 단면을 나타내는 도면이고, 상기 도 7은 도 5에 도시된 가드링 구조의 B-B' 단면을 나타내는 도면이다. 여기에서는 본 발명의 실시예에 따른 가드링 구조가 칩 경계 영역 30A에 형성되는 경우로서 소자 형성 영역 20A과 스크라이브 라인 40 사이에 전기적인 신호의 전달이 가능한 예로서 설명할 것이다. 그러나, 소자 형성 영역 20B와 스크라이브 라인 40 사이에 전기적인 신호의 전달을 고려한다면 상기 칩 경계 영역 30A에 형성되는 가드링 구조는 칩 경계 영역 30B에도 동일하게 형성될 수 있다는 사실에 유의하여야 할 것이다.
상기 도 6을 참조하면, 반도체 기판 위에 액티브 레이어 요소들 411,413이 적층된다. 상기 액티브 레이어 요소들 411,413 위에 게이트 구조 420과, 금속 콘택 배리어 430이 적층된다. 상기 게이트 구조 420과 상기 금속 콘택 배리어 430은 하나의 층간 절연막과 함께 형성될 수 있다. 상기 금속 콘택 배리어 430 위에 금속 레이어 440이 적층된다. 상기 금속 레이어 440 위에 금속 콘택 배리어 331이 적층된다. 상기 금속 레이어 440과 상기 금속 콘택 배리어 331은 하나의 층간 절연막과 함께 형성될 수 있다. 상기 금속 콘택 배리어 331 위에 금속 레이어 332가 적층된다. 상기 금속 레이어 332 위에 금속 콘택 배리어 341이 적층된다. 상기 금속 레이어 332와 상기 금속 콘택 배리어 341은 하나의 층간 절연막과 함께 형성될 수 있다. 상기 금속 콘택 배리어 341 위에 금속 레이어 342가 적층된다. 여기서는 3쌍의 금속 콘택 배리어 및 금속 레이어가 가드링 구조를 형성하는 예로서 설명하고 있지만, 그 수는 적절하게 선택될 수 있을 것이다.
상기 도 7을 참조하면, 반도체 기판 위에 액티브 레이어 요소 413이 적층된다. 상기 액티브 레이어 요소 413 위에 게이트 구조 420과, 금속 콘택 배리어 432가 적층된다. 상기 게이트 구조 420과 상기 금속 콘택 배리어 432는 하나의 층간 절연막과 함께 형성될 수 있다. 상기 금속 콘택 배리어 432 위에 금속 레이어 요소들 441,442가 적층된다. 상기 금속 레이어 요소들 441,442 위에 금속 콘택 배리어 331이 적층된다. 상기 금속 레이어 요소들 441,442와 상기 금속 콘택 배리어 331은 하나의 층간 절연막과 함께 형성될 수 있다. 상기 금속 콘택 배리어 331 위에 금속 레이어 332가 적층된다. 상기 금속 레이어 332 위에 금속 콘택 배리어 341이 적층된다. 상기 금속 레이어 332와 상기 금속 콘택 배리어 341은 하나의 층간 절연막과 함께 형성될 수 있다. 상기 금속 콘택 배리어 341 위에 금속 레이어 342가 적층된다. 여기서는 3쌍의 금속 콘택 배리어 및 금속 레이어가 가드링 구조를 형성하는 예로서 설명하고 있지만, 그 수는 적절하게 선택될 수 있을 것이다.
도 8a 내지 도 8b는 본 발명의 일 실시예에 따른 칩 경계 영역의 가드링 구조를 나타내는 평면도이다. 도 9a 내지 도 9b는 본 발명의 일 실시예에 따른 칩 경계 영역의 가드링 구조를 나타내는 평면도이다.
상기 도 8a를 참조하면, 금속 레이어 440은 금속 레이어 요소 441,442를 포함한다. 상기 금속 레이어 요소 442은 사각형 형태를 갖는다. 상기 금속 레이어 요소 441은 상기 금속 레이어 요소 442의 가장자리들의 일부를 감싸도록 형성된다. 예컨대, 상기 금속 레이어 요소 441은 상기 금속 레이어 요소 442의 상단 모서리, 좌측단 모서리 및 하단 모서리를 감싸도록 "ㄷ" 형태를 갖는다.
상기 도 8b를 참조하면, 금속 콘택 배리어 430은 콘택 배리어 요소들 431,432,433을 포함한다. 상기 콘택 배리어 요소 433은 상기 콘택 배리어 요소 432의 상단에 상기 콘택 배리어 요소 432와 이격되어 위치한다. 상기 콘택 배리어 요소 431은 상기 콘택 배리어 요소 432의 하단에 상기 콘택 배리어 요소 432와 이격되어 위치한다. 상기 도 9a에 도시된 바와 같이, 상기 콘택 배리어 요소 432는 상기 금속 레이어 요소 442의 하부에 형성되며, 상기 콘택 배리어 요소들 431,433은 상기 금속 레이어 요소 441의 하부에 형성된다.
상기 도 8c를 참조하면, 게이트 구조 420은 "ㄱ" 형태를 갖는다. 상기 도 9b에 도시된 바와 같이, 상기 게이트 구조 420은 상기 콘택 배리어 요소 432의 하부와, 상기 콘택 배리어 요소들 433,432의 사이와, 상기 콘택 배리어 요소들 432,431의 사이에 형성된다.
상기 도 8d를 참조하면, 액티브 레이어 410은 액티브 레이어 요소들 411,412,413을 포함한다. 상기 액티브 레이어 요소 411은 상기 액티브 레이어 요소 413의 하단에 상기 액티브 레이어 요소 413와 이격되어 위치한다. 상기 액티브 레이어 요소 412는 상기 액티브 레이어 요소 413의 상단에 상기 액티브 레이어 요소 413와 이격되어 위치한다. 상기 도 9c에 도시된 바와 같이, 상기 액티브 레이어 요소 413은 상기 액티브 레이어 요소들 411,412 보다 큰 폭을 갖도록 형성된다. 상기 게이트 구조 420은 상기 액티브 레이어 요소 413의 상부와, 상기 액티브 레이어 요소들 412,413의 사이와, 상기 액티브 레이어 요소들 411,413의 사이에 형성된다.
도 10a는 본 발명의 일 실시예에 따른 칩 경계 영역의 가드링 구조의 액티브 레이어와 게이트 구조간의 연결을 나타내는 단면도이고, 도 10b는 본 발명의 일 실시예에 따른 칩 경계 영역의 가드링 구조의 액티브 레이어와 게이트 구조간의 연결에 대한 등가회로도이다.
상기 도 10a를 참조하면, 액티브 레이어 요소 413은 게이트 구조 420의 하부에 형성된다. 상기 액티브 레이어 요소 413은 기판 413A과, 소오스/드레인 영역 413B와, 층간 절연막 413C을 포함한다. 상기 게이트 구조 420은 콘트롤 게이트(control gate) 등을 포함하여 MOS(Metal Oxide Semiconductor) 트랜지스터의 게이트를 구성하는 요소들을 의미하는 개념이다.
상기 도 10b를 참조하면, 상기 액티브 레이어 요소 413과 상기 게이트 구조 420은 MOS 트랜지스터와 같은 스위치로서 기능하여, 상기 소자 형성 영역 20A와 상기 스크라이브 라인 영역 40 사이의 전기적인 신호를 전달한다. 여기서, 전기적인 신호란 상기 스크라이브 라인 영역 40에 형성된 테스트 패턴 또는 테스트 회로를 통해 상기 소자 형성 영역 20A상에 형성된 소자 및 회로의 특성을 모니터링할 때 주고 받는 PCM 테스트, PT1 테스트 등과 관련된 신호를 의미한다.
상기 MOS 트랜지스터는 PCM 테스트나 PT1 테스트시에 퓨즈(fuse)를 통해 스위칭 온(on)되어 있고, 패키지 공정 전의 퓨즈 커팅(fuse cutting)을 통해 스위칭 오프된다. 상기 테스트시에 상기 MOS 트랜지스터가 온되어 반도체 칩의 소자 형성 영역 20A과 스크라이브 라인 영역 40의 사이가 연결되지만, 상기 퓨즈 커팅을 통해 오프되면 상기 소자 형성 영역 20A과 상기 스크라이브 라인 영역 40의 사이를 연결하는 경로가 차단된다. 이에 따라 웨이퍼 절단 공정시 발생하는 기계적인 스트레스, 칩 사용중 변화하는 혼도, 습도에 대해 면역을 가질 수 있다.
다른 실시예
본 발명의 다른 실시예에 따른 칩 경계 영역의 가드링 구조는 도 1a 및 도 1b에 도시된 바와 같은 반도체 웨이퍼 10 상에 구현된다. 상기 반도체 웨이퍼 10은 기판상에 형성되는 적어도 하나의 칩 10A,10B,10C,10D와, 상기 칩 10A,10B,10C,10D를 둘러싸는 스크라이브 라인 영역 40을 포함한다. 예컨대, 칩 10A는 소자 형성 영역 20A와, 칩 경계 영역 30A를 포함한다. 칩 10B는 소자 형성 영역 20B와, 칩 경계 영역 30B를 포함하고, 칩 10C는 소자 형성 영역 20C와, 칩 경계 영역 30C를 포함하고, 칩 10D는 소자 형성 영역 20D와, 칩 경계 영역 30D를 포함한다. 상기 칩 경계 영역 30A는 상기 소자 형성 영역 20A를 둘러싸며, 상기 소자 형성 영역 20A와 상기 스크라이브 라인 영역 40의 사이에 형성된다. 상기 칩 경계 영역 30A는 상기 소자 형성 영역 20A와 상기 스크라이브 라인 영역40을 물리적으로 분리하는 가드링 구조를 포함한다.
도 11은 본 발명의 다른 실시예에 따른 칩 경계 영역의 가드링 구조를 나타내는 사시도이다. 상기 가드링 구조는 액티브 레이어 410을 포함한다. 상기 액티브 레이어 410 위에는 적어도 한 쌍의 금속 콘택 배리어와 금속 레이어가 적층된다. 여기서는 상기 액티브 레이어 410 위에 3쌍의 금속 콘택 배리어와 금속 레이어가 적층된 예로 설명하고 있지만, 금속 콘택 배리어와 금속 레이어 쌍의 수는 적절하게 선택될 수 있다. 첫번째 쌍의 금속 콘택 배리어 430 및 금속 레이어 440은 상기 액티브 레이어 410 위에 순차적으로 적층된다. 두번째 쌍의 금속 콘택 배리어 331 및 금속 레이어 332는 상기 첫번째 쌍의 금속 콘택 배리어 430 및 금속 레이어 440 위에 순차적으로 적층된다. 세번째 쌍의 금속 콘택 배리어 341 및 금속 레이어 342는 상기 두번째 쌍의 금속 콘택 배리어 331 및 금속 레이어 332 위에 순차적으로 적층된다.
상기 액티브 레이어 410은 상기 소자 형성 영역 20A와 상기 스크라이브 라인 영역 40 사이의 전기적 신호를 전달한다. 상기 액티브 레이어 410은 액티브 레이어 요소들 411,412,413을 포함한다. 상기 액티브 레이어 요소 413은 상기 소자 형성 영역 20A와 상기 스크라이브 라인 영역 40 사이의 전기적인 신호를 전달한다. 상기 액티브 레이어 요소 411은 상기 액티브 레이어 요소 413의 하단에 상기 액티브 레이어 요소 413와 이격되어 위치한다. 상기 액티브 레이어 요소 412는 상기 액티브 레이어 요소 413의 상단에 상기 액티브 레이어 요소 413와 이격되어 위치한다. 이와 같이 상기 액티브 레이어 요소들 411,412는 상기 액티브 레이어 요소 413의 양단에 상기 액티브 레이어 요소 413와 이격되어 위치한다. 상기 액티브 레이어 요소들 411,412는 상기 소자 형성 영역 20A와 상기 스크라이브 라인 영역 40을 물리적으로 분리한다.
상기 액티브 레이어 요소 413은 상기 소자 형성 영역 20A와 상기 스크라이브 라인 영역 40 사이의 전기적인 신호 전달을 위한 저항 수동 소자로서 동작한다.
상기 금속 콘택 배리어 430은 콘택 배리어 요소들 431,432,433을 포함한다. 상기 콘택 배리어 요소 432는 상기 액티브 레이어 요소 413 위에 적층된다. 상기 콘택 배리어 요소들 431,433은 각각 상기 콘택 배리어 요소 432의 양단에 상기 콘택 배리어 요소 432와 이격되어 위치하며, 상기 액티브 레이어 요소들 411,412 위에 적층된다.
상기 금속 레이어 440은 금속 레이어 요소들 441,442를 포함한다. 상기 금속 레이어 요소 442는 상기 콘택 배리어 요소 432 위에 적층된다. 상기 금속 레이어 요소 441은 상기 콘택 배리어 요소들 431,433 위에 적층된다. 상기 금속 레이어 요소 441은 상기 금속 배선 요소 442의 가장자리들의 일부를 감싼다. 상기 금속 레이어 요소 441은 상기 금속 레이어 요소 442와 이격되어 위치한다.
상기 금속 콘택 배리어 331은 상기 금속 레이어 440 위에 적층된다. 상기 금속 레이어 332는 상기 금속 콘택 배리어 331 위에 적층된다. 상기 금속 콘택 배리어 341은 상기 금속 레이어 332 위에 적층된다. 상기 금속 레이어 342는 상기 금속 콘택 배리어 341 위에 적층된다.
도 12 및 도 13은 본 발명의 다른 실시예에 따른 칩 경계 영역의 가드링 구조를 나타내는 단면도이다. 상기 도 12는 도 11에 도시된 가드링 구조의 A-A' 단면을 나타내는 도면이고, 상기 도 13은 도 11에 도시된 가드링 구조의 B-B' 단면을 나타내는 도면이다. 여기에서는 본 발명의 실시예에 따른 가드링 구조가 칩 경계 영역 30A에 형성되는 경우로서 소자 형성 영역 20A과 스크라이브 라인 40 사이에 전기적인 신호의 전달이 가능한 예로서 설명할 것이다. 그러나, 소자 형성 영역 20B와 스크라이브 라인 40 사이에 전기적인 신호의 전달을 고려한다면 상기 칩 경계 영역 30A에 형성되는 가드링 구조는 칩 경계 영역 30B에도 동일하게 형성될 수 있다는 사실에 유의하여야 할 것이다.
상기 도 12를 참조하면, 반도체 기판 위에 액티브 레이어 요소들 411,413이 적층된다. 상기 액티브 레이어 요소들 411,413 위에 금속 콘택 배리어 430이 적층된다. 상기 금속 콘택 배리어 430은 하나의 층간 절연막과 함께 형성될 수 있다. 상기 금속 콘택 배리어 430 위에 금속 레이어 440이 적층된다. 상기 금속 레이어 440 위에 금속 콘택 배리어 331이 적층된다. 상기 금속 레이어 440과 상기 금속 콘택 배리어 331은 하나의 층간 절연막과 함께 형성될 수 있다. 상기 금속 콘택 배리어 331 위에 금속 레이어 332가 적층된다. 상기 금속 레이어 332 위에 금속 콘택 배리어 341이 적층된다. 상기 금속 레이어 332와 상기 금속 콘택 배리어 341은 하나의 층간 절연막과 함께 형성될 수 있다. 상기 금속 콘택 배리어 341 위에 금속 레이어 342가 적층된다. 여기서는 3쌍의 금속 콘택 배리어 및 금속 레이어가 가드링 구조를 형성하는 예로서 설명하고 있지만, 그 수는 적절하게 선택될 수 있을 것이다.
상기 도 13을 참조하면, 반도체 기판 위에 액티브 레이어 요소 413이 적층된다. 상기 액티브 레이어 요소 413 위에 금속 콘택 배리어 432가 적층된다. 상기 금속 콘택 배리어 432는 하나의 층간 절연막과 함께 형성될 수 있다. 상기 금속 콘택 배리어 432 위에 금속 레이어 요소들 441,442가 적층된다. 상기 금속 레이어 요소들 441,442 위에 금속 콘택 배리어 331이 적층된다. 상기 금속 레이어 요소들 441,442와 상기 금속 콘택 배리어 331은 하나의 층간 절연막과 함께 형성될 수 있다. 상기 금속 콘택 배리어 331 위에 금속 레이어 332가 적층된다. 상기 금속 레이어 332 위에 금속 콘택 배리어 341이 적층된다. 상기 금속 레이어 332와 상기 금속 콘택 배리어 341은 하나의 층간 절연막과 함께 형성될 수 있다. 상기 금속 콘택 배리어 341 위에 금속 레이어 342가 적층된다. 여기서는 3쌍의 금속 콘택 배리어 및 금속 레이어가 가드링 구조를 형성하는 예로서 설명하고 있지만, 그 수는 적절하게 선택될 수 있을 것이다.
도 14는 본 발명의 다른 실시예에 따른 칩 경계 영역의 가드링 구조의 액티브 레이어에 대한 등가회로도이다. 상기 액티브 레이어 요소 413은 상기 소자 형성 영역 20A와 상기 스크라이브 라인 영역 40 사이의 전기적인 신호 전달을 위한 저항 수동 소자로서 동작한다.
PCM 테스트나 PT1 테스트시에 상기 저항 수동 소자는 상기 소자 형성 영역 20A와 상기 스크라이브 라인 영역 40 사이의 전기적인 신호 전달 경로로서 기능한다. 그러나, 퓨즈 커팅을 통해 칩 경계 영역이 절단되면 상기 소자 형성 영역 20A과 상기 스크라이브 라인 영역 40의 사이를 연결하는 경로가 차단된다. 이에 따라 웨이퍼 절단 공정시 발생하는 기계적인 스트레스, 칩 사용중 변화하는 온도, 습도에 대해 면역을 가질 수 있다.
전술한 바와 같이, 본 발명의 실시예는 반도체 웨이퍼상의 칩들의 특성을 모니터링하기 위해 상기 칩들 사이에 위치하는 스크라이브 라인 영역에 구현되는 테스트 패턴 또는 테스트 회로를 통한 테스트 동작을 위해 상기 반도체 칩들과 스크라이브 라인 영역 사이의 신호를 전달하기 위한 칩 경계 영역의 가드링 구조를 제안한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 유의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서는 액티브 레이어와 이 액티브 레이어 위에 적층되는 한 쌍의 금속 콘택 배리어 및 금속 레이어가 도면들에 도시된 바와 같은 형태를 가지는 것으로 설명하였지만, 본 발명의 기술 사상은 액티브 레이어가 신호 전달 요소를 포함하도록 구성될 뿐만 아니라 이 액티브 레이어와 이 액티브 레이어 위에 적층되는 한 쌍의 금속 콘택 배리어와 금속 레이어가 칩의 소자 형성 영역과 스크라이브 라인 영역을 물리적으로 분리하는 요소를 포함하도록 구성되는 것에 있음에 유의하여야 한다. 또한, 전술한 실시예에서는 본 발명이 3쌍의 금속 콘택 배리어 및 금속 레이어를 포함하는 가드링 구조에 적용되는 예로 설명하였으나, 가드링 구조에 포함되는 금속 콘택 배리어 및 금속 레이어 쌍의 수는 적절하게 선택되어질 수 있을 것이다.
10; 반도체 웨이퍼 10A,10B,10C,10D; 반도체 칩
20A,20B,20C,20D; 소자 형성 영역 30A,30B,30C,30D; 칩 경계 영역
40; 스크라이브 라인 영역 331,341,430; 금속 콘택 배리어
332,342,440; 금속 레이어 410; 액티브 레이어
420; 게이트 구조

Claims (27)

  1. 기판상에 형성되는 적어도 하나의 칩과,
    상기 칩을 둘러싸는 스크라이브 라인 영역을 포함하고,
    상기 칩은,
    소자 형성 영역과,
    상기 소자 형성 영역을 둘러싸며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이에 형성되는 칩 경계 영역을 포함하고,
    상기 칩 경계 영역은,
    상기 소자 형성 영역과 상기 스크라이브 라인 영역을 물리적으로 분리하는 가드링 구조를 포함하며,
    상기 가드링 구조는,
    상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적인 신호 전달을 위한 신호 전달 요소를 포함함을 특징으로 하는 반도체 웨이퍼.
  2. 제1항에 있어서, 상기 가드링 구조는,
    액티브 레이어와,
    상기 액티브 레이어 위에 순차적으로 적층되는 적어도 한 쌍의 금속 콘택 배리어 및 금속 레이어를 포함함을 특징으로 하는 반도체 웨이퍼.
  3. 제2항에 있어서, 상기 액티브 레이어는,
    상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적인 신호 전달을 위한 제1 액티브 레이어 요소와,
    상기 제1 액티브 레이어 요소의 양단에 상기 제1 액티브 레이어 요소와 이격되어 위치하며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역을 물리적으로 분리하는 제2 액티브 레이어 요소를 포함함을 특징으로 하는 반도체 웨이퍼.
  4. 제3항에 있어서, 상기 금속 콘택 배리어는,
    상기 제1 액티브 레이어 요소 위에 적층되는 제1 콘택 배리어 요소와,
    상기 제1 콘택 배리어 요소의 양단에 상기 제1 콘택 배리어 요소와 이격되어 위치하며, 상기 제2 액티브 레이어 요소 위에 적층되는 제2 콘택 배리어 요소를 포함함을 특징으로 하는 반도체 웨이퍼.
  5. 제4항에 있어서, 상기 금속 레이어는,
    상기 제1 콘택 배리어 요소 위에 적층되는 제1 금속 레이어 요소와,
    상기 제1 금속 레이어 요소의 양단에 상기 제1 금속 레이어 요소와 이격되어 위치하며, 상기 제2 콘택 배리어 요소 위에 적층되는 제2 금속 레이어 요소를 포함함을 특징으로 하는 반도체 웨이퍼.
  6. 제3항에 있어서, 상기 제1 액티브 레이어 요소는, 저항 수동 소자로서 기능하는 것을 특징으로 하는 반도체 웨이퍼.
  7. 제1항에 있어서, 상기 가드링 구조는,
    액티브 레이어와,
    상기 액티브 레이어 위에 적층되는 게이트 구조와,
    상기 게이트 구조 위에 순차적으로 적층되는 적어도 한 쌍의 금속 콘택 배리어 및 금속 레이어를 포함함을 특징으로 하는 반도체 웨이퍼.
  8. 제7항에 있어서, 상기 액티브 레이어는,
    상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적인 신호 전달을 위한 제1 액티브 레이어 요소와,
    상기 제1 액티브 레이어 요소의 양단에 상기 제1 액티브 레이어 요소와 이격되어 위치하며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역을 물리적으로 분리하는 제2 액티브 레이어 요소를 포함함을 특징으로 하는 반도체 웨이퍼.
  9. 제8항에 있어서, 상기 제1 액티브 레이어 요소와 상기 게이트 구조는 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적인 신호 전달을 위한 스위치로서 동작하는 것을 특징으로 하는 반도체 웨이퍼.
  10. 제9항에 있어서, 상기 금속 콘택 배리어는,
    상기 제1 액티브 레이어 요소 위에 적층되는 제1 콘택 배리어 요소와,
    상기 제1 콘택 배리어 요소의 양단에 상기 제1 콘택 배리어 요소와 이격되어 위치하며, 상기 제2 액티브 레이어 요소 위에 적층되는 제2 콘택 배리어 요소를 포함함을 특징으로 하는 반도체 웨이퍼.
  11. 제10항에 있어서, 상기 금속 레이어는,
    상기 제1 콘택 배리어 요소 위에 적층되는 제1 금속 레이어 요소와,
    상기 제1 금속 레이어 요소의 양단에 상기 제1 금속 레이어 요소와 이격되어 위치하며, 상기 제2 콘택 배리어 요소 위에 적층되는 제2 금속 레이어 요소를 포함함을 특징으로 하는 반도체 웨이퍼.
  12. 기판상에 형성되는 적어도 하나의 칩과,
    상기 칩을 둘러싸는 스크라이브 라인 영역을 포함하고,
    상기 칩은,
    소자 형성 영역과,
    상기 소자 형성 영역을 둘러싸며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이에 형성되는 칩 경계 영역을 포함하고,
    상기 칩 경계 영역은,
    상기 소자 형성 영역과 상기 스크라이브 라인 영역을 물리적으로 분리하는 가드링 구조를 포함하며,
    상기 가드링 구조는,
    액티브 레이어와,
    상기 액티브 레이어 위에 적층되는 게이트 구조와,
    상기 게이트 구조 위에 순차적으로 적층되는 적어도 한 쌍의 금속 콘택 배리어 및 금속 레이어를 포함하며,
    상기 액티브 레이어와 상기 게이트 구조는 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적 신호를 전달하는 것을 특징으로 하는 반도체 웨이퍼.
  13. 제12항에 있어서, 상기 액티브 레이어는,
    상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적인 신호 전달을 위한 제1 액티브 레이어 요소와,
    상기 제1 액티브 레이어 요소의 양단에 상기 제1 액티브 레이어 요소와 이격되어 위치하며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역을 물리적으로 분리하는 제2 액티브 레이어 요소를 포함함을 특징으로 하는 반도체 웨이퍼.
  14. 제13항에 있어서, 상기 제1 액티브 레이어 요소와 상기 게이트 구조는 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적인 신호 전달을 위한 스위치로서 동작하는 것을 특징으로 하는 반도체 웨이퍼.
  15. 제14항에 있어서, 상기 금속 콘택 배리어는,
    상기 제1 액티브 레이어 요소 위에 적층되는 제1 콘택 배리어 요소와,
    상기 제1 콘택 배리어 요소의 양단에 상기 제1 콘택 배리어 요소와 이격되어 위치하며, 상기 제2 액티브 레이어 요소 위에 적층되는 제2 콘택 배리어 요소를 포함함을 특징으로 하는 반도체 웨이퍼.
  16. 제15항에 있어서, 상기 금속 레이어는,
    상기 제1 콘택 배리어 요소 위에 적층되는 제1 금속 레이어 요소와,
    상기 제1 금속 레이어 요소의 양단에 상기 제1 금속 레이어 요소와 이격되어 위치하며, 상기 제2 콘택 배리어 요소 위에 적층되는 제2 금속 레이어 요소를 포함함을 특징으로 하는 반도체 웨이퍼.
  17. 기판상에 형성되는 적어도 하나의 칩과,
    상기 칩을 둘러싸는 스크라이브 라인 영역을 포함하고,
    상기 칩은,
    소자 형성 영역과,
    상기 소자 형성 영역을 둘러싸며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이에 형성되는 칩 경계 영역을 포함하고,
    상기 칩 경계 영역은,
    상기 소자 형성 영역과 상기 스크라이브 라인 영역을 물리적으로 분리하는 가드링 구조를 포함하며,
    상기 가드링 구조는,
    액티브 레이어와,
    상기 액티브 레이어 위에 적층되는 게이트 구조와,
    상기 게이트 구조 위에 순차적으로 적층되는 제1 쌍의 금속 콘택 배리어 및 금속 레이어와,
    상기 제1 쌍의 금속 콘택 배리어 및 금속 레이어 위에 순차적으로 적층되는 제2 쌍의 금속 콘택 배리어 및 금속 레이어와,
    상기 제2 쌍의 금속 콘택 배리어 및 금속 레이어 위에 순차적으로 적층되는 제3 쌍의 금속 콘택 배리어 및 금속 레이어를 포함하며,
    상기 액티브 레이어와 상기 게이트 구조는 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적 신호를 전달하는 것을 특징으로 하는 반도체 웨이퍼.
  18. 제17항에 있어서, 상기 액티브 레이어는,
    상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적인 신호 전달을 위한 제1 액티브 레이어 요소와,
    상기 제1 액티브 레이어 요소의 양단에 상기 제1 액티브 레이어 요소와 이격되어 위치하며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역을 물리적으로 분리하는 제2 액티브 레이어 요소를 포함함을 특징으로 하는 반도체 웨이퍼.
  19. 제18항에 있어서, 상기 제1 액티브 레이어 요소와 상기 게이트 구조는 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적인 신호 전달을 위한 스위치로서 동작하는 것을 특징으로 하는 반도체 웨이퍼.
  20. 제19항에 있어서, 상기 제1 쌍의 금속 콘택 배리어는,
    상기 제1 액티브 레이어 요소 위에 적층되는 제1 콘택 배리어 요소와,
    상기 제1 콘택 배리어 요소의 양단에 상기 제1 콘택 배리어 요소와 이격되어 위치하며, 상기 제2 액티브 레이어 요소 위에 적층되는 제2 콘택 배리어 요소를 포함함을 특징으로 하는 반도체 웨이퍼.
  21. 제20항에 있어서, 상기 제1 쌍의 금속 레이어는,
    상기 제1 콘택 배리어 요소 위에 적층되는 제1 금속 레이어 요소와,
    상기 제1 금속 레이어 요소의 양단에 상기 제1 금속 레이어 요소와 이격되어 위치하며, 상기 제2 콘택 배리어 요소 위에 적층되는 제2 금속 레이어 요소를 포함함을 특징으로 하는 반도체 웨이퍼.
  22. 기판상에 형성되는 적어도 하나의 칩과, 상기 칩을 둘러싸는 스크라이브 라인 영역을 포함하고, 상기 칩은, 소자 형성 영역과, 상기 소자 형성 영역을 둘러싸며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이에 형성되는 칩 경계 영역을 포함하고, 상기 칩 경계 영역은, 상기 소자 형성 영역과 상기 스크라이브 라인 영역을 물리적으로 분리하는 가드링 구조를 포함하는 반도체 웨이퍼에서 상기 가드링 구조를 형성하는 방법에 있어서,
    기판상에 액티브 레이어를 형성하는 과정과,
    상기 액티브 레이어 위에 게이트 구조를 형성하여 상기 액티브 레이어와 상기 게이트 구조가 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적 신호를 전달할 수 있도록 하는 과정과,
    상기 게이트 구조 위에 순차적으로 제1 쌍의 금속 콘택 배리어 및 금속 레이어를 형성하는 과정을 포함함을 특징으로 하는 가드링 구조 형성 방법.
  23. 제22항에 있어서, 상기 제1 쌍의 금속 콘택 배리어 및 금속 레이어 위에 순차적으로 제2 쌍의 금속 콘택 배리어 및 금속 레이어를 형성하는 과정과,
    상기 제2 쌍의 금속 콘택 배리어 및 금속 레이어 위에 순차적으로 제3 쌍의 금속 콘택 배리어 및 금속 레이어를 형성하는 과정을 더 포함함을 특징으로 하는 가드링 구조 형성 방법.
  24. 제22항에 있어서, 상기 액티브 레이어를 형성하는 과정은,
    상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적인 신호 전달을 위한 제1 액티브 레이어 요소를 형성하는 과정과,
    상기 제1 액티브 레이어 요소의 양단에 상기 제1 액티브 레이어 요소와 이격되어 위치하며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역을 물리적으로 분리하는 제2 액티브 레이어 요소를 형성하는 과정을 포함함을 특징으로 하는 가드링 구조 형성 방법.
  25. 제24항에 있어서, 상기 제1 액티브 레이어 요소와 상기 게이트 구조는 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적인 신호 전달을 위한 스위치로서 동작하는 것을 특징으로 하는 가드링 구조 형성 방법.
  26. 제25항에 있어서, 상기 제1 쌍의 금속 콘택 배리어를 형성하는 과정은,
    상기 제1 액티브 레이어 요소 위에 적층되는 제1 콘택 배리어 요소를 형성하는 과정과,
    상기 제1 콘택 배리어 요소의 양단에 상기 제1 콘택 배리어 요소와 이격되어 위치하며, 상기 제2 액티브 레이어 요소 위에 적층되는 제2 콘택 배리어 요소를 형성하는 과정을 포함함을 특징으로 하는 가드링 구조 형성 방법.
  27. 제26항에 있어서, 상기 제1 쌍의 금속 레이어를 형성하는 과정은,
    상기 제1 콘택 배리어 요소 위에 적층되는 제1 금속 레이어 요소를 형성하는 과정과,
    상기 제1 금속 레이어 요소의 양단에 상기 제1 금속 레이어 요소와 이격되어 위치하며, 상기 제2 콘택 배리어 요소 위에 적층되는 제2 금속 레이어 요소를 형성하는 과정을 포함함을 특징으로 하는 가드링 구조 형성 방법.
KR1020100042834A 2010-05-07 2010-05-07 반도체 칩 및 반도체 웨이퍼와 그의 가드링 구조 형성 방법 KR101096165B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020100042834A KR101096165B1 (ko) 2010-05-07 2010-05-07 반도체 칩 및 반도체 웨이퍼와 그의 가드링 구조 형성 방법
US12/833,672 US8314476B2 (en) 2010-05-07 2010-07-09 Semiconductor chip and semiconductor wafer
US13/620,404 US8581369B2 (en) 2010-05-07 2012-09-14 Semiconductor chip and semiconductor wafer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100042834A KR101096165B1 (ko) 2010-05-07 2010-05-07 반도체 칩 및 반도체 웨이퍼와 그의 가드링 구조 형성 방법

Publications (2)

Publication Number Publication Date
KR20110123385A KR20110123385A (ko) 2011-11-15
KR101096165B1 true KR101096165B1 (ko) 2011-12-19

Family

ID=45393552

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100042834A KR101096165B1 (ko) 2010-05-07 2010-05-07 반도체 칩 및 반도체 웨이퍼와 그의 가드링 구조 형성 방법

Country Status (1)

Country Link
KR (1) KR101096165B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102071336B1 (ko) 2013-09-30 2020-01-30 에스케이하이닉스 주식회사 반도체 메모리 장치

Also Published As

Publication number Publication date
KR20110123385A (ko) 2011-11-15

Similar Documents

Publication Publication Date Title
US7482675B2 (en) Probing pads in kerf area for wafer testing
CN101290912B (zh) 半导体装置及其制造方法
EP1316112B1 (en) Improved chip crack stop design for semiconductor chips
US8274165B2 (en) Semiconductor substrate, laminated chip package, semiconductor plate and method of manufacturing the same
CN109904144B (zh) 具有测试键结构的半导体晶元
JP2010153753A (ja) 半導体装置
TWI578476B (zh) 半導體封裝
US9437556B2 (en) Semiconductor device
KR20200044357A (ko) 반도체 장치 및 그 제조 방법
CN109585440A (zh) 包括静电放电保护图案的半导体器件及其制造方法
US8564100B2 (en) Semiconductor device
KR102357937B1 (ko) 반도체 칩, 이의 제조방법, 및 이를 포함하는 반도체 패키지
KR101046388B1 (ko) 반도체 패키지
KR101096165B1 (ko) 반도체 칩 및 반도체 웨이퍼와 그의 가드링 구조 형성 방법
CN102881661A (zh) 在角应力消除区域上方具有探针焊盘的半导体芯片
US8581369B2 (en) Semiconductor chip and semiconductor wafer
JP2013074113A (ja) 半導体装置および半導体装置の製造方法
KR101097461B1 (ko) 반도체 칩 및 반도체 웨이퍼와 그의 가드링 구조 형성 방법
KR20160004182A (ko) 반도체 칩, 패키지 및 그 제조 방법
US11282798B2 (en) Chip corner areas with a dummy fill pattern
WO2012039073A1 (ja) 半導体装置及び半導体装置の製造方法
US7768004B2 (en) Semiconductor device including chips with electrically-isolated test elements and its manufacturing method
KR20130134071A (ko) 관통 전극을 갖는 반도체 집적 회로 장치
US10923422B2 (en) Semiconductor device
KR20140071745A (ko) 반도체 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20141126

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20151120

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20161125

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20171124

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20181126

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20191125

Year of fee payment: 9