KR20200044357A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

다이 소잉 공정에서 발생할 수 있는 크랙(crack)의 전파를 차단하여 신뢰성 및 생산성이 향상된 반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는, 제1 칩 영역 및 제1 칩 영역을 둘러싸는 스크라이브 레인 영역을 포함하는 기판, 제1 칩 영역 내의 기판 상에, 실리콘 산화물보다 유전율이 낮은 제1 절연 물질을 포함하는 제1 저유전율 절연막, 스크라이브 레인 영역 내의 기판 상에, 제1 절연 물질을 포함하는 제2 저유전율 절연막 및 제2 저유전율 절연막 내의 제1 배선 패턴을 포함하는 배선 구조체, 및 제1 저유전율 절연막과 배선 구조체 사이에, 제1 절연 물질과 다른 제2 절연 물질을 포함하는 제1 보호 절연막을 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 스크라이브 레인 영역 내의 보호 절연막을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 칩은 집적 회로 소자가 형성된 반도체 웨이퍼를 절삭하는 다이 소잉(die sawing) 공정을 통해 만들어질 수 있다. 다이 소잉 공정 동안에, 소잉 블레이드(sawing blade)는 스크라이브 레인 영역(scrie lane region)을 따라 반도체 웨이퍼를 절삭할 수 있고, 그 결과 다수의 반도체 칩들이 물리적으로 분리될 수 있다.
집적 회로 소자의 대용량화 및 고집적화가 요구됨에 따라, 반도체 웨이퍼에서 스크라이브 레인 영역이 차지하는 면적은 감소하고 있다. 이에 따라, 다이 소잉 공정 동안 반도체 칩에 가해지는 스트레스로 인하여 집적 회로 소자가 손상될 위험이 증가하고 있다.
본 발명이 해결하고자 하는 기술적 과제는 다이 소잉 공정에서 발생할 수 있는 크랙(crack)의 전파를 차단하여 신뢰성 및 생산성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 다이 소잉 공정에서 발생할 수 있는 크랙의 전파를 차단하여 신뢰성 및 생산성이 향상된 반도체 장치를 제조할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 제1 칩 영역 및 제1 칩 영역을 둘러싸는 스크라이브 레인 영역을 포함하는 기판, 제1 칩 영역 내의 기판 상에, 실리콘 산화물보다 유전율이 낮은 제1 절연 물질을 포함하는 제1 저유전율 절연막, 스크라이브 레인 영역 내의 기판 상에, 제1 절연 물질을 포함하는 제2 저유전율 절연막 및 제2 저유전율 절연막 내의 제1 배선 패턴을 포함하는 배선 구조체, 및 제1 저유전율 절연막과 배선 구조체 사이에, 제1 절연 물질과 다른 제2 절연 물질을 포함하는 제1 보호 절연막을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 제1 칩 영역, 제2 칩 영역 및 제1 칩 영역과 제2 칩 영역 사이의 스크라이브 레인 영역을 포함하는 기판, 제1 칩 영역 내의 기판 상에, 실리콘 산화물보다 유전율이 낮은 제1 절연 물질을 포함하는 제1 저유전율 절연막, 제2 칩 영역 내의 기판 상에, 제1 절연 물질을 포함하는 제2 저유전율 절연막, 스크라이브 레인 영역 내의 기판 상에, 제1 절연 물질을 포함하는 제3 저유전율 절연막, 제1 저유전율 절연막과 제3 저유전율 절연막 사이에, 제1 절연 물질과 다른 제2 절연 물질을 포함하는 제1 보호 절연막, 및 제2 저유전율 절연막과 제3 저유전율 절연막 사이에, 제2 절연 물질을 포함하는 제2 보호 절연막을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 칩 영역 및 칩 영역을 둘러싸는 스크라이브 레인 영역을 포함하는 기판으로, 스크라이브 레인 영역은 아이템 영역 및 칩 영역과 아이템 영역 사이의 보호 영역을 포함하는 기판, 기판 상에, 실리콘 산화물을 포함하는 제1 층간 절연막, 제1 층간 절연막 상에, 보호 영역 내의 트렌치를 포함하며, 실리콘 산화물보다 유전율이 낮은 저유전율 물질을 포함하는 저유전율 절연막, 아이템 영역 상의 저유전율 절연막 내에 형성되는 배선 패턴, 및 제1 트렌치를 채우며, 실리콘 산화물을 포함하는 보호 절연막을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 칩 영역 및 칩 영역을 둘러싸는 스크라이브 레인 영역을 포함하는 기판을 제공하되, 스크라이브 레인 영역은 아이템 영역 및 칩 영역과 아이템 영역 사이의 보호 영역을 포함하고, 기판 상에, 제1 층간 절연막과, 제1 층간 절연막 상에 실리콘 산화물보다 유전율이 낮은 제1 절연 물질을 포함하는 저유전율 절연막을 형성하고, 보호 영역 상의 저유전율 절연막 내에, 제1 층간 절연막의 상면을 노출시키는 트렌치를 형성하고, 트렌치 내에, 제1 절연 물질과 다른 제2 절연 물질을 포함하는 보호 절연막을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 개략적인 평면도이다.
도 2는 도 1의 S1 영역을 설명하기 위한 개략적인 레이아웃도이다.
도 3은 도 1의 S2 영역을 설명하기 위한 개략적인 레이아웃도이다.
도 4는 도 3의 A-A를 따라서 절단한 단면도이다.
도 5는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 보호 절연막을 설명하기 위한 도면이다.
도 6은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 개략적인 레이아웃도이다.
도 7 내지 도 10은 도 6의 B-B를 따라서 절단한 다양한 단면도들이다.
도 11은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 12는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 13은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 개략적인 레이아웃도이다.
도 14는 도 13의 C-C를 따라서 절단한 단면도이다.
도 15는 도 13의 D-D를 따라서 절단한 단면도이다.
도 16은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 개략적인 레이아웃도이다.
도 17은 도 16의 E-E를 따라서 절단한 단면도이다.
도 18은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 개략적인 레이아웃도이다.
도 19는 도 18의 F-F를 따라서 절단한 단면도이다.
도 20은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 개략적인 레이아웃도이다.
도 21은 도 20의 G-G를 따라서 절단한 단면도이다.
도 22는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 칩의 개략적인 평면도이다.
도 23은 도 22의 H-H를 따라서 절단한 단면도이다.
도 24는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 25 내지 도 27는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 28 내지 도 31은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1 내지 도 21을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 개략적인 평면도이다. 도 2는 도 1의 S1 영역을 설명하기 위한 개략적인 레이아웃도이다. 도 3은 도 1의 S2 영역을 설명하기 위한 개략적인 레이아웃도이다. 도 4는 도 3의 A-A를 따라서 절단한 단면도이다.
도 1 내지 도 4를 참조하면, 몇몇 실시예에 따른 반도체 장치는 기판(100), 제1 층간 절연막(200), 제1 내지 제3 배선 구조체(310, 320, 330), 제2 층간 절연막(400) 및 제1 및 제2 보호 절연막(340, 350)을 포함한다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소일 수도 있음은 물론이다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘 게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 제한되는 것은 아니다. 기판(100)은 예를 들어, 반도체 웨이퍼(10)를 지칭할 수 있다.
기판(100)은 복수의 칩 영역(MC) 및 스크라이브 레인 영역(SL)을 포함할 수 있다.
각각의 칩 영역(MC)에는 반도체 칩이 형성될 수 있다. 예를 들어, 각각의 칩 영역(MC)에는 메모리 소자 또는 로직 소자 등의 반도체 소자가 형성될 수 있다. 또한, 상기 반도체 소자는 다양한 종류의 개별 소자를 포함할 수 있다. 예를 들어, 상기 개별 소자는 CMOS 트랜지스터 등의 MOSFET, 시스템 LSI(lagrge scale integration), CIS(CMOS image sensor) 등의 이미지 센서, MEMS(microelectromechanical systems), 그 외 다양한 능동 소자 및 수동 소자를 포함할 수 있다.
스크라이브 레인 영역(SL)은 각각의 칩 영역(MC)을 둘러쌀 수 있다. 예를 들어, 스크라이브 레인 영역(SL)은 일정한 폭을 갖는 직선의 레인 형태일 수 있다. 스크라이브 레인 영역(SL)을 따라 수행되는 다이 소잉(die sawing) 공정에 의해, 복수의 칩 영역(MC)은 서로 분리될 수 있다.
각각의 칩 영역(MC)은 스크라이브 레인 영역(SL)에 의해 서로 이격될 수 있다. 예를 들어, 도 3에 도시된 것처럼, 복수의 칩 영역(MC)은 스크라이브 레인 영역(SL)에 의해 서로 이격되는 제1 칩 영역(MC1) 및 제2 칩 영역(MC2)을 포함할 수 있다. 예를 들어, 제1 칩 영역(MC1) 및 제2 칩 영역(MC2)은 제1 방향(X)을 따라 배열될 수 있고, 스크라이브 레인 영역(SL)은 제1 칩 영역(MC1)과 제2 칩 영역(MC2) 사이에서 제1 방향(X)과 교차하는 제2 방향(Y)으로 연장될 수 있다.
스크라이브 레인 영역(SL)은 아이템 영역(CR) 및 보호 영역(PR)을 포함할 수 있다.
아이템 영역(CR)에는 몇몇 실시예에 따른 반도체 장치를 위한 다양한 아이템 패턴들이 형성될 수 있다. 예를 들어, 아이템 영역(CR)에는 TEG(Test Element Group) 모듈, 정렬 키(alignment key), MI(Metrology & Inspection) 등의 아이템 패턴들이 형성될 수 있으나, 이에 제한되는 것은 아니다.
보호 영역(PR)은 아이템 영역(CR)과 각각의 칩 영역(MC) 사이에 개재될 수 있다. 몇몇 실시예에서, 보호 영역(PR)은 각각의 칩 영역(MC)을 둘러쌀 수 있고, 아이템 영역(CR)은 보호 영역(PR)을 둘러쌀 수 있다.
예를 들어, 도 3에 도시된 것처럼, 보호 영역(PR)은 아이템 영역(CR)과 제1 칩 영역(MC1) 사이에 개재되는 제1 보호 영역(PR1) 및 아이템 영역(CR)과 제2 칩 영역(MC2) 사이에 개재되는 제2 보호 영역(PR2)을 포함할 수 있다.
제1 층간 절연막(200)은 기판(100) 상에 형성될 수 있다. 도 4에서, 제1 층간 절연막(200)은 단일층인 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 층간 절연막(200)은 복수의 절연막이 적층되어 형성될 수 있다.
몇몇 실시예에서, 기판(100) 상에 제1 및 제2 집적 회로 소자(TR1, TR2)가 제공될 수 있다. 제1 층간 절연막(200)은 제1 및 제2 집적 회로 소자(TR1, TR2)을 덮을 수 있다. 제1 및 제2 집적 회로 소자(TR1, TR2)는 예를 들어, 트랜지스터(transistor)를 포함할 수 있다. 예를 들어, 기판(100)의 일면 상에 게이트 전극 구조체가 형성될 수 있고, 상기 게이트 전극 구조체 양 측의 기판(100) 내에 불순물이 도핑되어 제1 및 제2 집적 회로 소자(TR1, TR2)가 형성될 수 있다.
제1 내지 제3 배선 구조체(310, 320, 330)는 제1 층간 절연막(200) 상에 형성될 수 있다. 구체적으로, 제1 배선 구조체(310)는 제1 칩 영역(MC1)의 제1 층간 절연막(200) 상에 형성될 수 있고, 제2 배선 구조체(320)는 제2 칩 영역(MC2)의 제1 층간 절연막(200) 상에 형성될 수 있고, 제3 배선 구조체(330)는 아이템 영역(CR)의 제1 층간 절연막(200) 상에 형성될 수 있다.
제1 내지 제3 배선 구조체(310, 320, 330)는 각각 저유전율 절연막(312, 322, 332) 및 배선 패턴(314, 324, 334)을 포함할 수 있다. 예를 들어, 제1 배선 구조체(310)는 제1 저유전율 절연막(312) 및 제1 배선 패턴(314)을 포함할 수 있고, 제2 배선 구조체(320)는 제2 저유전율 절연막(322) 및 제2 배선 패턴(324)을 포함할 수 있고, 제3 배선 구조체(330)는 제3 저유전율 절연막(332) 및 제3 배선 패턴(334)을 포함할 수 있다.
제1 내지 제3 저유전율 절연막(312, 322, 332)은 제1 절연 물질을 포함할 수 있다. 몇몇 실시예에서, 상기 제1 절연 물질은 실리콘 산화물보다 유전율이 낮은 저유전율 물질일 수 있다. 예를 들어, 제1 내지 제3 저유전율 절연막(312, 322, 332)은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이들에 제한되는 것은 아니다.
제1 내지 제3 저유전율 절연막(312, 322, 332)은 각각 단일층인 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 내지 제3 저유전율 절연막(312, 322, 332)은 각각 복수의 절연막이 적층되어 형성될 수도 있다.
제1 내지 제3 배선 패턴(314, 324, 334)은 각각 제1 내지 제3 저유전율 절연막(312, 322, 332) 내에 형성될 수 있다.
몇몇 실시예에서, 제1 및 제2 배선 패턴(314, 324)은 각각 기판(100) 상의 제1 및 제2 집적 회로 소자(TR1, TR2)와 전기적으로 접속될 수 있다. 예를 들어, 제1 층간 절연막(200)을 관통하여 제1 집적 회로 소자(TR1)와 제1 배선 패턴(314)을 연결하는 제1 하부 비아(210)가 형성될 수 있다. 또한, 예를 들어, 제1 층간 절연막(200)을 관통하여 제2 집적 회로 소자(TR2)와 제2 배선 패턴(324)을 연결하는 제2 하부 비아(220)가 형성될 수 있다.
몇몇 실시예에서, 제1 하부 비아(210) 및 제2 하부 비아(220)는 동일 레벨에서 형성될 수 있다.
제3 배선 패턴(334)은 아이템 영역(CR) 내의 다양한 아이템 패턴들을 구성할 수 있다. 예를 들어, 제3 배선 패턴(334)은 TEG 모듈, 정렬 키, MI 등의 아이템 패턴들을 구성할 수 있다.
제1 내지 제3 배선 패턴(314, 324, 334)은 도전 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 배선 패턴(314, 324, 334)은 텅스텐, 니켈, 코발트, 탄탈럼 등의 금속, 텅스텐 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 탄탈럼 실리사이드 등의 금속 실리사이드, 불순물이 도핑된 폴리실리콘 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이들에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 내지 제3 배선 구조체(310, 320, 330)는 동일 레벨에서 형성될 수 있다. 본 명세서에서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미한다. 예를 들어, 제1 내지 제3 저유전율 절연막(312, 322, 332)은 실질적으로 서로 동일한 물질 구성을 가질 수 있고, 제1 내지 제3 배선 패턴(314, 324, 334)은 실질적으로 서로 동일한 물질 구성을 가질 수 있다.
몇몇 실시예에서, 제1 내지 제3 저유전율 절연막(312, 322, 332)의 바닥면의 높이는 실질적으로 동일할 수 있다. 예를 들어, 기판(100)의 상면을 기준으로, 제1 저유전율 절연막(312)의 바닥면의 높이(H11)는 제3 저유전율 절연막(332)의 바닥면의 높이(H12)와 실질적으로 동일할 수 있다.
제2 층간 절연막(400)은 제1 내지 제3 배선 구조체(310, 320, 330) 상에 형성될 수 있다. 도 4에서, 제2 층간 절연막(400)은 단일층인 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제2 층간 절연막(400)은 복수의 절연막이 적층되어 형성될 수 있다.
몇몇 실시예에서, 제2 층간 절연막(400) 내에 제1 내지 제3 도전막(412, 422, 432)이 형성될 수 있다. 제1 도전막(414)은 제1 칩 영역(MC1)의 제2 층간 절연막(400) 내에 형성될 수 있고, 제2 도전막(424)은 제2 칩 영역(MC2)의 제2 층간 절연막(400) 내에 형성될 수 있고, 제3 도전막(434)은 아이템 영역(CR)의 제2 층간 절연막(400) 내에 형성될 수 있다.
몇몇 실시예에서, 제1 내지 제3 배선 패턴(314, 324, 334)은 각각 제1 내지 제3 도전막(412, 422, 432)과 전기적으로 접속될 수 있다. 예를 들어, 제2 층간 절연막(400)을 관통하여 제1 배선 패턴(314)과 제1 도전막(414)을 연결하는 제1 상부 비아(412)가 형성될 수 있다. 또한, 예를 들어, 제2 층간 절연막(400)을 관통하여 제2 배선 패턴(324)과 제2 도전막(424)을 연결하는 제2 상부 비아(422)가 형성될 수 있다. 또한, 예를 들어, 제2 층간 절연막(400)을 관통하여 제3 배선 패턴(334)과 제3 도전막(434)을 연결하는 제3 상부 비아(432)가 형성될 수 있다.
몇몇 실시예에서, 제1 내지 제3 도전막(434)은 동일 레벨에서 형성될 수 있다. 또한, 몇몇 실시예에서, 제1 내지 제3 상부 비아(432)는 동일 레벨에서 형성될 수 있다.
제1 층간 절연막(200) 및 제2 층간 절연막(400)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), TEOS(TetraEthyl OrthoSilicate), PETEOS(Plasma Enhanced TetraEthyl OrthoSilicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 보호 절연막(340)은 제1 저유전율 절연막(312)과 제3 저유전율 절연막(332) 사이에 개재될 수 있다. 예를 들어, 제1 보호 영역(PR1) 내의 저유전율 절연막(312, 322, 332) 내에, 제1 트렌치(T1)가 형성될 수 있다. 몇몇 실시예에서, 제1 트렌치(T1)의 바닥면은 제1 층간 절연막(200)의 상면의 일부를 노출시킬 수 있다. 제1 보호 절연막(340)은 제1 트렌치(T1)를 채울 수 있다. 이에 따라, 제1 보호 영역(PR1) 내의 제1 층간 절연막(200) 상에 제1 보호 절연막(340)이 형성될 수 있다. 몇몇 실시예에서, 제1 보호 절연막(340)은 제1 칩 영역(MC1)을 둘러쌀 수 있다.
제2 보호 절연막(350)은 제2 저유전율 절연막(322)과 제3 저유전율 절연막(332) 사이에 개재될 수 있다. 예를 들어, 제2 보호 영역(PR2) 내의 저유전율 절연막(312, 322, 332) 내에, 제2 트렌치(T2)가 형성될 수 있다. 몇몇 실시예에서, 제2 트렌치(T2)의 바닥면은 제1 층간 절연막(200)의 상면의 일부를 노출시킬 수 있다. 제2 보호 절연막(350)은 제2 트렌치(T2)를 채울 수 있다. 이에 따라, 제2 보호 영역(PR2) 내의 제1 층간 절연막(200) 상에 제2 보호 절연막(350)이 형성될 수 있다. 몇몇 실시예에서, 제2 보호 절연막(350)은 제2 칩 영역(MC2)을 둘러쌀 수 있다.
제1 보호 절연막(340) 및 제2 보호 절연막(350)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), TEOS(TetraEthyl OrthoSilicate), PETEOS(Plasma Enhanced TetraEthyl OrthoSilicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 제1 보호 절연막(340) 및 제2 보호 절연막(350)은 상기 제1 절연 물질과 다른 제2 절연 물질을 포함할 수 있다. 몇몇 실시예에서, 상기 제2 절연 물질은 상기 제1 절연 물질보다 유전율이 높은 실리콘 산화물을 포함할 수 있다. 예를 들어, 제1 보호 절연막(340) 및 제2 보호 절연막(350)은 TEOS(TetraEthyl OrthoSilicate)를 포함할 수 있다.
몇몇 실시예에서, 제1 보호 절연막(340) 및 제2 보호 절연막(350)은 제1 층간 절연막(200) 및 제2 층간 절연막(400)과 동일한 물질을 포함할 수 있다. 예를 들어, 제1 보호 절연막(340), 제2 보호 절연막(350), 제1 층간 절연막(200) 및 제2 층간 절연막(400)은 모두 동일한 실리콘 산화물을 포함할 수 있다. 예를 들어, 제1 보호 절연막(340), 제2 보호 절연막(350), 제1 층간 절연막(200) 및 제2 층간 절연막(400)은 모두 TEOS(TetraEthyl OrthoSilicate)를 포함할 수 있다.
도 4에서, 제1 보호 절연막(340)과 제1 층간 절연막(200) 사이의 경계 및 제1 보호 절연막(340)과 제2 층간 절연막(400) 사이의 경계가 모두 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 보호 절연막(340), 제1 층간 절연막(200) 및 제2 층간 절연막(400)이 동일한 물질 구성을 갖는 경우에, 제1 보호 절연막(340)과 제1 층간 절연막(200) 사이의 경계 및/또는 제1 보호 절연막(340)과 제2 층간 절연막(400) 사이의 경계는 존재하지 않을 수도 있다. 마찬가지로, 제2 보호 절연막(350)과 제1 층간 절연막(200) 사이의 경계 및/또는 제2 보호 절연막(350)과 제2 층간 절연막(400) 사이의 경계는 존재하지 않을 수도 있다.
몇몇 실시예에서, 제1 및 제2 보호 절연막(340, 350)의 바닥면의 높이는 제1 내지 제3 저유전율 절연막(312, 322, 332)의 바닥면의 높이보다 낮을 수 있다. 예를 들어, 기판(100)의 상면을 기준으로, 제1 보호 절연막(340)의 바닥면의 높이(H13)는 제1 저유전율 절연막(312)의 바닥면의 높이(H11) 및 제3 저유전율 절연막(332)의 바닥면의 높이(H12)보다 낮을 수 있다.
몇몇 실시예에서, 제2 층간 절연막(400) 상에 캡핑 절연막(410)이 더 형성될 수 있다. 도 4에서, 캡핑 절연막(410)은 제1 및 제2 보호 절연막(340, 350)의 상면을 덮는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 및 제2 보호 절연막(340, 350)은 캡핑 절연막(410)을 관통하도록 형성될 수도 있다.
캡핑 절연막(410)은 예를 들어, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 5는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 보호 절연막을 설명하기 위한 도면이다.
도 1 내지 도 5를 참조하면, 스크라이브 레인 영역(SL)을 따라 수행되는 다이 소잉 공정에 의해, 제1 칩 영역(MC1)과 제2 칩 영역(MC2)은 서로 분리될 수 있다. 예를 들어, 스크라이브 레인 영역(SL) 내에 소잉 블레이드(20)가 제공되어, 제2 층간 절연막(400), 제1 층간 절연막(200) 및 기판(100)이 차례로 절삭될 수 있다.
도 5에서, 다이 소잉 공정은 소잉 블레이드(20)에 의해 수행되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 상기 다이 소잉 공정은 레이저 소잉(laser sawing) 공정 등 다른 공정에 의해 수행될 수 있음은 물론이다. 예를 들어, 스크라이브 레인 영역(SL) 내에 레이저가 제공되어, 제2 층간 절연막(400), 제1 층간 절연막(200) 및 기판(100)이 차례로 절삭될 수도 있다.
한편, 소잉 블레이드(20)가 스크라이브 레인 영역(SL)을 따라 다이 소잉 공정을 진행하는 동안, 소잉 블레이드(20)는 스트레스에 취약한 저유전율 절연막에 물리적인 마찰 등의 스트레스를 유발시킬 수 있다. 이러한 스트레스는 반도체 장치 내부에서 진전하는 크랙(30)을 유발할 수 있고, 칩 영역(MC) 내의 반도체 칩의 신뢰성 및 생산성을 저하시키는 원인이 된다.
그러나, 몇몇 실시예에 따른 반도체 장치는, 칩 영역(MC)에 인접하는 스크라이브 레인 영역(SL) 내에 보호 절연막(예를 들어, 제1 및 제2 보호 절연막(340, 350))이 형성되는 보호 영역(PR)을 형성함으로써, 소잉 블레이드(20)에 의한 크랙(30)이 진전하는 것을 효과적으로 차단할 수 있다. 이에 따라, 신뢰성 및 생산성이 향상된 반도체 장치가 제공될 수 있다.
또한, 몇몇 실시예에 따른 반도체 장치에서는, 아이템 영역(CR)과 칩 영역(MC) 사이에 보호 영역(PR)이 형성됨으로써, 반도체 장치를 위한 다양한 아이템 패턴들이 칩 영역(MC) 내의 배선 패턴들과 병존할 수 있다.
또한, 몇몇 실시예에 따른 반도체 장치에서, 보호 영역(PR) 내에 층간 절연막(예를 들어, 제1 및 제2 층간 절연막(200, 400))과 동일한 물질을 포함하는 보호 절연막(예를 들어, 제1 및 제2 보호 절연막(340, 350))이 형성되는 경우에, 반도체 장치의 단차 및 구조 변형이 최소화될 수 있다.
도 6은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 개략적인 레이아웃도이다. 도 7 내지 도 10은 도 6의 B-B를 따라서 절단한 다양한 단면도들이다. 설명의 편의를 위해, 도 1 내지 도 5를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 6 및 도 7을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 기판(100)은 제1 둘레 영역(DR1) 및 제2 둘레 영역(DR2)을 더 포함한다.
제1 둘레 영역(DR1)은 제1 칩 영역(MC1)과 제1 보호 영역(PR1) 사이에 개재될 수 있고, 제2 둘레 영역(DR2)은 제2 칩 영역(MC2)과 제2 보호 영역(PR2) 사이에 개재될 수 있다. 몇몇 실시예에서, 제1 둘레 영역(DR1)은 제1 칩 영역(MC1)을 둘러쌀 수 있고, 제2 둘레 영역(DR2)은 제2 칩 영역(MC2)을 둘러쌀 수 있다.
몇몇 실시예에서, 제1 둘레 영역(DR1) 또는 제2 둘레 영역(DR2) 내에는 배선 구조체가 형성될 수 있다. 예를 들어, 제1 둘레 영역(DR1) 내에 제1 둘레 배선 구조체(510)가 형성될 수 있고, 제2 둘레 영역(DR2) 내에 제2 둘레 배선 구조체(520)가 형성될 수 있다.
도 7에서, 제1 둘레 영역(DR1) 및 제2 둘레 영역(DR2)이 모두 배선 구조체를 포함하는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 둘레 영역(DR1) 및 제2 둘레 영역(DR2) 중 하나는 배선 구조체를 포함하지 않을 수도 있다.
또한, 제1 둘레 배선 구조체(510)는 제1 하부 비아(210), 제1 배선 패턴(314), 제1 상부 비아(412) 및 제1 도전막(414)으로 구성되는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 마찬가지로, 제2 둘레 배선 구조체(520)는 제2 하부 비아(220), 제2 배선 패턴(324), 제2 상부 비아(422) 및 제2 도전막(424)으로 구성되는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 둘레 배선 구조체(510)는 스크라이브 레인 영역(SL)으로부터 제1 칩 영역(MC1)을 향하는 방향으로 차례로 배열되는 제1 댐(dam) 구조체(512), 제1 가드링(guard ring) 구조체(514) 및 제1 크랙 탐지 회로(CDC; crack detection circuit) 구조체(516)를 포함할 수 있다. 마찬가지로, 제2 둘레 배선 구조체(520)는 스크라이브 레인 영역(SL)으로부터 제2 칩 영역(MC2)을 향하는 방향으로 차례로 배열되는 제2 댐 구조체(522), 제2 가드링 구조체(524) 및 제2 크랙 탐지 회로 구조체(526)를 포함할 수 있다.
제1 및 제2 댐 구조체(512, 522)는 소잉 블레이드(20)에 의한 크랙(예를 들어, 도 5의 30)이 칩 영역(MC)으로 진전하는 것을 차단할 수 있다. 제1 및 제2 가드링 구조체(514, 524)는 칩 영역(MC)을 링(ring) 형상 또는 루프(loop) 형상으로 둘러쌀 수 있다. 제1 및 제2 크랙 탐지 회로 구조체(516, 526)는 소잉 블레이드(20)에 의한 크랙(예를 들어, 도 5의 30)을 감지하는 회로를 포함할 수 있다.
도 6 및 도 8을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제1 및 제2 보호 절연막(340, 350)은 기판(100)의 상면까지 연장된다.
예를 들어, 제1 및 제2 트렌치(T1, T2)의 바닥면은 기판(100)의 상면을 노출시킬 수 있다. 이에 따라, 제1 및 제2 보호 절연막(340, 350)의 바닥면은 기판(100)의 상면과 접촉할 수 있다.
도 6 및 도 9를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제1 및 제2 보호 절연막(340, 350)의 바닥면의 높이는 제1 내지 제3 저유전율 절연막(312, 322, 332)의 바닥면의 높이와 실질적으로 동일하다.
예를 들어, 기판(100)의 상면을 기준으로, 제1 보호 절연막(340)의 바닥면의 높이(H14)는 제1 저유전율 절연막(312)의 바닥면의 높이(H11) 및 제3 저유전율 절연막(332)의 바닥면의 높이(H12)와 실질적으로 동일할 수 있다.
도 6 및 도 10을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제1 및 제2 보호 절연막(340, 350)의 상면의 높이는 제1 내지 제3 저유전율 절연막(312, 322, 332)의 상면의 높이와 실질적으로 동일하다.
예를 들어, 기판(100)의 상면을 기준으로, 제1 보호 절연막(340)의 상면의 높이(H23)는 제1 저유전율 절연막(312)의 상면의 높이(H21) 및 제3 저유전율 절연막(332)의 상면의 높이(H22)와 실질적으로 동일할 수 있다.
도 10에서, 제1 및 제2 보호 절연막(340, 350)의 바닥면의 높이는 제1 내지 제3 저유전율 절연막(312, 322, 332)의 바닥면의 높이보다 낮은 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 도 8 및 도 9를 이용하여 상술한 것처럼, 제1 및 제2 보호 절연막(340, 350)의 바닥면의 높이는 다양할 수 있다.
도 11은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 5를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 11을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제1 저유전율 절연막(312)과 제3 저유전율 절연막(332)이 이격되는 거리는, 제2 저유전율 절연막(322)과 제3 저유전율 절연막(332)이 이격되는 거리와 다르다.
예를 들어, 제1 보호 절연막(340)의 폭(W11)은 제2 보호 절연막(350)의 폭(W12)과 다를 수 있다. 여기서, 폭이란, 제1 내지 제3 저유전율 절연막(312, 322, 332)이 배열되는 방향(예를 들어, 제1 방향(X))으로의 폭을 의미한다.
도 12는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 11을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 12를 참조하면, 몇몇 실시예에 따른 반도체 장치는 도전 패드(620)를 더 포함할 수 있다.
도전 패드(620)는 제2 층간 절연막(400) 상에 형성될 수 있다. 몇몇 실시예에서, 도전 패드(620)는 캡핑 절연막(410) 상에 형성될 수 있다.
몇몇 실시예에서, 도전 패드(620)는 제3 배선 패턴(334)과 전기적으로 접속될 수 있다. 예를 들어, 제2 층간 절연막(400) 및 캡핑 절연막(410)을 관통하여 제1 도전막(414)과 도전 패드(620)를 연결하는 제4 상부 비아(610)가 형성될 수 있다.
몇몇 실시예에서, 도전 패드(620)의 상면을 노출시키는 패시베이션막(630)이 더 형성될 수 있다. 패시베이션막(630)은 캡핑 절연막(410)의 상면을 따라 연장될 수 있다. 또한, 패시베이션막(630)은 도전 패드(620)의 상면의 적어도 일부를 노출시킬 수 있다. 예를 들어, 패시베이션막(630)은 도전 패드(620)의 상면의 일부를 노출시키는 개구(632)를 포함할 수 있다. 패시베이션막(630)은 예를 들어, 실리콘 질화물을 포함할 수 있다.
도전 패드(620)는 아이템 영역(CR)에만 형성되는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 도전 패드(620)는 제1 칩 영역(MC1) 및/또는 제2 칩 영역(MC2) 내에 형성될 수도 있다.
도 13은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 개략적인 레이아웃도이다. 도 14는 도 13의 C-C를 따라서 절단한 단면도이다. 도 15는 도 13의 D-D를 따라서 절단한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 12를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 13 내지 도 15를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제3 배선 구조체(330)는 서로 이격되는 복수의 아이템 패턴을 포함한다.
예를 들어, 제3 배선 구조체(330)는 전기적으로 서로 분리되는 제1 아이템 패턴(330a) 및 제2 아이템 패턴(330b)을 포함할 수 있다. 제1 아이템 패턴(330a) 및 제2 아이템 패턴(330b)은 각각 제3 저유전율 절연막(332) 및 제3 배선 패턴(334)을 포함할 수 있다. 이에 따라, 제1 아이템 패턴(330a) 및 제2 아이템 패턴(330b)은 아이템 영역(CR) 내의 다양한 아이템 패턴들을 구성할 수 있다. 예를 들어, 제1 아이템 패턴(330a) 및 제2 아이템 패턴(330b)은 TEG 모듈, 정렬 키, MI 등의 아이템 패턴들을 구성할 수 있다.
제1 아이템 패턴(330a)과 제2 아이템 패턴(330b)은 제2 방향(Y)을 따라 배열되는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 아이템 패턴(330a)과 제2 아이템 패턴(330b)은 제1 방향(X) 등의 다양한 방향을 따라 배열될 수도 있다.
도 13 및 도 15에서, 제1 아이템 패턴(330a)과 제2 아이템 패턴(330b) 사이에 제3 저유전율 절연막(332)이 개재되는 것으로 도시된다. 예를 들어, 제1 아이템 패턴(330a)과 제2 아이템 패턴(330b) 사이에 제3 배선 패턴(334)이 형성되지 않은 제3 저유전율 절연막(332)이 형성되어, 제1 아이템 패턴(330a)과 제2 아이템 패턴(330b)을 전기적으로 분리할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제1 아이템 패턴(330a)과 제2 아이템 패턴(330b) 사이에 제3 저유전율 절연막(332)이 개재되지 않을 수도 있다. 예를 들어, 제1 아이템 패턴(330a)과 제2 아이템 패턴(330b)은, 제1 층간 절연막(200) 및/또는 제2 층간 절연막(400)에 의해 서로 분리될 수도 있다.
도 16은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 개략적인 레이아웃도이다. 도 17은 도 16의 E-E를 따라서 절단한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 15를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 16 및 도 17을 참조하면, 몇몇 실시예에 따른 반도체 장치는 제1 보호 절연막(340)과 제2 보호 절연막(350) 사이의 제3 보호 절연막(360)을 더 포함한다.
제3 보호 절연막(360)은 아이템 영역(CR) 내에 형성될 수 있다. 예를 들어, 제3 보호 절연막(360)은 제1 아이템 패턴(330a)과 제2 아이템 패턴(330b) 사이에 개재될 수 있다.
몇몇 실시예에서, 제3 보호 절연막(360)은 상기 제2 절연 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 보호 절연막(340, 350, 360)은 모두 동일한 실리콘 산화물을 포함할 수 있다. 예를 들어, 제1 내지 제3 보호 절연막(340, 350, 360)은 모두 TEOS(TetraEthyl OrthoSilicate)를 포함할 수 있다.
몇몇 실시예에서, 제3 보호 절연막(360)은 제1 보호 절연막(340)과 제2 보호 절연막(350)을 연결할 수 있다. 예를 들어, 스크라이브 레인 영역(SL) 내의 저유전율 절연막(312, 322, 332) 내에, 제3 트렌치(T3)가 형성될 수 있다. 이어서, 제3 트렌치(T3)를 채우는 제1 내지 제3 보호 절연막(340, 350, 360)이 형성될 수 있다.
도 18은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 개략적인 레이아웃도이다. 도 19는 도 18의 F-F를 따라서 절단한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 17을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 18 및 도 19를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제1 보호 절연막(340) 및/또는 제2 보호 절연막(350)은 불연속적이다.
예를 들어, 제1 보호 절연막(340)은 서로 이격되는 제1 부분 보호 절연막(340a) 및 제2 부분 보호 절연막(340b)을 포함할 수 있다. 제1 부분 보호 절연막(340a)과 제2 부분 보호 절연막(340b)은 예를 들어, 제2 방향(Y)을 따라 배열될 수 있다. 마찬가지로, 제2 보호 절연막(350)은 서로 이격되는 제3 부분 보호 절연막(350a) 및 제4 부분 보호 절연막(350b)을 포함할 수 있다.
몇몇 실시예에서, 제1 부분 보호 절연막(340a)과 제2 부분 보호 절연막(340b) 사이 및/또는 제3 부분 보호 절연막(350a)과 제4 부분 보호 절연막(350b) 사이에 제4 배선 구조체(335)가 형성될 수 있다.
몇몇 실시예에서, 제4 배선 구조체(335)는 제3 저유전율 절연막(332) 및 제3 배선 패턴(334)을 포함할 수 있다. 예를 들어, 도 19에 도시된 것처럼, 제3 저유전율 절연막(332) 및 제3 배선 패턴(334)은 보호 영역(PR; 예를 들어, 제2 보호 영역(PR2))까지 연장될 수 있다. 이에 따라, 제2 배선 구조체(320)와 제3 배선 구조체(330) 사이의 제4 배선 구조체(335)가 형성될 수 있다.
도 20은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 개략적인 레이아웃도이다. 도 21은 도 20의 G-G를 따라서 절단한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 19를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 20 및 도 21을 참조하면, 몇몇 실시예에 따른 반도체 장치는 보호 영역(PR; 예를 들어, 제1 및 제2 보호 영역(PR1, PR2)) 내의 삽입 절연막(370)을 더 포함한다.
삽입 절연막(370)은 예를 들어, 제1 부분 보호 절연막(340a)과 제2 부분 보호 절연막(340b) 사이 및/또는 제3 부분 보호 절연막(350a)과 제4 부분 보호 절연막(350b) 사이에 형성될 수 있다.
몇몇 실시예에서, 삽입 절연막(370)은 상기 제2 절연 물질과 다른 제3 절연 물질을 포함할 수 있다. 예를 들어, 상기 제3 절연 물질은 실리콘 산화물보다 유전율이 낮은 저유전율 물질일 수 있다. 상기 제1 절연 물질과 상기 제3 절연 물질은 서로 동일할 수도 있고, 서로 다를 수도 있다.
도 21에서, 제1 보호 절연막(340)의 바닥면의 높이는 삽입 절연막(370)의 바닥면의 높이와 실질적으로 동일한 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 기판(100)의 상면을 기준으로, 제1 보호 절연막(340)의 바닥면의 높이(H13)는 삽입 절연막(370)의 바닥면의 높이(H31)와 다를 수도 있다.
도 22는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 칩의 개략적인 평면도이다. 도 23은 도 22의 H-H를 따라서 절단한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 21을 이용하여 설명한 것과 중복되는 부분은 간략히 설명한다.
도 22 및 도 23은 도 1 내지 도 5를 이용하여 설명한 반도체 장치에 의해 제조되는 반도체 칩을 도시하고 있으나, 이는 예시적인 것일 뿐이고, 도 6 내지 도 21을 이용하여 설명한 반도체 장치에 의해 반도체 칩이 제조될 수 있음은 물론이다.
도 22 및 도 23을 참조하면, 몇몇 실시예에 따른 반도체 칩은 칩 영역(MC) 및 잔류 보호 영역(RPR)을 포함한다. 설명의 편의를 위해, 칩 영역(MC)은 예시적으로 도 1 내지 도 5의 제1 칩 영역(MC1)인 것으로 설명한다.
잔류 보호 영역(RPR)은 다이 소잉 공정에 의해 제거되지 않은 스크라이브 레인 영역(SL)의 일부일 수 있다. 예를 들어, 도 5에 관한 설명에서 상술한 것처럼, 스크라이브 레인 영역(SL)을 따라 수행되는 다이 소잉 공정에 의해, 제1 칩 영역(MC1)이 절삭되어 분리될 수 있다. 잔류 보호 영역(RPR)은 제1 칩 영역(MC1)을 둘러싸는 스크라이브 레인 영역(SL)에서 다이 소잉 공정에 의해 제거되지 않은 보호 영역(PR)의 일부일 수 있다.
몇몇 실시예에서, 잔류 보호 영역(RPR)은 칩 영역(MC)을 완전히 둘러쌀 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 수행되는 다이 소잉 공정에 따라, 잔류 보호 영역(RPR)은 칩 영역(MC)을 완전히 둘러싸지 않을 수도 있다.
제1 보호 절연막(340)은 잔류 보호 영역(RPR) 내의 제1 층간 절연막(200) 상에 형성될 수 있다. 몇몇 실시예에서, 제1 보호 절연막(340)은 칩 영역(MC)을 완전히 둘러쌀 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제조되는 반도체 장치(예를 들어, 도 17 내지 도 21의 반도체 장치)에 따라, 제1 보호 절연막(340)은 칩 영역(MC)을 완전히 둘러싸지 않을 수도 있다.
도 24는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지의 개략적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 23을 이용하여 설명한 것과 중복되는 부분은 간략히 설명한다.
도 24를 참조하면, 몇몇 실시예에 따른 반도체 패키지는 반도체 칩(1000), 패키지용 기판(1100) 및 몰딩 부재(1200)를 포함한다.
반도체 칩(1000)은 예를 들어, 도 22 및 도 23의 반도체 칩일 수 있다. 예를 들어, 반도체 칩(1000)은 도 1 내지 도 21을 이용하여 설명한 반도체 장치에 의해 제조되는 반도체 칩일 수 있다.
반도체 칩(1000)은 패키지용 기판(1100) 상에 실장될 수 있다. 패키지용 기판(1100)은 예를 들어, 인쇄 회로 기판(PCB; Printed Circuit Board) 또는 세라믹 기판일 수 있다. 몇몇 실시예에서, 반도체 칩(1000)은 제1 접속 부재(1300)에 의해 패키지용 기판(1100)과 전기적으로 연결될 수 있다. 예를 들어, 제1 접속 부재(1300)는 반도체 칩(1000)의 칩 패드(1010)와 패키지용 기판(1100)의 상부 배선(1110)을 전기적으로 연결할 수 있다.
몇몇 실시예에서, 패키지용 기판(1100)은 제2 접속 부재(1400)에 의해 외부 장치와 전기적으로 연결될 수 있다. 예를 들어, 제2 접속 부재(1400)는 패키지용 기판(1100)의 하부 배선(1120)과 외부 장치를 전기적으로 연결할 수 있다.
반도체 칩(1000)은 플립 칩 본딩(flip chip bonding)에 의해 패키지용 기판(1100) 상에 실장되는 것으로 도시되었으나, 이는 예시적인 것일 뿐이고, 반도체 칩(1000)은 탭 본딩(TAB; Tape Autumated Bonding) 등 다른 다양한 실장 방식에 의해 패키지용 기판(1100) 상에 실장될 수 있음은 물론이다.
몰딩 부재(1200)는 패키지용 기판(1100) 상에 형성될 수 있다. 몰딩 부재(1200)는 반도체 칩(1000)을 덮을 수 있다. 몰딩 부재(1200)는 반도체 칩(1000)을 보호할 수 있다.
몰딩 부재(1200)는 예를 들어, 에폭시 몰딩 컴파운드(EMC; Epoxy Molding Compound) 또는 폴리이미드(polyimide) 등을 포함할 수 있으나, 이에 제한되는 것은 아니다.
이하에서, 도 1 내지 도 31을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 25 내지 도 27는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 21을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 25를 참조하면, 기판(100) 상에 제1 층간 절연막(200), 배선 구조체(300) 및 제2 층간 절연막(400)을 차례로 형성한다.
배선 구조체(300)는 저유전율 절연막(302) 및 배선 패턴(304)을 포함할 수 있다.
저유전율 절연막(302)은 제1 절연 물질을 포함할 수 있다. 몇몇 실시예에서, 상기 제1 절연 물질은 실리콘 산화물보다 유전율이 낮은 저유전율 물질일 수 있다.
배선 패턴(304)은 저유전율 절연막(302) 내에 형성될 수 있다. 배선 패턴(304)은 도전 물질을 포함할 수 있다.
몇몇 실시예에서, 제1 층간 절연막(200)을 형성하기 전에, 기판(100) 상에 제1 및 제2 집적 회로 소자(TR1, TR2)가 더 형성될 수 있다. 몇몇 실시예에서, 제1 층간 절연막(200) 내에, 제1 집적 회로 소자(TR1) 및 제2 집적 회로 소자(TR2)와 배선 패턴(304)을 연결하는 제1 하부 비아(210) 및 제2 하부 비아(220)가 더 형성될 수 있다.
몇몇 실시예에서, 배선 구조체(300) 상에 도전막(404)이 더 형성될 수 있다. 몇몇 실시예에서, 제2 층간 절연막(400) 내에, 도전막(404)과 배선 패턴(304)을 연결하는 상부 비아(402)가 더 형성될 수 있다.
몇몇 실시예에서, 제1 층간 절연막(200) 및 제2 층간 절연막(400)은 실리콘 산화물을 포함할 수 있다. 예를 들어, 제1 층간 절연막(200) 및 제2 층간 절연막(400)은 TEOS(TetraEthyl OrthoSilicate)를 포함할 수 있다.
도시되지 않았으나, 몇몇 실시예에서, 제2 층간 절연막(400) 상에 캡핑 절연막(410)이 더 형성될 수도 있다. 캡핑 절연막(410)은 예를 들어, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 26을 참조하면, 제1 보호 영역(PR1) 및 제2 보호 영역(PR2) 내의 배선 구조체(300)를 제거한다.
예를 들어, 제1 보호 영역(PR1) 내의 제2 층간 절연막(400), 도전막(404), 상부 비아(402), 저유전율 절연막(302) 및 배선 패턴(304)이 제거되어 제1 트렌치(T1)가 형성될 수 있다. 또한, 예를 들어, 제2 보호 영역(PR2) 내의 제2 층간 절연막(400), 도전막(404), 상부 비아(402), 저유전율 절연막(302) 및 배선 패턴(304)이 제거되어 제2 트렌치(T2)가 형성될 수 있다.
이에 따라, 제1 칩 영역(MC1) 내의 제1 배선 구조체(310), 제2 칩 영역(MC2) 내의 제2 배선 구조체(320), 및 아이템 영역(CR) 내의 제3 배선 구조체(330)가 형성될 수 있다.
몇몇 실시예에서, 제1 층간 절연막(200)의 상면의 일부를 노출시키도록 제1 트렌치(T1) 및 제2 트렌치(T2)가 형성될 수 있다. 제1 트렌치(T1) 및 제2 트렌치(T2)의 바닥면은 제1 내지 제3 저유전율 절연막(312, 322, 332)의 바닥면보다 낮고 기판(100)의 상면보다 높은 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 트렌치(T1) 및 제2 트렌치(T2)의 바닥면은 제1 내지 제3 저유전율 절연막(312, 322, 332)의 바닥면과 동일 평면 상에 배치될 수도 있고, 기판(100)의 상면과 동일 평면 상에 배치될 수도 있다. 본 명세서에서, "동일"이란, 완전히 동일한 것뿐만 아니라 공정 상의 마진 등으로 인해 발생할 수 있는 미세한 차이를 포함하는 의미이다.
도 27를 참조하면, 제1 트렌치(T1) 내에 제1 보호 절연막(340)을 형성하고, 제2 트렌치(T2) 내에 제2 보호 절연막(350)을 형성한다.
몇몇 실시예에서, 제1 보호 절연막(340) 및 제2 보호 절연막(350)은 상기 제1 절연 물질과 다른 제2 절연 물질을 포함할 수 있다. 몇몇 실시예에서, 상기 제2 절연 물질은 상기 제1 절연 물질보다 유전율이 높은 실리콘 산화물을 포함할 수 있다. 예를 들어, 제1 보호 절연막(340) 및 제2 보호 절연막(350)은 TEOS(TetraEthyl OrthoSilicate)를 포함할 수 있다.
몇몇 실시예에서, 제1 보호 절연막(340) 및 제2 보호 절연막(350)은 제1 층간 절연막(200) 및 제2 층간 절연막(400)과 동일한 물질을 포함할 수 있다. 예를 들어, 제1 보호 절연막(340), 제2 보호 절연막(350), 제1 층간 절연막(200) 및 제2 층간 절연막(400)은 모두 동일한 실리콘 산화물을 포함할 수 있다. 예를 들어, 제1 보호 절연막(340), 제2 보호 절연막(350), 제1 층간 절연막(200) 및 제2 층간 절연막(400)은 모두 TEOS(TetraEthyl OrthoSilicate)를 포함할 수 있다.
제1 및 제2 보호 절연막(340, 350)은 각각 제1 및 제2 트렌치(T1, T2)를 완전히 채우는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 보호 절연막(340)은 제1 트렌치(T1)의 일부만을 채울 수도 있고, 제2 보호 절연막(350)은 제2 트렌치(T2)의 일부만을 채울 수도 있다. 예를 들어, 도시된 것과 달리, 제1 및 제2 보호 절연막(340, 350)의 상면은 제1 내지 제3 저유전율 절연막(312, 322, 332)의 상면과 동일 평면 상에 배치될 수도 있다.
즉, 칩 영역(MC)에 인접하는 스크라이브 레인 영역(SL) 내에 제1 및 제2 보호 절연막(340, 350)을 형성함으로써, 신뢰성 및 생산성이 향상된 반도체 장치를 제조할 수 있는 반도체 장치의 제조 방법이 제공될 수 있다.
도 28 내지 도 31은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 27를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 28를 참조하면, 기판(100) 상에 제1 층간 절연막(200) 및 배선 구조체(300)를 차례로 형성한다. 제1 층간 절연막(200) 및 배선 구조체(300)를 형성하는 것은, 도 25를 이용하여 설명한 것과 유사하므로 이하에서 자세한 설명은 생략한다.
도 29을 참조하면, 제1 보호 영역(PR1) 및 제2 보호 영역(PR2) 내의 배선 구조체(300)를 제거한다.
예를 들어, 제1 보호 영역(PR1) 내의 저유전율 절연막(302) 및 배선 패턴(304)이 제거되어 제1 트렌치(T1)가 형성될 수 있다. 또한, 예를 들어, 제2 보호 영역(PR2) 내의 저유전율 절연막(302) 및 배선 패턴(304)이 제거되어 제2 트렌치(T2)가 형성될 수 있다.
이에 따라, 제1 칩 영역(MC1) 내의 제1 배선 구조체(310), 제2 칩 영역(MC2) 내의 제2 배선 구조체(320), 및 아이템 영역(CR) 내의 제3 배선 구조체(330)가 형성될 수 있다.
도 30을 참조하면, 제1 트렌치(T1) 내에 제1 보호 절연막(340)을 형성하고, 제2 트렌치(T2) 내에 제2 보호 절연막(350)을 형성한다.
몇몇 실시예에서, 제1 및 제2 보호 절연막(340, 350)은 각각 제1 및 제2 트렌치(T1, T2)를 완전히 채울 수 있다. 이에 따라, 제1 및 제2 보호 절연막(340, 350)의 상면은 제1 내지 제3 저유전율 절연막(312, 322, 332)의 상면과 동일 평면 상에 배치될 수 있다.
도 31을 참조하면, 제1 내지 제3 배선 구조체(310, 320, 330) 및 제1 및 제2 보호 절연막(340, 350) 상에 제2 층간 절연막(400)을 형성한다.
몇몇 실시예에서, 제2 층간 절연막(400)은 실리콘 산화물을 포함할 수 있다. 예를 들어, 제2 층간 절연막(400)은 TEOS(TetraEthyl OrthoSilicate)를 포함할 수 있다.
몇몇 실시예에서, 제2 층간 절연막(400)은 제1 보호 절연막(340) 및 제2 보호 절연막(350)과 동일한 물질을 포함할 수 있다. 예를 들어, 제1 보호 절연막(340), 제2 보호 절연막(350) 및 제2 층간 절연막(400)은 모두 동일한 실리콘 산화물을 포함할 수 있다. 예를 들어, 제1 보호 절연막(340), 제2 보호 절연막(350) 및 제2 층간 절연막(400)은 모두 TEOS(TetraEthyl OrthoSilicate)를 포함할 수 있다.
몇몇 실시예에서, 제2 층간 절연막(400) 내에 도전막(404)이 더 형성될 수 있다. 몇몇 실시예에서, 제2 층간 절연막(400) 내에, 도전막(404)과 배선 패턴(304)을 연결하는 상부 비아(402)가 더 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 200, 400: 층간 절연막
210, 220: 하부 비아 310, 320, 330: 배선 구조체
312, 322, 332: 저유전율 절연막 314, 324, 334: 배선 패턴
340, 350: 보호 절연막 410: 캡핑 절연막
412, 422, 432: 상부 비아 414, 424, 434: 도전막
MC: 칩 영역 SL: 스크라이브 레인 영역
CR: 아이템 영역 PR: 보호 영역

Claims (20)

  1. 제1 칩 영역 및 상기 제1 칩 영역을 둘러싸는 스크라이브 레인 영역을 포함하는 기판;
    상기 제1 칩 영역 내의 상기 기판 상에, 실리콘 산화물보다 유전율이 낮은 제1 절연 물질을 포함하는 제1 저유전율 절연막;
    상기 스크라이브 레인 영역 내의 상기 기판 상에, 상기 제1 절연 물질을 포함하는 제2 저유전율 절연막 및 상기 제2 저유전율 절연막 내의 제1 배선 패턴을 포함하는 배선 구조체; 및
    상기 제1 저유전율 절연막과 상기 배선 구조체 사이에, 상기 제1 절연 물질과 다른 제2 절연 물질을 포함하는 제1 보호 절연막을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제2 절연 물질의 유전율은 상기 제1 절연 물질의 유전율보다 높은 반도체 장치.
  3. 제 2항에 있어서,
    상기 제2 절연 물질은 실리콘 산화물을 포함하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 기판은, 상기 스크라이브 레인 영역을 사이에 두고 상기 제1 칩 영역과 이격되는 제2 칩 영역을 더 포함하고,
    상기 제2 칩 영역 내의 상기 기판 상에, 상기 제1 절연 물질을 포함하는 제3 저유전율 절연막과,
    상기 제3 저유전율 절연막과 상기 배선 구조체 사이의 제2 보호 절연막을 더 포함하는 반도체 장치.
  5. 제 4항에 있어서,
    상기 제2 보호 절연막은 상기 제2 절연 물질을 포함하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 기판과 상기 제1 보호 절연막 사이의 제1 층간 절연막을 더 포함하는 반도체 장치.
  7. 제 6항에 있어서,
    상기 제1 보호 절연막 상의 제2 층간 절연막을 더 포함하는 반도체 장치.
  8. 제 1항에 있어서,
    상기 배선 구조체는, 전기적으로 서로 분리되는 제1 아이템 패턴 및 제2 아이템 패턴을 포함하는 반도체 장치.
  9. 제 8항에 있어서,
    상기 제1 아이템 패턴과 상기 제2 아이템 패턴 사이에, 상기 제2 절연 물질을 포함하는 제3 보호 절연막을 더 포함하는 반도체 장치.
  10. 제1 칩 영역, 제2 칩 영역 및 상기 제1 칩 영역과 상기 제2 칩 영역 사이의 스크라이브 레인 영역을 포함하는 기판;
    상기 제1 칩 영역 내의 상기 기판 상에, 실리콘 산화물보다 유전율이 낮은 제1 절연 물질을 포함하는 제1 저유전율 절연막;
    상기 제2 칩 영역 내의 상기 기판 상에, 상기 제1 절연 물질을 포함하는 제2 저유전율 절연막;
    상기 스크라이브 레인 영역 내의 상기 기판 상에, 상기 제1 절연 물질을 포함하는 제3 저유전율 절연막;
    상기 제1 저유전율 절연막과 상기 제3 저유전율 절연막 사이에, 상기 제1 절연 물질과 다른 제2 절연 물질을 포함하는 제1 보호 절연막; 및
    상기 제2 저유전율 절연막과 상기 제3 저유전율 절연막 사이에, 상기 제2 절연 물질을 포함하는 제2 보호 절연막을 포함하는 반도체 장치.
  11. 제 10항에 있어서,
    상기 제1 칩 영역 내의 상기 기판 상에 형성되는 제1 집적 회로 소자와,
    상기 제1 저유전율 절연막 내에, 상기 제1 집적 회로 소자와 전기적으로 접속되는 제1 배선 패턴을 더 포함하는 반도체 장치.
  12. 제 11항에 있어서,
    상기 제3 저유전율 절연막 내의 제3 배선 패턴을 더 포함하는 반도체 장치.
  13. 제 10항에 있어서,
    상기 제1 저유전율 절연막, 상기 제2 저유전율 절연막 및 상기 제3 저유전율 절연막은 동일 레벨에서 형성되는 반도체 장치.
  14. 제 10항에 있어서,
    상기 제1 저유전율 절연막과 상기 제3 저유전율 절연막이 이격되는 거리는, 상기 제2 저유전율 절연막과 상기 제3 저유전율 절연막이 이격되는 거리와 다른 반도체 장치.
  15. 제 10항에 있어서,
    상기 제2 절연 물질은 실리콘 산화물을 포함하는 반도체 장치.
  16. 칩 영역 및 상기 칩 영역을 둘러싸는 스크라이브 레인 영역을 포함하는 기판으로, 상기 스크라이브 레인 영역은 아이템 영역 및 상기 칩 영역과 상기 아이템 영역 사이의 보호 영역을 포함하는 기판;
    상기 기판 상에, 실리콘 산화물을 포함하는 제1 층간 절연막;
    상기 제1 층간 절연막 상에, 상기 보호 영역 내의 트렌치를 포함하며, 실리콘 산화물보다 유전율이 낮은 저유전율 물질을 포함하는 저유전율 절연막;
    상기 아이템 영역 상의 상기 저유전율 절연막 내에 형성되는 배선 패턴; 및
    상기 트렌치를 채우며, 실리콘 산화물을 포함하는 보호 절연막을 포함하는 반도체 장치.
  17. 제 16항에 있어서,
    상기 제1 층간 절연막 및 상기 보호 절연막은 TEOS(tetraethyl orthosilicate)를 포함하는 반도체 장치.
  18. 제 16항에 있어서,
    상기 보호 영역은 상기 칩 영역을 둘러싸고,
    상기 아이템 영역은 상기 보호 영역을 둘러싸는 반도체 장치.
  19. 제 16항에 있어서,
    상기 보호 절연막은, 서로 이격되는 제1 부분 보호 절연막 및 제2 부분 보호 절연막을 포함하는 반도체 장치.
  20. 칩 영역 및 상기 칩 영역을 둘러싸는 스크라이브 레인 영역을 포함하는 기판을 제공하되, 상기 스크라이브 레인 영역은 아이템 영역 및 상기 칩 영역과 상기 아이템 영역 사이의 보호 영역을 포함하고,
    상기 기판 상에, 제1 층간 절연막과, 상기 제1 층간 절연막 상에 실리콘 산화물보다 유전율이 낮은 제1 절연 물질을 포함하는 저유전율 절연막을 형성하고,
    상기 보호 영역 상의 상기 저유전율 절연막 내에, 상기 제1 층간 절연막의 상면을 노출시키는 트렌치를 형성하고,
    상기 트렌치 내에, 상기 제1 절연 물질과 다른 제2 절연 물질을 포함하는 보호 절연막을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
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