KR101682751B1 - 웨이퍼의 스크라이브 라인들에 배치된 테스트 액세스 인터페이스에 전기적으로 결합되는 반도체 다이들에 접촉하기 위한 방법, 장치, 및 시스템들 - Google Patents

웨이퍼의 스크라이브 라인들에 배치된 테스트 액세스 인터페이스에 전기적으로 결합되는 반도체 다이들에 접촉하기 위한 방법, 장치, 및 시스템들 Download PDF

Info

Publication number
KR101682751B1
KR101682751B1 KR1020137035106A KR20137035106A KR101682751B1 KR 101682751 B1 KR101682751 B1 KR 101682751B1 KR 1020137035106 A KR1020137035106 A KR 1020137035106A KR 20137035106 A KR20137035106 A KR 20137035106A KR 101682751 B1 KR101682751 B1 KR 101682751B1
Authority
KR
South Korea
Prior art keywords
test access
wafer
access interface
semiconductor dies
semiconductor
Prior art date
Application number
KR1020137035106A
Other languages
English (en)
Other versions
KR20140039008A (ko
Inventor
래리 존 디바티스타
던칸 팩커드 걸리
Original Assignee
주식회사 아도반테스토
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 아도반테스토 filed Critical 주식회사 아도반테스토
Publication of KR20140039008A publication Critical patent/KR20140039008A/ko
Application granted granted Critical
Publication of KR101682751B1 publication Critical patent/KR101682751B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/04—Housings; Supporting members; Arrangements of terminals
    • G01R1/0408—Test fixtures or contact fields; Connectors or connecting adaptors; Test clips; Test sockets
    • G01R1/0491—Test fixtures or contact fields; Connectors or connecting adaptors; Test clips; Test sockets for testing integrated circuits on wafers, e.g. wafer-level test cartridge
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
    • G01R31/318511—Wafer Test
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS

Abstract

반도체 디바이스는, i) 복수의 반도체 다이들, ii) 상기 반도체 다이들 중 하나 이상에 인접한 복수의 스크라이브 라인들, iii) 상기 스크라이브 라인들 중 하나 이상에 배치된 테스트 액세스 인터페이스 - 상기 테스트 액세스 인터페이스는 표준화 물리적 레이아웃을 갖는 제1 복수의 쓰루-기판 전도체들을 가짐 - , 및 iv) 상기 쓰루-기판 전도체들 중 적어도 일부와 상기 반도체 다이들 중 적어도 하나 사이의 전기적 커플링들을 갖는 제1 웨이퍼를 포함한다. 이러한 및 다른 타입들의 반도체 디바이스들을 테스트하기 위한 방법들, 장치들 및 시스템들도 개시된다.

Description

웨이퍼의 스크라이브 라인들에 배치된 테스트 액세스 인터페이스에 전기적으로 결합되는 반도체 다이들에 접촉하기 위한 방법, 장치, 및 시스템들{METHODS, APPARATUS, AND SYSTEMS FOR CONTACTING SEMICONDUCTOR DIES THAT ARE ELECTRICALLY COUPLED TO TEST ACCESS INTERFACE POSITIONED IN SCRIBE LINES OF A WAFER}
웨이퍼 상의 반도체 다이의 테스팅은 점점 어려워지고 있다. 테스팅은 트랜지스터 밀도의 증가, 신호 입출력(I/O) 디맨드들의 증가, 반도체 다이 사이즈의 감소, 및 더욱 제한된 I/O 액세스와 같은 인자들에 의해 복잡하다. 이들 제한사항들은, 기가헤르츠(GHz) 범위 무선 주파수(RF), 블루투스(Bluetooth), 3G, 4G, GSM(Global Systems Mobile), 아날로그, 아날로그 혼합 신호(analog mixed signal)(AMS), 디지털 텔레비전(DTV), 5.1 오디오, 디지털, 테스트 액세스 포트(test access port)(TAP), HDMI(High Definition Multimedia Interface), PCI(Peripheral Component Interconnect)e, USB(Universal Serial Bus)x, 디지털 비주얼 인터페이스(Digital Visual Interface)(DVI), 고속 입출력(high speed input/output)(HSIO) 인터페이스들, WiFi, WLAN(Wireless Local Area Network), 및 클록 분배 회로들을 갖는 다이와 같은, 고속 또는 고대역폭 인터페이스들을 갖는 다이를 테스트할 때 특히 명백해진다.
마이크로 전자 기계 시스템(micro electro-mechanical system; MEMS), 니들(needles), 및 비-접촉 프로브를 이용하는 프로빙 솔루션들은 전술한 타입의 인터페이스들을 프로빙하는 데 이용될 때 제한사항들을 갖는다. 또한, 특정 애플리케이션에서 이용하도록 구성된 I/O 인터페이스의 핀 레이아웃에 프로빙 솔루션의 핀들을 맵핑하도록 요구되는 고유 신호 맵핑들의 결과로서 부가적인 비용들이 발생한다.
전술한 및 다른 타입의 인터페이스들을 갖는 반도체 다이를 테스트하기 위한 향상된 방법들, 장치들 및 시스템들이 도움이 될 것이다.
본 발명의 예시적인 실시예들이 도면들에 도시된다.
도 1은 16개의 반도체 다이 및 대응하는 스크라이브 라인 테스트 액세스 인터페이스들을 갖는 웨이퍼의 평면도를 제공한다.
도 2는 도 1에 도시된 반도체 다이들 및 테스트 액세스 인터페이스들 중 하나의 분해 평면도를 제공한다.
도 3은 도 2에 도시된 TSV들의 로우의 예시적인 정면도를 예시한다.
도 4는 접지 차폐 TSV를 갖는 스크라이브 라인 테스트 액세스 인터페이스를 예시한다.
도 5는 단일 TSV가 다이의 복수의 패드들에 결합되는 테스트 액세스 인터페이스를 예시한다.
도 6은 스택형 다이 디바이스를 형성하는 제1 및 제2 스택형 웨이퍼들의 정면도를 예시한다.
도 7은 칩-투-웨이퍼(chip-to-wafer; C2W) 스택 프로세스를 이용하여 웨이퍼에 결합된 다이들을 포함하는 스택형 다이 디바이스의 정면도를 예시한다.
도 8은 쓰루-실리콘 필러들(through-silicon pillars)에 의해 결합된 제1 및 제2 스택형 웨이퍼들을 포함하는 스택형 다이 디바이스의 정면도를 예시한다.
도 9는 USB(universal serial bus) 테스트 액세스 인터페이스를 위한 표준화 물리적 레이아웃의 평면도를 제공한다.
도 10은 웨이퍼 상에 요소들을 레이아웃하기 위한 새로운 방법을 예시한다.
도 11은 반도체 웨이퍼의 테스트 액세스 인터페이스들에 접촉하기 위한 웨이퍼 트랜슬레이터(wafer translator)의 단면을 예시한다.
도 12는 도 9에 도시된 USB 테스트 액세스 인터페이스(및 특히 도 9에 도시된 USB 테스트 액세스 인터페이스의 DC 연속성 TSV들)에 터치 다운(touch down)하는 프로브들의 그룹을 갖는 웨이퍼 트랜슬레이터의 일부분을 예시한다.
도 13은 도 12에 도시된 웨이퍼 트랜슬레이터 및 웨이퍼의 오정렬(misalignment)을 예시한다.
도 14는 도 11에 도시된 웨이퍼 트랜슬레이터의 설계 및 구성에 이용된 예시적인 사전 설계된 브릭(pre-designed brick)을 예시한다.
도 15는 프로브 세트들을 운반하는(carrying) 별개의 기판들을 갖는 예시적인 사전 설계된 브릭을 예시한다.
도 16은 그 위에 형성된 스위칭 매트릭스를 갖는 웨이퍼 트랜슬레이터를 예시한다.
도 17은 표준화 물리적 레이아웃들을 갖는 스크라이브 라인 테스트 액세스 인터페이스들을 갖는 웨이퍼를 테스트하기 위한 또 다른 시스템을 예시한다.
도 18은 복수의 프로브 헤드를 갖는 테스트 시스템을 예시한다.
도 19는 프로브 헤드에 착탈식으로 부착되는 프로브 세트들을 갖는 프로브 헤드를 예시한다.
도 1은 16개의 반도체 다이(예를 들어, 다이들(102, 104, 106, 108))를 갖는 웨이퍼(100)의 평면도를 제공한다. 반도체 다이들(102, 104, 106, 108) 각각은 다수의 스크라이브 라인(예를 들어, 110, 112, 114, 116)에 의해 경계를 이루고 있다. 본 설명의 목적을 위해, "반도체 다이"는 기능 회로가 제조되는 웨이퍼의 일부분인 것으로 정의되고, "스크라이브 라인"은 반도체 다이가 웨이퍼로부터 다이싱될 때 스크라이브 또는 커트될 수 있는, 반도체 다이에 인접한 웨이퍼의 임의의 부분인 것으로 정의된다. 통상적으로, 웨이퍼 상의 다이의 개수는 16개보다 훨씬 더 많을 것이고, 각각의 다이는 웨이퍼의 표면적의 훨씬 더 작은 단편을 커버할 것이다. 그러나, 도 1에 도시된 다이들(102, 104, 106, 108)의 배열은 독창적인 웨이퍼 설계의 특정 양태들을 설명할 목적으로 유용하다.
도 1에서, 각각의 다이(예를 들어, 다이(102))의 I/O 인터페이스가 스크라이브 라인들 중 하나(예를 들어, 스크라이브 라인(112))에서 개개의 테스트 액세스 인터페이스(예를 들어, 테스트 액세스 인터페이스(118))에 결합된다. 그러나, 웨이퍼가 2개 이상의 타입의 다이를 운반하는 실시예들과 같은 대안적인 웨이퍼 실시예들에서, 테스트 액세스 인터페이스들(118)은 다이들(102) 중 특정 다이들에만 결합되는 것이 구상된다.
도 2는 도 1에 도시된 반도체 다이들(102) 및 테스트 액세스 인터페이스들(118) 중 하나의 분해 평면도를 제공한다. 테스트 액세스 인터페이스(118)는 복수의 쓰루-실리콘 비아들(through-silicon vias)(TSV들(200, 202, 204)과 같은 TSV들)을 포함한다. TSV들(200, 202, 204)은 예를 들어, 미국 특허 번호 7,683,459 B2에 설명된 방법을 이용하여 형성될 수 있다. 도 3은 도 2에 도시된 TSV들(200, 202, 204)의 로우의 예시적인 정면도를 예시한다. 옵션으로, 각 TSV(200, 202, 204)의 꼭대기 및 바닥부는 전도성 패드 또는 땜납에 의해 경계 지워질 수 있다(예를 들어, TSV(200)의 경계를 나타내는 패드들(300, 302)을 참조한다). 패드 또는 땜납은 (예를 들어, 스택형 다이 디바이스를 형성하기 위해) 다른 웨이퍼 또는 칩의 대응하는 TSV에 TSV를 전기적으로 결합하는 데 이용될 수 있다. 복수의 전도성 트레이스 또는 다른 전기적 커플링들은 반도체 다이(102)에 개개의 TSV들(200, 202, 204)을 결합한다. TSV들을 형성하기 위한 현재 알려진 방법들을 이용하여, 각각의 TSV는 1-5 마이크로미터(㎛)만큼 작은 직경을 가질 수 있고, TSV들의 그룹은 5-10㎛의 피치로 형성될 수 있다. 그러나, 이들 직경들 및 피치들은 예시일 뿐이고, 제한하는 것으로 의도되지 않는다. 전체적으로, 다이 사이즈, 스크라이브 라인 폭, 및 TSV 형성 방법들의 상이한 조합들이 상이한 개수의 TSV들(200, 202, 204)이 스크라이브 라인(112)에 형성될 수 있게 한다.
테스트 액세스 인터페이스(118)의 TSV들(200, 202, 204) 중 일부 또는 전부가 다이(102)의 패드들, 콘택트들 또는 노드들에 결합된다. 도 2에 도시된 테스트 액세스 인터페이스(118)의 경우에, 테스트 액세스 인터페이스(118)의 각각의 TSV(200, 202, 204)가 다이(102)의 상이한 패드 또는 콘택트에 결합된다. 그러나, 다른 경우, 2개 이상의 TSV가 다이의 동일한 패드, 콘택트 또는 노드에 결합될 수 있거나, 단일 TSV가 다이의 2개 이상의 패드, 콘택트 또는 노드에 결합될 수 있다. 예를 들어, 테스트 액세스 인터페이스의 특정 신호 라인(400)을 통해 전송되는 신호들의 무결성을 향상시키기 위하여, 신호 라인은 복수의 TSV 접지 라인들(402, 404)에 의해 접지 차폐될 수 있다(예를 들어, 경계 지워지거나 포위될 수 있다). 예를 들어, 도 4에 도시된 테스트 액세스 인터페이스(118)의 부분을 참조한다. TSV 접지 라인들(402, 404)은 다이(102)의 패드, 콘택트 또는 노드(406)에서, 또는 스크라이브 라인에 형성된 트레이스들 또는 접지면들에 의해 결합될 수 있다. 대안적으로, 또는 부가적으로, TSV 접지 라인들은 다이(102)가 테스트될 때 테스트 액세스 인터페이스(118)에 접촉하는 웨이퍼 트랜슬레이터(wafer translator), 프로브 카드 또는 프로브 헤드에 의해 제공된 트레이스들 또는 다른 전기적 접속들에 의해 결합될 수 있다. 다이(102)에 매우 가깝게 차폐하는 것은 테스트 성능을 향상시키고 전원 서지(power surging) 및 신호 무결성에 대한 다른 장애들을 완화할 수 있다. 예를 들어, 알려진 양호한 다이에 대한 생산 유효 테스트(production validation testing; PVT); 다이 속도/에러 보정; RF 구조들의 파일럿 신호 트레이닝; 및 진보된 아날로그-디지털 및 디지털-아날로그 변환기들(ADC/DAC)의 셀프 캘리브레이션의 품질도 향상시킬 수 있다.
웨이퍼의 한 측면에 형성된 패드들에 대하여, 도 2-4에 도시된 TSV들(200, 202, 204)은 웨이퍼(100)의 어느 한쪽(또는 양쪽) 측면들로부터 접촉될 수 있으므로, 테스트 및 다른 비-미션 액티비티들의 목적을 위한 접근성을 향상시킨다.
도 5는 단일 TSV(200)가 다이(102)의 복수의 패드들(500, 502)에 결합되는 테스트 액세스 인터페이스(118)를 예시한다. 도 5에 도시된 테스트 액세스 인터페이스 접속들은 다이(102)에 가까운 신호들(예를 들어, 전원 또는 접지 신호들을 포함함)을 팬-아웃(fan-out) 또는 팬-인(fan-in) 하는 것이 바람직한 경우에 유용하다.
일부 경우, 칩들 또는 웨이퍼들은 3차원 스택형 반도체 디바이스들을 형성하기 위해 적층될 수 있다. 예를 들어, 도 6은 스택형 다이 디바이스(610)를 형성하는 제1 및 제2 스택형 웨이퍼들(100, 600)의 정면도를 예시한다. 웨이퍼들 중 하나 또는 둘다가 알려진 양호한 다이를 포함할 수 있다. 예시에 의해, 웨이퍼들(100, 600)은 웨이퍼-투-웨이퍼(wafer-to-wafer; W2W) 스택 프로세스를 이용하여 적층된다. 제1 및 제2 웨이퍼들(100, 600)의 대응하는 다이들(예를 들어, 102와 602, 또는 104와 604)은 제1 개수의 TSV들(예를 들어, TSV들(606, 608)) 사이에 전기적 커플링들에 의해 전기적으로 결합된다. 예시에 의해, TSV들(606, 608)은 땜납 또는 전도성 접착제(614)를 이용하여 전기적으로 결합될 수 있다. 유사하게, 다이들(102, 104, 602, 604)에 인접한 스크라이브 라인들(112, 612)의 대응하는 테스트 액세스 인터페이스들(118, 618)이 제2 개수의 TSV들(200, 202, 204, 620, 622, 624) 사이에 전기적 커플링들에 의해 전기적으로 결합된다. 이러한 식으로, 테스트 액세스 인터페이스들 중 하나(618)의 TSV에 인가된 전원, 접지 및 테스트 신호들은 다른 테스트 액세스 인터페이스(118)의 TSV로, 그리고 궁극적으로는 다이들(102, 602) 둘다로 팬 아웃될 수 있다. 또는, 개별 어드레스 가능한 다이들의 경우에, 테스트 액세스 인터페이스들(118, 618) 중 어느 하나에 인가된 신호들이 다이들(102, 602) 중 어드레싱된 다이에 의해 수신되어 동작될 수 있다. 신호들은 또한 다이들(102, 602) 중 어느 하나 또는 둘다로부터 외부 테스터에, 순차적으로 또는 병렬로 전송될 수 있다. 외부 테스터는 테스트 액세스 인터페이스들(118, 618) 중 어느 하나 또는 둘다에 결합될 수 있다.
전술한 및 다른 방식들로, 2개 이상의 테스트 액세스 인터페이스들의 전기적으로 결합된 TSV들은 테스트 인터페이스 버스의 라인들로서 기능할 수 있다. 원하는 경우, 도 6에 도시된 웨이퍼들(100, 600) 상에 부가적인 웨이퍼들이 적층될 수 있고, 부가적인 테스트 액세스 인터페이스들의 TSV들이 도 6에 도시된 테스트 액세스 인터페이스들(118, 618)의 TSV들(200, 202, 204, 620, 622, 624)에 결합될 수 있다.
도 7은 칩-투-웨이퍼(chip-to-wafer; C2W) 스택 프로세스를 이용하여 웨이퍼(100)에 결합된 다이들(602, 604)을 포함하는 스택형 다이 디바이스(700)의 정면도를 예시한다. 일부 경우, 칩들 또는 웨이퍼(또는 둘다)가 알려진 양호한 다이들을 포함할 수 있다. 도시된 실시예에서, 다이들(602, 604)은 그것들의 테스트 액세스 인터페이스들과 함께 웨이퍼로부터 단수화(singulated)되었고(예를 들어, 인터페이스(618)는 다이(602)에 부착된 채로 남는다), 이로써 대응하는 다이들(102, 602)과 테스트 액세스 인터페이스들(118, 618)은 도 6에 도시된 스택형 웨이퍼들의 다이들 및 테스트 액세스 인터페이스들에 대하여 설명된 바와 같이 전기적으로 결합될 수 있다. 다른 실시예들에서(도시되지 않음), 스크라이브 라인 테스트 액세스 인터페이스들을 갖지 않는 다이들이 스크라이브 라인 테스트 액세스 인터페이스들을 갖는 다이들 상에 적층될 수 있다(또는 그 반대도 가능하다). 또 다른 실시예들에서, 하나 이상의 반도체 다이의 임의의 세트가 웨이퍼로부터 커트되어 다른 웨이퍼의 반도체 다이 상에 적층될 수 있다.
이전 단락에 설명된 실시예들 중 임의의 것에서, 스택형 다이들의 서브세트 또는 하나에만 결합된 테스트 액세스 인터페이스가 하나의 다이의 테스트 구조들 또는 노드들에 테스트 신호들을 인가하는 데 이용될 수 있고, 다이간 전기적 커플링들(예를 들어, 땜납(614) 및 TSV들(606, 608))에 의해, 하나의 다이의 테스트 구조들 또는 노드들은 다른 다이의 테스트 구조들 또는 노드들에 테스트 신호들을 인가하는 데 이용될 수 있다.
일부 경우, 도 1-7에 도시된 TSV들 중 일부 또는 전부는 대안적으로 다른 형태의 쓰루-기판 전도체들(through-substrate conductors)로 대체될 수 있다. 예를 들어, 도 8은 쓰루-실리콘 필러들(through-silicon pillars)(TSPs)(802, 804, 806, 808)에 의해 결합된 제1 및 제2 스택형 웨이퍼들(100, 600)을 포함하는 스택형 다이 디바이스(800)의 정면도를 예시한다. 예시에 의해, TSP들(802, 804, 806, 808)이 형성될 수 있고, 스택형 웨이퍼들(100, 600) 또는 칩들의 다이들(102, 602) 및 테스트 액세스 인터페이스들(118, 618)은 유럽 특허 출원 공보 EP 2 075 828 A1에 설명된 바와 같이 전기적으로 결합될 수 있다.
다이들 및 그것들의 테스트 액세스 인터페이스들이 W2W 또는 C2W 스택 프로세스를 이용하여 적층되는지 여부에 상관없이, 그리고 어떤 타입의 쓰루-기판 전도체를 이용하여 스택형 다이들 및 그것들의 테스트 액세스 인터페이스들을 전기적으로 결합하는지에 상관없이, 스택형 다이들은 스택형 다이 디바이스의 어느 한 측면에서 테스트 액세스 인터페이스를 접촉함으로써 테스트될 수 있다.
도 1-8에 도시된 테스트 액세스 인터페이스들이 그것들의 대응하는 다이들 또는 스택형 다이 디바이스들(본 명세서에서 집합적으로 반도체 디바이스들이라고 함)을 테스트하는 데 이용된 후에, 테스트 액세스 인터페이스들은 그것들의 대응하는 반도체 디바이스들로부터 분리될 수 있다. 분리는 예를 들어, 1) 테스트 액세스 인터페이스들을 그것들의 대응하는 다이에 결합하는 스위치들을 전기적으로 오픈하거나, 2) 테스트 액세스 인터페이스들을 그것들의 대응하는 다이에 결합하는 퓨즈를 끊거나, 또는 3) 톱 또는 레이저와 같은 툴을 이용하여 테스트 액세스 인터페이스들을 그것들의 대응하는 다이로부터 물리적으로 커트함으로써 실현될 수 있다. 그러나, 일부 경우, 테스트 액세스 인터페이스들은 그것들의 대응하는 반도체 디바이스들에 결합된 채로 남을 수 있다.
본 개시를 읽은 이 기술분야의 통상의 기술자는 테스트 액세스 인터페이스가 피시험 다이 또는 디바이스(각각 본 명세서에서 DUT라고 함)에 인가(또는 그로부터 수신)될 필요가 있는 전원, 접지 또는 테스트 신호들의 임의의 콜렉션에 대해 제공될 수 있다는 것을 이해할 것이다. 그러나, 일부 경우, 표준화 물리적 레이아웃들을 갖는 하나 이상의 테스트 액세스 인터페이스들을 특정하는 것이 유용할 수 있고, 각각의 표준화 테스트 액세스 인터페이스는 특정 물리적 및 기능적 배열의 전도체들을 갖는다. 이러한 식으로, 반도체 다이들 또는 웨이퍼들의 설계자들, 및 그것을 위한 테스트 장비 및 인터페이스들의 설계자들은 어느 한쪽이 처음부터 다시 그것들의 다이들, 웨이퍼들, 인터페이스들 또는 테스트 장비를 주문 설계(custom design)할 필요 없이 특정 정도의 호환성에 의존할 수 있다. 이것은 비용을 줄일 뿐만 아니라, 테스트 시간(time-to-test) 및 시장 대응 시간(time-to-market)을 줄인다.
예시에 의해, 도 9는 USB(universal serial bus) 테스트 액세스 인터페이스(900)를 위한 표준화 물리적 레이아웃의 평면도를 제공한다. USB 사양에 따라, USB 테스트 액세스 인터페이스는 포지티브 및 네거티브 데이터 라인들(D+, D-), 전압 공급 라인(Vcc), 및 접지 라인(G)을 포함한다. 그러나, 신호 무결성을 향상시키기 위하여, 테스트 액세스 인터페이스(900)에는 총 3개의 접지 라인이 제공된다. 복수의 접지 라인은 데이터와 전압 공급 라인들 사이의 크로스토크를 줄이는 데 도움을 준다. 테스트 액세스 인터페이스(900)는 "+" 및 "-"로 표시된 한 쌍의 짧은 TSV들을 더 포함한다. 짧은 TSV들은 (본 설명에서 나중에 더욱 상세히 설명되는 바와 같이) 테스트 액세스 인터페이스와 프로브 헤드의 프로브들 또는 다른 테스트 인터페이스를 정렬하는 데 이용될 수 있다.
전술한 표준화의 유용성을 고려해 볼 때, 도 10은 웨이퍼 상에 요소들을 레이아웃하기 위한 새로운 방법(1000)을 예시한다. 블록(1002)에서, 웨이퍼 상의 복수의 반도체 다이들의 위치들이 전자적으로 특정된다. 다이들의 위치들은 다이들에 인접한 복수의 스크라이브 라인들을 정의한다. 블록(1004)에서, 테스트 액세스 인터페이스는 복수의 테스트 액세스 인터페이스들 중에서 전자적으로 선택된다. 선택된 테스트 액세스 인터페이스는 다이들의 물리적 레이아웃에 독립적인 표준화 물리적 레이아웃을 갖는다. 블록(1006)에서, 선택된 테스트 액세스 인터페이스의 인스턴스의 위치가 웨이퍼 상의 복수의 다이들의 물리적 레이아웃과 관련하여 특정된다. 위치는 선택된 테스트 액세스 인터페이스의 인스턴스가 복수의 스크라이브 라인들 중 하나 이상에 배치되게 한다. 블록(1008)에서, 선택된 테스트 액세스 인터페이스의 인스턴스와 다이들 중 적어도 하나 사이의 복수의 전기적 커플링들은 전자적으로 특정된다. 전술한 설명에 의해 지시된 경우를 제외하고 단계들(1002, 1004, 1006 및 1008)의 순서는 중요하지 않다.
방법(1000)은 반도체 웨이퍼 상의 다이들의 물리적 레이아웃에 대하여 선택된 테스트 액세스 인터페이스의 단일 인스턴스를 배치하고 전기적으로 결합하는 문맥에서 설명되었지만, 선택된 테스트 액세스 인터페이스의 부가적인 인스턴스가 통상적으로 다이들의 물리적 레이아웃과 관련하여 배치될 것이므로, 동일한 타입의 모든 다이가 선택된 테스트 액세스 인터페이스의 별개의 인스턴스에 인접하여 배치된다(그리고 그에 전기적으로 결합된다). 테스트 액세스 인터페이스의 각각의 인스턴스는 웨이퍼의 스크라이브 라인들 중 하나 이상에 배치된다.
방법의 일부 실시예들에서, 테스트 액세스 인터페이스들 중 복수의 테스트 액세스 인터페이스가 선택될 수 있고, 각각의 선택된 테스트 액세스 인터페이스의 하나 이상의 인스턴스들의 위치들이 다이들의 물리적 레이아웃과 관련하여 전자적으로 특정될 수 있다. 다시, 테스트 액세스 인터페이스의 각각의 인스턴스는 웨이퍼의 스크라이브 라인들 중 하나에 배치된다. 복수의 테스트 액세스 인터페이스들이 단일 다이에 결합될 때, 테스트 액세스 인터페이스들은 동일한 또는 상이한 스크라이브 라인들에 배치될 수 있다.
복수의 테스트 액세스 인터페이스들 중 상이한 테스트 액세스 인터페이스들은 상이한 표준화 물리적 레이아웃들을 가질 수 있다는 것에 주목한다. 일부 경우, 테스트 액세스 인터페이스의 표준화 물리적 레이아웃은 특정 애플리케이션에서, 그것이 그 자체로(즉, 동일한 스크라이브 라인에 배치되어 있는 다른 테스트 액세스 인터페이스들 없이) 2개의 다이 사이의 스크라이브 라인에 배치되어야 하는 충분히 큰 영역을 차지할 수 있다. 다른 경우, 테스트 액세스 인터페이스의 표준화 물리적 레이아웃은 그것이 하나 이상의 다른 테스트 액세스 인터페이스들과 함께 스크라이브 라인에 배치될 수 있기에 충분히 조밀할 수 있다.
방법(1000)은 프로세서 및 물리적 저장 매체를 갖는 컴퓨터를 이용하여 수행될 수 있고, 여기서 프로세서는 방법(1000)을 구현하는 명령어들을 검색하고 실행한다. 방법은 반도체 다이들, 반도체 웨이퍼, 및 테스트 액세스 인터페이스(들)의 전자 기술서, 및 그것을 조합하기 위한 규칙들에 응답하여 컴퓨터에 의해 자동으로 수행될 수 있거나; 또는 방법은 반도체 다이들, 웨이퍼, 및 테스트 액세스 인터페이스(들)에 관한 정보가 도출 또는 추론될 수 있는 다른 전자적으로 저장된 정보에 응답하여 수행될 수 있다. 방법(1000)은 또한 컴퓨터의 사용자의 선호도들 또는 승인들(approvals)에 응답하여 반자동으로 수행될 수 있다.
방법(1000)은 그것이 상이한 종류의 반도체 웨이퍼들 상에 요소들을 레이아웃하는 데 이용될 수 있다는 점에서 유용하고, 각각의 웨이퍼는 표준화 물리적 레이아웃들을 갖는 하나 이상의 테스트 액세스 인터페이스들의 잠재적으로 상이한 세트에 접속된 잠재적으로 상이한 타입(또는 타입들)의 반도체 다이들을 갖는다. 각각의 타입의 테스트 액세스 인터페이스는 상이한 반도체 웨이퍼들에 걸쳐서 동일한 물리적 레이아웃을 유지하기 때문에, 웨이퍼 특정 프로브 카드, 트랜슬레이터 또는 프로브 헤드를 설계하는 태스크가 간단하다. 사실상, 일부 경우, 웨이퍼 특정 프로브 카드, 트랜슬레이터 또는 프로브 헤드는 전혀 설계될 필요가 없을 수 있다. 예를 들어, 본 설명에서 나중에 더욱 상세히 설명되는 바와 같이, 테스터는 하나 이상의 테스트 액세스 인터페이스들의 표준화 물리적 레이아웃(들)에 따라 프로브들이 레이아웃되는, 제한된 세트의 프로브들을 운반하는 프로브 헤드를 구비할 수 있다. 그러한 프로브 헤드는 1) 웨이퍼 상의 테스트 액세스 인터페이스들의 위치들을 특정하고, 2) 테스트 액세스 인터페이스들 중 상이한 테스트 액세스 인터페이스들의 콘택트들과 프로브 헤드의 프로브들을 순차적으로 정렬하기 위하여 프로브 헤드 또는 웨이퍼를 이동하도록 제어 시스템을 프로그램하는 테스트 프로그램의 제어하에서 반도체 웨이퍼를 가로지를 수 있다(walk across).
방법(1000)은 또한 웨이퍼의 스크라이브 라인들의 표준화 테스트 액세스 인터페이스들의 배치가 웨이퍼의 다이의 경계들 내에 프로브 타겟들을 제공할 필요성을 완화 또는 제거할 수 있다는 점에서 유용하다.
다양한 예시적인 반도체 웨이퍼들, 및 그 안에 통합될 수 있는 다양한 상이한 테스트 액세스 인터페이스들을 설명하였고, 이제 그러한 테스트 액세스 인터페이스들에 접촉하기 위한 다양한 웨이퍼 트랜슬레이터들, 프로브 카드들 및 프로브 헤드들이 설명될 것이다. 그러한 테스트 액세스 인터페이스들(및 그에 따라 복수의 반도체 디바이스들)에 접촉하는 관련 방법들도 설명될 것이다.
도 11은 반도체 웨이퍼(1110)의 테스트 액세스 인터페이스들(1102, 1104, 1106, 1108)에 접촉하기 위한 웨이퍼 트랜슬레이터(1100)의 단면을 예시한다. 예시에 의해, 웨이퍼 트랜슬레이터(1100)는 실리콘과 같은 반도체 물질로 형성된 기판(1112)을 포함한다. 기판(1112)은 거기에 형성된 TSV들(1114, 1116)과 같은 복수의 쓰루-기판 전도체들을 갖는다. TSV들(1114, 1116) 각각은 웨이퍼 트랜슬레이터의 하부 표면(즉, 웨이퍼에 접하는 트랜슬레이터의 표면) 상의 전도성 패드에서 끝난다. 전도성 필러들(1118, 1120, 1122)이 전도성 패드들로부터 연장하고 복수의 프로브들을 제공한다. 대안적으로, 전도성 필러들(1118, 1120, 1122)은 땜납 범프들 또는 다른 전도성 특징부들로 대체될 수 있거나, 또는 전도성 필러들(1118, 1120, 1122)은 웨이퍼 트랜슬레이터(1100)의 하부 표면(1124)으로부터 더 많이 떨어진 전도성 패드들을 위하여 제거될 수 있다. 또 다른 실시예들에서, 전도성 필러들(1118, 1120, 1122) 또는 다른 전도성 특징부들은 전도성 패드들을 이용하지 않고 TSV들(1114, 1116)에 직접 결합될 수 있다. 대안적으로, 도 8에 도시된 것들과 같은 쓰루-실리콘 필러들은 웨이퍼 트랜슬레이터(1100)의 표면(1124)으로부터 연장하여 복수의 프로브들을 제공할 수 있다.
TSV들(1114, 1116) 및 전도성 필러들(1118, 1120, 1122)은 웨이퍼(1110) 상에 제공된 테스트 액세스 인터페이스들(1102, 1104, 1106, 1108)의 표준화 물리적 레이아웃들에 대응하는 그룹들 또는 세트들(1126, 1128, 1130, 1132)에 배열된다. 각각의 그룹(1126, 1128, 1130, 1132)은 그것이 웨이퍼(1110) 상의 적어도 하나의 스크라이브 라인의 위치에 대응하도록 기판(1112)과 관련하여 위치를 갖는다(즉, 기판(1112) 상에 배치된다).
바람직하게는, TSV들(1114, 1116) 및 전도성 필러들(1118, 1120, 1122)은 TSV들(1114, 1116) 또는 전도성 필러들(1118, 1120, 1122, 1108)의 각각의 그룹 내에서, 그리고 TSV들 또는 전도성 필러들의 상이한 그룹들(1126, 1128, 1130, 1132) 사이에서 둘다 균일한 피치를 갖는다.
TSV들(1114, 1116) 각각은 웨이퍼 트랜슬레이터(1100)의 상부 표면(1140) 상의 대응하는 전기적 콘택트(예를 들어, 패드(1134, 1136 또는 1138))에 전기적으로 결합된다. TSV들(1114, 1116)은 신호 트레이스들 또는 다른 요소들을 갖는 재분배 층을 경유하여 패드들(1134, 1136, 1138)에 결합될 수 있다. 재분배 층은 웨이퍼 트랜슬레이터(1100)의 상부 표면(1140) 상에 형성될 수 있다.
상부 표면(1140) 상의 패드들(1134, 1136, 1138)은 바람직하게는 균일한 피치를 갖고, 이 피치는 바람직하게는 웨이퍼 트랜슬레이터(1100)의 하부 표면(1124) 상의 필러들(1118, 1120, 1122) 및 패드들의 피치보다 더 크다. 패드들(1134, 1136, 1138)의 그룹이 특정 세트의 필러들(1118, 1120, 1122) 및 테스트 액세스 인터페이스(1102)에 대응하는, 웨이퍼 트랜슬레이터(1100)의 상부 표면(1140) 상의 패드들(1134, 1136, 1138)의 각각의 그룹에 대하여, 웨이퍼 트랜슬레이터(1100)의 상부 표면(1140) 상의 패드들(1134, 1136, 1138)의 그룹은 또한 표준화 물리적 레이아웃을 가질 수 있다.
웨이퍼 트랜슬레이터(1100)의 상부 표면(1140) 상의 패드들(1134, 1136, 1138)은 프로브 헤드(1142)에 의해 접촉된다. 프로브 헤드(1142)는 테스트 액세스 인터페이스들(1102, 1104, 1106, 1108)의 표준화 물리적 레이아웃(들)의 서브세트 또는 하나에 대응하는 프로브들(1144, 1146, 1148)의 어레이를 포함할 수 있다. 예를 들어, 프로브 헤드(1142)는 단일 테스트 액세스 인터페이스(1102)에만 대응하는 프로브들(1144, 1146, 1148)의 어레이를 포함할 수 있다. 또는, 예를 들어, 프로브 헤드는 하나 이상의 반도체 다이를 서비스하는 테스트 액세스 인터페이스들 중 일부 또는 전부; 또는 반도체 웨이퍼(1110)의 하나 이상의 스크라이브 라인들에서의 테스트 액세스 인터페이스들 중 일부 또는 전부에 대응하는 프로브들을 포함할 수 있다. 또는, 추가 예에 의해, 프로브 헤드는 반도체 웨이퍼(1110)의 특정 영역 내의(또는 전체 표면 위의) 테스트 액세스 인터페이스들 전부에 대응하는 프로브들의 어레이들을 포함할 수 있다.
반도체 웨이퍼(1110) 상의 다이들(1152, 1154, 1156, 1158)을 테스트하기 위하여, 웨이퍼 트랜슬레이터(1100)는 프로브 헤드(1142)에 대해 정렬되어 그에 의해 접촉되며(또는 그 반대도 가능함), 반도체 웨이퍼(1110)는 웨이퍼 트랜슬레이터(1100)에 대해 정렬되어 그에 의해 접촉된다(또는 그 반대도 가능하다). 그 다음에 프로그램된 로보틱스(1150)가 반도체 웨이퍼(1110) 상의 개개의 테스트 액세스 인터페이스들(1102, 1104, 1106, 1108)(또는 테스트 액세스 인터페이스들의 세트들)에 대응하는 패드들(1134, 1136, 1138)로 (x, y 이동들을 통해) 프로브 헤드(1142)를 이동한다.
TSV들(1114, 1116) 및 필러들(1118, 1120, 1122)의 피치에 비해 패드들(1134, 1136, 1138)의 피치가 더 크기 때문에, 웨이퍼 트랜슬레이터(1100)는 통상적으로 웨이퍼 트랜슬레이터(1100)에 대한 웨이퍼(1110)보다 프로브 헤드(1142)에 대해 정렬하는 것이 더 쉽다. 일부 경우, 웨이퍼(1110)는 쌍을 이룬 TSV들 또는 다른 쓰루-기판 전도체들을 통해 DC 연속성 루프백 테스트를 이용하여 웨이퍼 트랜슬레이터(1100)에 정렬될 수 있다(또는 그 반대도 가능하다). 쌍을 이룬 TSV들은 예를 들어, 웨이퍼(1110) 상에, 또는 웨이퍼(1110)에 부착되는 웨이퍼 캐리어 상에 형성된 전기 트레이스들(예를 들어, 브리지들 또는 퓨즈들)에 웨이퍼(1110)의 TSV들을 전기적으로 결합함으로써 형성될 수 있다. 예를 들어, 도 9 & 12를 참조한다.
도 9는 USB 테스트 액세스 인터페이스(900)를 위한 표준화 물리적 레이아웃의 예를 제공한다. 도시된 바와 같이, 인터페이스(900)는 "+" 및 "-"로 표시된 짧은(shorted) TSV 쌍을 갖는다. 도 12는 USB 테스트 액세스 인터페이스(900)(및 특히 USB 테스트 액세스 인터페이스(900)의 DC 연속성 TSV들(1208, 1210))에 터치 다운(touch down)하는 프로브들(1204, 1206)의 그룹(1202)을 갖는 웨이퍼 트랜슬레이터(1200)의 일부분을 예시한다. 이러한 식으로, 웨이퍼 트랜슬레이터(1200)와 웨이퍼(1212)의 정렬은 (예를 들어, TSV(1218), 프로브(1204), TSV(1208), 전기적 트레이스 또는 브리지(1222), TSV(1210), 프로브(1206), 및 TSV(1220)를 통해) 패드들(1214 및 1216) 사이의 전기적 연속성을 체크함으로써 검증될 수 있다. 웨이퍼 트랜슬레이터(1200)와 웨이퍼(1112)가 도 13에 도시된 바와 같이 오정렬된 경우, 패드들(1214 및 1216) 사이에 전기적 연속성이 없거나 좋지 않을 것이다. 일부 경우, 짧은 TSV들의 복수의 쌍들이 웨이퍼(1212) 상에 제공될 수 있다. 이러한 식으로, 웨이퍼 트랜슬레이터(1200)와 웨이퍼(1212)는 특히 회전식 정렬과 관련하여 더욱 정확하게 정렬될 수 있다. 짧은 TSV들의 복수의 쌍들이 예를 들어, 1) 단일 테스트 액세스 인터페이스의 부분으로서, 2) 2개 이상의 테스트 액세스 인터페이스에 걸쳐서, 또는 3) 임의의 테스트 액세스 인터페이스와 따로 제공될 수 있다. 짧은 TSV들의 쌍들(또는 다른 쓰루-기판 전도체들)은 이상적으로는 웨이퍼의 스크라이브 라인들에, 또는 웨이퍼의 다이(1224, 1226)의 외부에 있는 웨이퍼의 다른 영역들에 형성된다.
웨이퍼(1110)(도 11)의 테스트 액세스 인터페이스들(1102, 1104, 1106, 1108)은 표준화 물리적 레이아웃들을 갖기 때문에, 웨이퍼 트랜슬레이터(1100)는 테스트 액세스 인터페이스들과 짝을 이루는 전도성 필러들(1118, 1120, 1122), TSV들 또는 다른 전도성 특징부들의 물리적 레이아웃을 정의하는 사전 설계된 "브릭들"로부터 구성될 수 있다. 브릭들은 또한 프로브 헤드(1142)에 의해 접촉되는 전기적 콘택트들(예를 들어, 패드들(1134, 1136, 1138))의 물리적 레이아웃들, 및 전도성 필러들(1118, 1120, 1122)과 패드들(1134, 1136, 1138) 사이의 임의의 전기적 커플링들(예를 들어, TSV들(1114, 1116) 및 재분배 층 트레이스들)의 물리적 레이아웃들을 정의할 수 있다. 웨이퍼 트랜슬레이터(1100)의 설계 및 구성에 이용된 예시적인 사전 설계된 브릭(1400)이 도 14에 도시된다. 브릭은 정면도(도 14(a)), 꼭대기 평면도(도 14(b)), 및 바닥부 평면도(도 14(c))로 도시되어 있다. 일부 경우, 웨이퍼 트랜슬레이터가 형성되는 브릭 또는 브릭들은 (예를 들어, 컴퓨터 판독 가능한 매체에 저장된 전자 기술서들로서) 설계 스테이지에서만 존재할 수 있고, 브릭들이 웨이퍼 트랜슬레이터 설계에 전자적으로 배치된 후에, 웨이퍼 트랜슬레이터는 물리적 브릭들이 전체로서 웨이퍼 트랜슬레이터와 분리 불가능한 단일 유닛으로서 형성될 수 있다. 다른 경우, 브릭들은 그로부터 연장하는 전도성 특징부들(예를 들어, 프로브들(1512, 1514, 1516))을 갖는 실리콘 또는 다른 타입의 기판들(1502)과 같은 하나 이상의 물리적으로 분리된 컴포넌트들(1504, 1506, 1508, 1510)일 수 있거나 그것들을 포함할 수 있다. 도 15를 참조한다. 그로부터 연장하는 전도성 특징부들(1512, 1514, 1516)을 갖는 기판들(1502)을 갖는 물리적으로 분리된 컴포넌트들(1504, 1506, 1508, 1510)의 경우에, 물리적으로 분리된 컴포넌트들(1504, 1506, 1508, 1510)의 기판들(1502)은 공통 지지 기판(1500) 상에 배열될 수 있다. 기판들(1500 및 1502)은 동일한 또는 상이한 물질들로 만들어질 수 있고, 일부 경우에 반도체, 세라믹 또는 인쇄 회로 기판 물질로 만들어질 수 있다(또는 그것을 포함할 수 있다).
물리적으로 분리된 컴포넌트들(1504, 1506, 1508, 1510)의 프로브들(1512, 1514, 1516)은 예를 들어, 와이어 본딩 또는 표면 실장 기술들을 이용하여 지지 기판(1500) 상의 패드들에 결합될 수 있다. 도 15에 도시된 장치는 다른 방법으로 도 11에 도시된 장치와 유사하게 구성될 수 있다.
본 설명의 목적을 위해, 트랜슬레이터 장치의 프로브들이 공통 기판 상에 형성되든지, 공통 기판에 부착되는 기판들 상에 형성되든지 상관없이, 그로부터 연장하는 프로브들을 갖는 스페이스 트랜스포머 또는 트랜슬레이터 장치가 "프로브 카드"라고 고려된다. 웨이퍼 트랜슬레이터는 트랜슬레이터 장치의 프로브들 전부가 공통 기판 상에 형성되는 스페이스 트랜스포머 또는 트랜슬레이터 장치의 형태이다. 따라서, 도 11 및 도 15는 둘다 프로브 카드들(1100, 1500)을 예시하지만, 도 11은 웨이퍼 트랜슬레이터를 예시하는, 이들 도면들 중 유일한 도면이다. 구절 "프로브 카드"는 웨이퍼 트랜슬레이터들뿐만 아니라, 실리콘 프레임들 또는 실리콘 인터포저들과 같은 디바이스들도 포함하도록 의도된다.
테스트 시스템이 도 11 또는 도 15에 도시된 트랜슬레이터 장치를 포함하든지, 또는 표준화 물리적 레이아웃들을 갖는 테스트 액세스 인터페이스들을 갖는 유사한 형태의 트랜슬레이터 장치를 포함하든지 상관없이, 시스템의 비용은 재사용가능한 프로브 헤드에 집중되고, 애플리케이션 특정 웨이퍼 트랜슬레이터 또는 프로브 카드의 비용에 집중되지 않는다. 따라서, 도 11 및 도 15에 도시된 시스템들은 (이전의 프로세스 개발에 보통 이용되는) 셔틀 혼합 웨이퍼 설계들(shuttle mixed wafer designs)과 잘 작동한다.
도 16은 도 11에 도시된 웨이퍼 트랜슬레이터에 대한 수정을 예시한다. 특히, 도 16에 도시된 웨이퍼 트랜슬레이터(1600)는 그 위에 형성된 스위칭 매트릭스(1602)를 갖는다. 예시에 의해, 스위칭 매트릭스(1602)는 4개의 스위칭 회로(1604, 1606, 1608, 1610)를 갖고, 이 스위칭 회로들 각각은 쓰루-실리콘 전도체들 및 프로브들(1612, 1614, 1616, 1618)의 상이한 그룹들에 결합된다. 각각의 스위칭 회로(1604, 1606, 1608, 1610)는 테스트 시스템으로부터 수신된 신호들에 의해 병렬로 동작될 수 있으므로, 테스트 시스템 리소스들은 웨이퍼 트랜슬레이터 상의 프로브들(1612, 1614, 1616, 1618)의 그룹들이 접속되는 테스트 액세스 인터페이스들(1620, 1622, 1624, 1626) 각각에 대해 순차적으로 이용 가능하게 된다. 원하는 경우, 스위칭 회로들(1604, 1606, 1608, 1610)은 또한 스위칭 회로가 접속되는 테스트 액세스 인터페이스들(1620, 1622, 1624, 1626) 중 복수 또는 전부에 대한 테스트 시스템 신호들의 팬-아웃, 또는 그로부터의 테스트 신호 응답들의 팬-인을 제공하도록 구성될 수 있다.
일부 경우, 프로브 헤드는 스위칭 회로들(1604, 1606, 1608, 1610) 각각에 순차적으로 접촉할 수 있다. 다른 경우, 프로브 헤드는 스위칭 회로들(1604, 1606, 1608, 1610) 전부를 병렬로 접촉 및 동작하도록 구성될 수 있다.
스위칭 매트릭스(1602)의 구성은 웨이퍼(1628) 상의 테스트 액세스 인터페이스들(1620, 1622, 1624, 1626)의 고유 레이아웃에 의존하기 때문에, 도 16에 도시된 웨이퍼 트랜슬레이터(1600)는 통상적으로 도 11에 도시된 웨이퍼 트랜슬레이터보다 설계하는 데 더 오래 걸린다. 스위칭 매트릭스(1602)는 또한 웨이퍼 트랜슬레이터(1600)를 형성하는 데 요구되는 시간 및 비용을 증가시킨다. 그러나, 스위칭 매트릭스(1602)를 갖는 웨이퍼 트랜슬레이터(1600)는 그것이 프로브 헤드 인덱싱 시간을 줄이거나 제거하며, 반도체 다이(1630, 1632, 1634, 1636)의 멀티사이트 테스팅을 가능하게 한다는 점에서 유용하다. 일부 경우, 스위칭 매트릭스(1602)는 하나의 터치다운 웨이퍼 테스팅을 제공하도록 설계될 수 있다. "하나의 터치다운 웨이퍼 테스팅"은 프로브 헤드가 웨이퍼 트랜슬레이터(1600) 또는 프로브 카드 상의 터치 다운을 한번만 필요로 한다는 것을 의미한다. 웨이퍼(1628) 상의 상이한 테스트 액세스 인터페이스들(1620, 1622, 1624, 1626)에 대한 접속들이 그 다음에 프로브 헤드를 재-인덱싱하는 대신에 스위칭 매트릭스(1602)를 동작시킴으로써 만들어진다. 더 적은(또는 하나의) 터치다운 웨이퍼 테스팅은 (도 16에 도시된 4개의 스위칭 회로들(1604, 1606, 1608, 1610)에 비해) 프로브 헤드 상의 프로브 세트들의 개수를 증가시키거나 단일 스위칭 회로에 웨이퍼 트랜슬레이터의 프로브 그룹들 전부를 결합함으로써 실현될 수 있다.
예시에 의해, 스위칭 매트릭스(1602)는 웨이퍼 트랜슬레이터(1600) 상에 직접 형성된 스위치들, 또는 웨이퍼 트랜슬레이터(1600)에 전기적으로 결합된 집적 회로들에 형성된 스위치들을 이용하여 구현될 수 있다. 일부 실시예들에서, 스위칭 매트릭스(1602)는 다른 수동 또는 능동 회로 컴포넌트들로 대체 또는 보충될 수 있다. 웨이퍼 트랜슬레이터(1600)의 밑면에 더 짧은 프로브 길이들(즉, 웨이퍼(1628)에 접촉하기 위한 짧은 프로브들)을 허용하기 위하여, 스위칭 회로들(1604, 1606, 1608, 1610)은 웨이퍼(1628)를 마주보는 표면의 맞은편에 있는 웨이퍼 트랜슬레이터(1600)의 표면상에 형성되거나, 그에 부착될 수 있다.
스위칭 매트릭스(1602)의 추가 이외에, 도 16에 도시된 웨이퍼 트랜슬레이터(1600)는 도 11에 도시된 웨이퍼 트랜슬레이터와 유사하게 구성될 수 있다. 예를 들어, 웨이퍼 트랜슬레이터(1600)는 전도성 필러들이 웨이퍼(1628) 상의 반도체 다이들(1630, 1632, 1634, 1636)에 접촉하기 위한 복수의 프로브를 제공하도록, 전도성 필러들, 땜납 범프들 또는 다른 전도성 특징부들이 연장하는 쓰루-기판 전도체들을 포함할 수 있다. 웨이퍼 트랜슬레이터(1600)는 예시일 뿐이고, 도 16에 개시된 본 발명의 원리들은 다른 타입들의 프로브 카드들에 쉽게 적용될 수 있다는 것이 이 기술분야의 통상의 기술자에 의해 이해될 것이다.
도 17은 표준화 물리적 레이아웃들을 갖는 스크라이브 라인 테스트 액세스 인터페이스들을 갖는 웨이퍼를 테스트하기 위한 또 다른 시스템을 예시한다. 시스템(1700)은 임의의 웨이퍼 트랜슬레이터 또는 프로브 카드를 제거하고, 그 대신에 웨이퍼(1700)를 직접 프로빙하기 위한 프로브 헤드(1702)를 포함한다. 프로브 헤드(1702)는 임의의 개수의 프로브 세트들을 포함할 수 있고, 프로브 세트들 각각은 테스트 액세스 인터페이스의 표준화 물리적 레이아웃에 대응하는 표준화 물리적 레이아웃을 갖는다. 예시에 의해, 프로브 헤드(1702)는 4개의 프로브 세트들(1704, 1706, 1708, 1710)을 갖고, 그것들 각각은 웨이퍼(1728) 상의 개개의 테스트 액세스 인터페이스(1712, 1714, 1716, 1718)와 인터페이스하기 위한 표준화 물리적 레이아웃을 갖는다. 예시에 의해, 프로브 헤드(1702)는 단일 반도체 다이(1720)에 대응하는 테스트 액세스 인터페이스(1712, 1714, 1716, 1718)와 인터페이스하기 위한 프로브 세트들(1704, 1706, 1708, 1710)을 갖는 것으로 도시된다. 그러나, 프로브 헤드(1702)는 대안적으로 예를 들어, 1) 복수의 반도체 다이들(1720, 1722, 1724, 1726)에 대응하는 테스트 액세스 인터페이스들 중 일부 또는 전부; 2) 반도체 웨이퍼(1110)의 하나 이상의 스크라이브 라인들(1730, 1732)의 테스트 액세스 인터페이스들 중 일부 또는 전부; 3) 반도체 웨이퍼(1728)의 특정 영역 내의 테스트 액세스 인터페이스들 중 일부 또는 전부(예를 들어, 다이들의 X x Y 정렬에 결합된 테스트 액세스 인터페이스들 전부); 또는 4) 반도체 웨이퍼(1728)의 전체 표면 상의 테스트 액세스 인터페이스들 전부와 인터페이스하도록 구성될 수 있다. 대안적으로, 프로브 헤드에 결합된 프로브 세트들은 프로브 헤드의 특정 터치다운이 한번에 프로브 세트들 중 일부 또는 하나만의 정렬 및 이용을 가능하게 하도록, 일반적인 방식으로 배열될 수 있다.
또 다른 구성에서, 테스트 시스템(1800)(도 18)은 복수의 프로브 헤드들(1802, 1804)을 포함할 수 있고, 프로브 헤드들 각각은 단일 또는 복수의 프로브 세트들을 운반하고, 다른 프로브 헤드들에 대하여 고정되거나 독립적으로 조정할 수 있다. 2개의 프로브 헤드들(1802, 1804)만이 도 18에 도시되지만, 테스트 시스템(1800)에는 임의 개수의 프로브 헤드들이 포함될 수 있다. 복수의 프로브 헤드들(1802, 1804)을 갖는 경우, 각각의 프로브 헤드(1802, 1804)에는, 일부 경우에 프로브 헤드들(1802, 1804)이 상이한 웨이퍼들 상에서 표준화 테스트 액세스 인터페이스들의 더 많은 다양한 배열들과 관련하여 이용 가능하게 만들 수 있는, 상이한 타입의 테스트 액세스 인터페이스가 제공될 수 있다. 여하튼, 프로그램된 로보틱스(1150)를 이용하여 웨이퍼(1728)와 관련하여 상이한 위치들로 하나 이상의 프로브 헤드들(1802, 1804)을 이동시킬 수 있다.
일부 경우, 프로브 세트들(1704, 1706, 1708, 1710)은 특정 피시험 웨이퍼(1728)의 하나 이상의 스크라이브 라인들에 포함된 테스트 액세스 인터페이스들(1712, 1714, 1716, 1718)에 대응하는 배열에서, 프로브 헤드(1702)에 착탈식으로 부착될 수 있다. 이들 실시예들에서, 각 프로브 세트는 도 11에 도시된 웨이퍼 트랜슬레이터의 기판(1112)에 유사하게 형성되는 소형 기판(예를 들어, 1900 또는 1902; 도 19) 상에 구성될 수 있다. 그러나, 각 기판(1900, 1902)은 1개 또는 소수의 프로브 세트들(1706, 1708)에 한정되지 않을 수 있고, 커넥터(예를 들어, 1904 또는 1906), 땜납, 접착제, 또는 다른 수단(예를 들어, 진공)을 통해 프로브 헤드(1702)에 부착될 수 있다. 이러한 식으로, 프로브 헤드(1702)는 애플리케이션 특정 방식으로 구성될 수 있다.
각 프로브 세트의 프로브들은 예를 들어, 반도체 기판의 쓰루-기판 전도체들로부터 연장하는 전도성 요소들(예를 들어, 전도성 필러들 또는 땜납 범프들)에 의해 제공될 수 있다.
웨이퍼(1728)를 테스트하기 위하여, 도 17에 도시된 프로브 헤드(1702)는 피시험 웨이퍼(1728)에 대해 정렬되고 나서, 프로그램된 로보틱스(1050)를 이용하여 웨이퍼(1728)의 테스트 액세스 인터페이스를 가로지를 수 있다. 프로브 헤드들(1702, 1902)이 그 위에 포함된 상이한 프로브 세트들을 가질 수 있는 복수의 프로브 헤드들(1702, 1902(도 19))의 경우에, 프로브 헤드들(1702, 1902)은 순차적으로(하나의 프로브 헤드가 다른 프로브 헤드 다음에 가로지르는 경우), 또는 병렬로(복수의 프로브 헤드가 상이한 경로들을 지나가는 경우), 대응하는 테스트 액세스 인터페이스들을 개별적으로 가로지를 수 있다.
본 명세서에 설명된 테스트 시스템들, 웨이퍼 트랜슬레이터들, 프로브 카드들 또는 프로브 헤드들 중 임의의 것은 스택형 다이들(예를 들어, W2W 또는 C2W 스택 프로세스를 이용하여 적층된 다이들)을 테스트하기 위해 이용 또는 구성될 수 있다. 일부 경우, 스택형 다이들은 스택형 다이 구조의 어느 한 측면 상의 테스트 액세스 인터페이스들을 통해 액세스될 수 있다. 예를 들어, 도 6-8에 도시된 스택형 다이들을 참조한다. 그리고, 스택형 다이들에 대응하는 테스트 액세스 인터페이스들이 전기적으로 결합되는 경우, 스택 내의 다이들 전부는 테스트 액세스 인터페이스들 중 하나에만 접촉함으로써 테스트될 수 있다. 그러한 경우, 비슷한 다이들은 병렬로 테스트될 수 있거나, 비슷한 또는 상이한 다이들은 다이 어드레싱 스킴을 이용하여 한번에 하나씩 테스트될 수 있다.
표준화 물리적 레이아웃들을 갖는 테스트 액세스 인터페이스들은 다양한 형태들을 취할 수 있다는 것이 고려된다. 그러나, 표준화 물리적 레이아웃들은 고속의 동작 또는 신호 무결성이 관심사인 인터페이스들에 대해 특히 유용할 것으로 생각된다. 본 명세서에서 도시되고 설명된 바와 같이 테스트 액세스 인터페이스에 결합되는 것으로부터 이득을 볼 수 있는 I/O 인터페이스들은 다음의 인터페이스들을 포함하며, 이것으로 한정되지 않는다: 무선 주파수(RF) 인터페이스들, 오디오 인터페이스들, 비디오 인터페이스들, 아날로그 혼합 신호(AMS) 인터페이스들, 또는 고속 직렬 인터페이스들. 더욱 구체적으로, 본 명세서에서 도시되고 설명된 바와 같이 테스트 액세스 인터페이스에 결합되는 것으로부터 이득을 볼 수 있는 I/O 인터페이스들은 다음의 인터페이스들을 포함하며, 이것으로 한정되지 않는다: 기가헤르츠(GHz) 범위 무선 주파수(RF), 블루투스, 3G, 4G, GSM(Global Systems Mobile), 아날로그, 아날로그 혼합 신호(AMS), 디지털 텔레비전(DTV), 5.1 오디오, 디지털, 테스트 액세스 포트(TAP), HDMI(High Definition Multimedia Interface), PCI(Peripheral Component Interconnect)e, USB(Universal Serial Bus)x, 디지털 비주얼 인터페이스(DVI), 고속 입출력(HSIO), WiFi, WLAN(Wireless Local Area Network), I2C, 직렬 주변장치 인터페이스 버스(SPI), MIPI(Mobile Industry Processor Interface), 더블 데이터 레이트 3(DDR3), SO-DIMM(small outline dual inline memory module), JTAG(Joint Test Action Group), DPS, 및 클록 분배 회로들.
본 명세서에 개시된 방법들, 장치들 및 시스템들은 그것들이 테스트 액세스 인터페이스들의 표준화를 제공할 뿐만 아니라 그것들이 테스트 인터페이스(예를 들어, 웨이퍼 트랜슬레이터, 프로브 카드 또는 프로브 헤드)가 더욱 신속하게 설계되고 형성될 수 있게 함으로써, "테스트 시간(time to test)"을 감소시킬 수 있기 때문에 유용하다. 그것들은 또한 애플리케이션 특정 테스터-대-DUT 인터페이스들의 자본 비용을 감소시킨다.

Claims (20)

  1. 반도체 디바이스로서,
    i) 제1 복수의 반도체 다이들, ii) 제1 복수의 스크라이브 라인들 - 상기 제1 복수의 스크라이브 라인들 각각은 상기 제1 복수의 반도체 다이들 중 하나 이상에 인접함 - , iii) 상기 제1 복수의 스크라이브 라인들 중 하나 이상에 배치된 제1 테스트 액세스 인터페이스 - 상기 제1 테스트 액세스 인터페이스는 표준화 물리적 레이아웃을 갖는 제1 복수의 쓰루-기판 전도체들(through-substrate conductors)을 가짐 - , 및 iv) 상기 제1 복수의 쓰루-기판 전도체들 중 적어도 일부와 상기 제1 복수의 반도체 다이들 중 적어도 하나 사이의 전기적 커플링들(electrical couplings)을 갖는 제1 웨이퍼; 및
    상기 제1 테스트 액세스 인터페이스에 전기적 및 물리적으로 결합되는 제2 테스트 액세스 인터페이스
    를 포함하는 반도체 디바이스.
  2. 제1항에 있어서,
    상기 제1 웨이퍼 상에 적층되고, i) 제2 복수의 반도체 다이들, ii) 제2 복수의 스크라이브 라인들 - 상기 제2 복수의 스크라이브 라인들 각각은 상기 제2 복수의 반도체 다이들 중 하나 이상에 인접함 - , iii) 상기 제2 복수의 스크라이브 라인들 중 하나 이상에 배치된 상기 제2 테스트 액세스 인터페이스 - 상기 제2 테스트 액세스 인터페이스는 표준화 물리적 레이아웃을 갖는 제2 복수의 쓰루-기판 전도체들을 가짐 - , 및 iv) 상기 제2 복수의 쓰루-기판 전도체들 중 적어도 일부와 상기 제2 복수의 반도체 다이들 중 적어도 하나 사이의 전기적 커플링들을 갖는 제2 웨이퍼; 및
    상기 제1 테스트 액세스 인터페이스와 상기 제2 테스트 액세스 인터페이스 사이의 전기적 커플링들
    을 더 포함하는 반도체 디바이스.
  3. 제1항에 있어서,
    i) 제2 웨이퍼로부터 커트된 하나 이상의 반도체 다이의 세트, ii) 하나 이상의 스크라이브 라인들의 세트 - 상기 하나 이상의 스크라이브 라인들의 세트 각각은 상기 하나 이상의 반도체 다이들의 세트 내의 적어도 하나의 반도체 다이에 인접함 - , iii) 상기 하나 이상의 스크라이브 라인들의 세트 중 하나 이상에 배치된 상기 제2 테스트 액세스 인터페이스 - 상기 제2 테스트 액세스 인터페이스는 상기 표준화 물리적 레이아웃을 갖는 제2 복수의 쓰루-기판 전도체들을 가짐 - , 및 iv) 상기 제2 복수의 쓰루-기판 전도체들 중 적어도 일부와 상기 하나 이상의 반도체 다이들의 세트 중 적어도 하나 사이의 전기적 커플링들을 갖는 기판; 및
    상기 제1 테스트 액세스 인터페이스와 상기 제2 테스트 액세스 인터페이스 사이의 전기적 커플링들
    을 더 포함하는 반도체 디바이스.
  4. 제1항에 있어서,
    알려진 양호한 다이들인 제2 복수의 반도체 다이들; 및
    상기 제1 복수의 반도체 다이들과 상기 제2 복수의 반도체 다이들 사이의 전기적 커플링들
    을 더 포함하는 반도체 디바이스.
  5. 제1항에 있어서, 상기 복수의 쓰루-기판 전도체들 중 적어도 일부는 접지 차폐 신호 라인(ground-shielded signal line)을 정의하는 반도체 디바이스.
  6. 제1항에 있어서, 상기 복수의 쓰루-기판 전도체들은 쓰루-실리콘 비아들(through-silicon vias; TSVs)을 포함하는 반도체 디바이스.
  7. 웨이퍼 상에 요소들을 레이아웃하기 위한 방법으로서,
    컴퓨터를 이용하여,
    상기 웨이퍼 상의 복수의 반도체 다이들의 위치들을 전자적으로 특정하는 단계 - 상기 반도체 다이들의 상기 위치들은 상기 반도체 다이들에 인접한 스크라이브 라인들을 정의함 - ;
    복수의 테스트 액세스 인터페이스 중에서 제1 테스트 액세스 인터페이스를 전자적으로 선택하는 단계 - 선택된 제1 테스트 액세스 인터페이스는 상기 웨이퍼 상의 상기 반도체 다이들의 물리적 레이아웃에 독립적인 표준화 물리적 레이아웃을 가짐 - ;
    상기 웨이퍼 상의 상기 반도체 다이들의 상기 물리적 레이아웃과 관련하여 상기 선택된 제1 테스트 액세스 인터페이스의 인스턴스(instance)의 위치를 전자적으로 특정하는 단계 - 상기 위치는 상기 선택된 제1 테스트 액세스 인터페이스의 상기 인스턴스가 상기 스크라이브 라인들 중 하나 이상에 배치되게 함 - ;
    상기 선택된 제1 테스트 액세스 인터페이스의 상기 인스턴스와 상기 반도체 다이들 중 적어도 하나 사이의 복수의 전기적 커플링들을 전자적으로 특정하는 단계; 및
    상기 제1 테스트 액세스 인터페이스에 전기적 및 물리적으로 제2 테스트 액세스 인터페이스를 결합하는 단계
    를 포함하는 레이아웃 방법.
  8. 제7항에 있어서, 상기 전자적으로 선택된 제1 테스트 액세스 인터페이스는, 무선 주파수(RF) 인터페이스, 오디오 인터페이스, 비디오 인터페이스, 아날로그 혼합 신호(analog mixed signal) 인터페이스, 및 고속 직렬 인터페이스로 이루어지는 그룹 중 하나인 레이아웃 방법.
  9. 제7항에 있어서, 상기 선택된 제1 테스트 액세스 인터페이스의 상기 표준화 물리적 레이아웃은 접지 차폐 신호 라인을 정의하는 레이아웃 방법.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
KR1020137035106A 2011-06-30 2011-06-30 웨이퍼의 스크라이브 라인들에 배치된 테스트 액세스 인터페이스에 전기적으로 결합되는 반도체 다이들에 접촉하기 위한 방법, 장치, 및 시스템들 KR101682751B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2011/042680 WO2013002806A1 (en) 2011-06-30 2011-06-30 Methods, apparatus, and systems for contacting semiconductor dies that are electrically coupled to test access interface positioned in scribe lines of a wafer

Publications (2)

Publication Number Publication Date
KR20140039008A KR20140039008A (ko) 2014-03-31
KR101682751B1 true KR101682751B1 (ko) 2016-12-05

Family

ID=47424458

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020137035106A KR101682751B1 (ko) 2011-06-30 2011-06-30 웨이퍼의 스크라이브 라인들에 배치된 테스트 액세스 인터페이스에 전기적으로 결합되는 반도체 다이들에 접촉하기 위한 방법, 장치, 및 시스템들

Country Status (5)

Country Link
US (1) US9632109B2 (ko)
JP (1) JP5826926B2 (ko)
KR (1) KR101682751B1 (ko)
CN (1) CN103797570B (ko)
WO (1) WO2013002806A1 (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10015916B1 (en) 2013-05-21 2018-07-03 Xilinx, Inc. Removal of electrostatic charges from an interposer via a ground pad thereof for die attach for formation of a stacked die
US9960227B2 (en) * 2013-09-11 2018-05-01 Xilinx, Inc. Removal of electrostatic charges from interposer for die attachment
US10281518B2 (en) * 2014-02-25 2019-05-07 Formfactor Beaverton, Inc. Systems and methods for on-wafer dynamic testing of electronic devices
US9995770B2 (en) * 2014-03-21 2018-06-12 Taiwan Semiconductor Manufacturing Company Limited Multidirectional semiconductor arrangement testing
TWI571642B (zh) * 2015-09-10 2017-02-21 新特系統股份有限公司 使用單一探針測試晶片的多個連接墊的測試裝置及方法
JP2017096949A (ja) * 2015-11-24 2017-06-01 フォトン・ダイナミクス・インコーポレーテッド セル接触プロービングパッドを使用して平面パネル型表示装置を電気的に検査するためのシステムおよび方法
US10535572B2 (en) * 2016-04-15 2020-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Device arrangement structure assembly and test method
CN105845597A (zh) * 2016-05-13 2016-08-10 中国航天科技集团公司第九研究院第七七研究所 用于硅通孔叠层芯片的测试方法
KR102537526B1 (ko) * 2016-05-31 2023-05-26 삼성전자 주식회사 반도체 장치
CN106226671A (zh) * 2016-07-28 2016-12-14 上海华力微电子有限公司 一种晶圆级可靠性热载子的并行测试方法
US11275109B2 (en) * 2017-03-07 2022-03-15 Sri International Apparatus, system, and method for an integrated circuit
KR102333452B1 (ko) 2017-09-28 2021-12-03 삼성전자주식회사 반도체 소자 및 그 제조방법
US11061068B2 (en) * 2017-12-05 2021-07-13 Intel Corporation Multi-member test probe structure
US11204555B2 (en) 2017-12-28 2021-12-21 Intel Corporation Method and apparatus to develop lithographically defined high aspect ratio interconnects
CN108919084A (zh) * 2018-06-28 2018-11-30 上海华力微电子有限公司 一种多项目晶圆的联合测试方法
TWI701438B (zh) * 2019-05-06 2020-08-11 美商第一檢測有限公司 檢測設備
US11100270B1 (en) * 2019-06-21 2021-08-24 Synopsys, Inc. Pattern based die connector assignment using machine learning image recognition

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10303259A (ja) * 1997-04-28 1998-11-13 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6133582A (en) * 1998-05-14 2000-10-17 Lightspeed Semiconductor Corporation Methods and apparatuses for binning partially completed integrated circuits based upon test results
US6215320B1 (en) * 1998-10-23 2001-04-10 Teradyne, Inc. High density printed circuit board
JP2004111539A (ja) 2002-09-17 2004-04-08 Matsushita Electric Ind Co Ltd 半導体装置、及びその検査方法
US6937047B2 (en) * 2003-08-05 2005-08-30 Freescale Semiconductor, Inc. Integrated circuit with test pad structure and method of testing
US7714443B2 (en) 2006-07-19 2010-05-11 Taiwan Semiconductor Manufacturing Co., Ltd. Pad structure design with reduced density
US20080252330A1 (en) * 2007-04-16 2008-10-16 Verigy Corporation Method and apparatus for singulated die testing
US20100073018A1 (en) * 2008-09-23 2010-03-25 Tektronix, Inc. Adjustable probe head
US7986042B2 (en) * 2009-04-14 2011-07-26 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
EP2290686A3 (en) * 2009-08-28 2011-04-20 STMicroelectronics S.r.l. Method to perform electrical testing and assembly of electronic devices
WO2012128760A1 (en) * 2011-03-22 2012-09-27 Verigy (Singapore) Pte. Ltd. System and method for electronic testing of partially processed devices

Also Published As

Publication number Publication date
US9632109B2 (en) 2017-04-25
JP2014526141A (ja) 2014-10-02
KR20140039008A (ko) 2014-03-31
US20140002122A1 (en) 2014-01-02
JP5826926B2 (ja) 2015-12-02
WO2013002806A1 (en) 2013-01-03
CN103797570A (zh) 2014-05-14
CN103797570B (zh) 2016-12-21

Similar Documents

Publication Publication Date Title
KR101682751B1 (ko) 웨이퍼의 스크라이브 라인들에 배치된 테스트 액세스 인터페이스에 전기적으로 결합되는 반도체 다이들에 접촉하기 위한 방법, 장치, 및 시스템들
US9970961B2 (en) Probe card for testing wafers with fine pitch circuit
US8901949B2 (en) Probe card for testing a semiconductor chip
JP2014062925A (ja) 信号測定装置
US9733304B2 (en) Semiconductor device test apparatuses
US20080018350A1 (en) Test probe for integrated circuits with ultra-fine pitch terminals
WO2006108439A1 (en) Ic chip package, test equipment and interface for performing a functional test of a chip contained within said chip package
US7998853B1 (en) Semiconductor device with through substrate vias
EP2183603B1 (en) Multi-site probe
US6836130B2 (en) Method and apparatus for wafer scale testing
US8860448B2 (en) Test schemes and apparatus for passive interposers
US7535239B1 (en) Probe card configured for interchangeable heads
TWI281033B (en) Method and apparatus for providing PCB layout for probe card
US6639420B1 (en) Common probe card for flip-chip devices
KR100674938B1 (ko) 멀티칩 테스트용 프로브 카드
KR100798724B1 (ko) 웨이퍼 테스트 방법 및 이를 위한 프로브 카드
KR101458119B1 (ko) 프로브 카드
US9069015B2 (en) Interface board of a testing head for a test equipment of electronic devices and corresponding probe head
US20030234660A1 (en) Direct landing technology for wafer probe
KR101509198B1 (ko) 프로브 카드용 분리형 컨택터
EP2872906B1 (en) Interface board of a testing head for a test equipment of electronic devices and corresponding testing head
KR20110119034A (ko) 반도체 디바이스 테스트 유닛

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
FPAY Annual fee payment

Payment date: 20191023

Year of fee payment: 4