KR100791074B1 - 귀금속을 함유하는 장벽막을 갖는 콘택 구조체, 이를채택하는 강유전체 메모리 소자 및 그 제조방법들 - Google Patents

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Abstract

귀금속을 함유하는 장벽막을 갖는 콘택 구조체가 제공된다. 상기 콘택 구조체는 반도체 기판 상의 층간절연막 및 상기 층간절연막을 관통하여 상기 반도체 기판에 전기적으로 접속된 콘택 플러그를 구비한다. 상기 콘택 플러그의 측벽 및 하부면을 둘러싸는 하부 장벽 패턴 및 상기 콘택 플러그의 상부면과 접촉하는 상부 장벽 패턴이 제공된다. 상기 하부 및 상부 장벽 패턴들은 귀금속을 함유한다. 상기 콘택 구조체를 채택하는 강유전체 메모리 소자 및 그 제조방법들 또한 제공된다.

Description

귀금속을 함유하는 장벽막을 갖는 콘택 구조체, 이를 채택하는 강유전체 메모리 소자 및 그 제조방법들{Contact structure having a barrier layer containing noble metal, ferroelectric random access memory device employing the same and methods of fabricating the same}
도 1은 본 발명의 제1 실시예에 따른 강유전체 메모리 소자의 일 부분을 도시한 단면도이다.
도 2는 본 발명의 제2 실시예에 따른 강유전체 메모리 소자의 일 부분을 도시한 단면도이다.
도 3은 본 발명의 제3 실시예에 따른 강유전체 메모리 소자의 일 부분을 도시한 단면도이다.
도 4는 본 발명의 제4 실시예에 따른 강유전체 메모리 소자의 일 부분을 도시한 단면도이다.
도 5는 본 발명의 제5 실시예에 따른 강유전체 메모리 소자의 일 부분을 도시한 단면도이다.
도 6은 본 발명의 제6 실시예에 따른 강유전체 메모리 소자의 일 부분을 도시한 단면도이다.
도 7 내지 도 11은 본 발명의 일 실시예에 따른 강유전체 메모리 소자의 제 조방법을 설명하기 위한 단면도들이다.
도 12 및 도 13은 본 발명의 다른 실시예에 따른 강유전체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 14는 본 발명의 또 다른 실시예에 따른 강유전체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 15는 본 발명의 또 다른 실시예에 따른 강유전체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 귀금속을 함유하는 장벽막을 갖는 콘택 구조체, 이를 채택하는 강유전체 메모리 소자 및 그 제조방법들에 관한 것이다.
반도체 메모리 소자들 중에 강유전체 메모리 소자는 전원이 공급되지 않을지라도 전 상태의 데이터를 간직하는 비휘발성 특성을 갖는다. 이에 더하여, 강유전체 메모리 소자는 디램 및 에스램과 같이 낮은 전원 전압에서 동작하는 특성을 갖는다. 따라서, 강유전체 메모리 소자는 스마트 카드 등에 널리 사용될 수 있는 유력한 후보로 각광을 받고 있다.
강유전체 메모리 소자는 복수개의 강유전체 메모리 셀들을 포함하고, 상기 강유전체 메모리 셀들의 각각은 차례로 적층된 하부전극, 강유전체막 및 상부전극 을 포함한다. 상기 강유전체 커패시터들은 실리콘 산화막과 같은 층간절연막으로 덮여진다. 따라서, 플라즈마 공정과 같은 후속 공정을 실시할 때, 상기 층간절연막을 관통하여 수소 이온들이 상기 강유전체막 내로 침투할 수 있다. 상기 강유전체막 내로 수소 이온들이 침투하면, 상기 강유전체막의 특성, 예컨대 분극 특성이 열화될 수 있다. 이는 상기 수소이온들이 상기 강유전체막 내의 산소원자들과 반응하여 산소 공공(oxygen vacancy)을 유발시키기 때문이다.
최근에, 수소 이온들이 상기 강유전체 커패시터 내로 침투하는 것을 방지하기 위하여, 상기 강유전체 커패시터들을 덮는 수소 장벽막(hydrogen barrier layer)을 형성하는 기술이 널리 채택되고 있다. 상기 수소 장벽막을 채택하는 강유전체 메모리 소자 및 그 제조방법이 미국특허공개번호(US Patent Publication No.) US 2006/0002170 A1에 "반도체 기억 장치 및 그 제조방법(semiconductor storage device and method of manufacturing the same)"이라는 제목으로 쿠무라 등(Kumura et al.)에 의해 개시된 바 있다.
쿠무라 등에 따르면, 반도체 기판 상에 강유전체 커패시터들을 형성하고, 상기 강유전체 커패시터들을 덮는 절연막 및 수소 장벽막을 형성한다. 상기 수소 장벽막 상에 층간절연막을 형성하고, 상기 층간절연막, 수소 장벽막 및 절연막을 패터닝하여 상기 강유전체 커패시터의 상부전극을 노출시키는 비아홀 및 트렌치를 형성한다. 이어서, 상기 비아홀 및 트렌치 내에 각각 플레이트 콘택 플러그 및 플레이트 라인을 형성한다. 상기 플레이트 콘택 플러그 및 플레이트 라인은 폴리실리콘 막 또는 텅스텐막으로 형성할 수 있다. 상기 텅스텐막은 WF6 (tungsten hexafluoride) 가스 및 수소를 함유하는 환원 가스(reducing gas)를 사용하여 형성할 수 있다. 따라서, 상기 플레이트 콘택 플러그 및 플레이트 라인을 텅스텐막으로 형성하는 경우에, 상기 환원 가스로부터 수소 이온들이 발생할 수 있고, 상기 수소 이온들은 상기 강유전체 커패시터 내로 주입될 수 있다. 결과적으로, 상기 강유전체 커패시터를 덮는 수소 장벽막을 형성할지라도, 상기 텅스텐 플러그 및 텅스텐 라인을 형성하는 동안 수소이온들이 상기 강유전체 커패시터 내로 주입되는 것을 방지하기가 어렵다.
또 다른 종래의 기술에 따르면, 반도체 기판 상에 강유전체 커패시터를 형성하고, 상기 강유전체 커패시터를 덮는 층간절연막을 형성한다. 상기 층간절연막을 패터닝하여 상기 강유전체 커패시터를 노출시키는 플레이트 콘택홀을 형성하고, 상기 플레이트 콘택홀 내에 플레이트 콘택 플러그를 형성한다. 상기 층간절연막 상에 상기 플레이트 콘택 플러그를 덮는 플레이트 라인을 형성한다. 상기 플레이트 콘택 플러그이 텅스텐막으로 형성되고 상기 플레이트 라인이 낮은 비저항을 갖는 알루미늄막 또는 구리막으로 형성되는 경우에, 상기 알루미늄막 내의 알루미늄 원자들 또는 상기 구리막 내의 구리 원자들은 상기 텅스텐 플러그 및 상기 층간절연막 사이의 계면을 통하여 상기 강유전체 커패시터 내로 확산될 수 있다. 그 결과, 상기 강유전체 커패시터의 특성, 즉 히스테리시스 특성이 현저히 저하될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체 기판 상에 콘택 플러그 및/또는 콘택 플러그를 덮는 금속 배선을 형성하는 동안 수소 이온들 또는 금속 이온들이 반도체 기판 내로 확산되는 것을 방지하기에 적합한 콘택 구조체 및 그 제조방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 반도체 기판 상에 플레이트 콘택 플러그 및/또는 플레이트 라인을 형성하는 동안 수소 이온들 또는 금속 이온들이 강유전체 커패시터 내로 확산되는 것을 방지하기에 적합한 강유전체 메모리 셀 및 그 제조방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 반도체 기판 상에 플레이트 콘택 플러그 및/또는 플레이트 라인을 형성하는 동안 강유전체 커패시터의 특성이 저하되는 것을 방지하기에 적합한 강유전체 메모리 소자 및 그 제조방법을 제공하는 데 있다.
본 발명의 일 양태에 따르면, 귀금속을 함유하는 장벽막을 구비하는 콘택 구조체가 제공된다. 상기 콘택 구조체는 반도체 기판 상의 층간절연막 및 상기 층간절연막을 관통하여 상기 반도체 기판에 전기적으로 접속된 콘택 플러그를 포함한다. 상기 콘택 플러그의 측벽 및 하부면을 둘러싸는 하부 장벽 패턴 및 상기 콘택 플러그의 상부면과 접촉하는 상부 장벽 패턴중 적어도 어느 하나를 구비하는 장벽 패턴을 제공되고, 상기 하부 및 상부 장벽 패턴들은 귀금속을 함유한다.
본 발명의 다른 양태에 따르면, 귀금속을 함유하는 장벽막을 구비하는 강유전체 메모리 셀이 제공된다. 상기 강유전체 메모리 셀은 반도체 기판 상의 하부 층간절연막 및 상기 하부 층간절연막 상에 배치된 강유전체 커패시터(ferroelectric capacitor)를 포함한다. 상기 강유전체 커패시터는 상부 층간절연막으로 덮여지고, 상기 강유전체 커패시터는 상기 상부 층간절연막을 관통하는 플레이트 콘택 플러그에 전기적으로 접속된다. 상기 플레이트 콘택 플러그의 측벽 및 하부면을 둘러싸는 하부 셀 장벽 패턴 및 상기 플레이트 콘택 플러그의 상부면과 접촉하는 상부 셀 장벽 패턴중 적어도 어느 하나를 구비하는 셀 장벽 패턴이 제공된다. 상기 하부 및 상부 셀 장벽 패턴들은 귀금속을 함유한다.
본 발명의 또 다른 양태에 따르면, 귀금속을 함유하는 장벽막을 구비하는 강유전체 메모리 소자가 제공된다. 상기 소자는 셀 영역 및 주변회로 영역을 갖는 반도체 기판을 포함한다. 상기 셀 영역 내의 상기 반도체 기판 및 상기 주변회로 영역 내의 상기 반도체 기판에 각각 제1 및 제2 스위칭 소자들이 제공된다. 상기 스위칭 소자들 및 상기 반도체 기판은 하부 층간절연막으로 덮여진다. 상기 셀 영역 내의 상기 하부 층간절연막 상에 강유전체 커패시터(ferroelectric capacitor)가 배치되고, 상기 제1 스위칭 소자는 상기 강유전체 커패시터에 전기적으로 접속된다. 상기 강유전체 커패시터 및 상기 하부 층간절연막은 상부 층간절연막으로 덮여진다. 상기 강유전체 커패시터는 상기 상부 층간절연막을 관통하는 플레이트 콘택 플러그에 전기적으로 접속된다. 상기 플레이트 콘택 플러그의 측벽 및 하부면을 둘러싸는 하부 셀 장벽 패턴 및 상기 플레이트 콘택 플러그의 상부면과 접촉하는 상 부 셀 장벽 패턴중 적어도 어느 하나를 구비하는 셀 장벽 패턴이 제공된다. 상기 하부 및 상부 셀 장벽 패턴들은 귀금속을 함유한다.
본 발명의 또 다른 양태에 따르면, 귀금속을 함유하는 장벽막을 갖는 콘택 구조체의 제조방법이 제공된다. 상기 콘택 구조체의 제조방법은 반도체 기판 상에 층간절연막을 형성하는 것과, 상기 층간절연막을 패터닝하여 상기 반도체 기판을 노출시키는 콘택홀을 형성하는 것을 포함한다. 상기 콘택홀 내에 콘택 플러그 패턴을 형성한다. 상기 콘택 플러그 패턴은 상기 콘택홀 내의 콘택 플러그와 아울러서 상기 콘택 플러그의 측벽 및 하부면을 둘러싸는 하부 장벽 패턴 및 상기 콘택 플러그의 상부면과 접촉하는 상부 장벽 패턴중 적어도 하나의 장벽 패턴을 구비하도록 형성된다. 상기 콘택 플러그 패턴을 덮는 금속배선을 형성한다.
본 발명의 또 다른 양태에 따르면, 상기 콘택 구조체의 제조방법은 반도체 기판 상에 층간절연막을 형성하는 것과, 상기 층간절연막을 패터닝하여 상기 반도체 기판을 노출시키는 콘택홀을 형성하는 것을 포함한다. 상기 콘택홀 내에 콘택 플러그 패턴을 형성하고, 상기 콘택 플러그 패턴을 덮는 금속배선을 형성한다. 상기 금속배선은 귀금속을 함유하는 금속막으로 형성한다.
본 발명의 또 다른 양태에 따르면, 귀금속을 함유하는 강유전체 메모리 소자의 제조방법이 제공된다. 상기 강유전체 메모리 소자의 제조방법은 반도체 기판 상에 하부 층간절연막을 형성하는 것과, 상기 하부 층간절연막 상에 강유전체 커패시터를 형성하는 것을 포함한다. 상기 강유전체 커패시터를 갖는 기판 상에 상부 층간절연막을 형성하고, 상기 상부 층간절연막을 패터닝하여 상기 강유전체 커패시터 를 노출시키는 플레이트 콘택홀을 형성한다. 상기 플레이트 콘택홀 내에 플레이트 콘택 플러그 패턴을 형성한다. 상기 플레이트 콘택 플러그 패턴은 상기 플레이트 콘택홀 내의 플레이트 콘택 플러그와 아울러서 상기 플레이트 콘택 플러그의 측벽 및 하부면을 둘러싸는 하부 셀 장벽 패턴 및 상기 플레이트 콘택 플러그의 상부면과 접촉하는 상부 셀 장벽 패턴중 적어도 하나의 셀 장벽 패턴을 구비하도록 형성된다. 상기 플레이트 콘택 플러그 패턴을 덮는 플레이트 라인을 형성한다.
본 발명의 또 다른 양태에 따르면, 상기 강유전체 메모리 소자의 제조방법은 반도체 기판 상에 하부 층간절연막을 형성하는 것과, 상기 하부 층간절연막 상에 강유전체 커패시터를 형성하는 것을 포함한다. 상기 강유전체 커패시터를 갖는 기판 상에 상부 층간절연막을 형성하고, 상기 상부 층간절연막을 패터닝하여 상기 강유전체 커패시터를 노출시키는 플레이트 콘택홀을 형성한다. 상기 플레이트 콘택홀 내에 플레이트 콘택 플러그 패턴을 형성한다. 상기 플레이트 콘택 플러그 패턴을 덮으면서 귀금속을 함유하는 플레이트 라인을 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 제1 실시예에 따른 강유전체 메모리 소자의 일 부분을 도시한 단면도이다.
도 1을 참조하면, 셀 영역(A) 및 주변회로 영역(B)을 갖는 반도체 기판(100)이 제공된다. 상기 반도체 기판(100)의 소정영역에 소자분리막(102)이 제공되어 상기 셀 영역(A) 및 주변회로 영역(B) 내에 각각 셀 활성영역(102a) 및 주변 활성영역(102b)을 한정한다. 상기 셀 활성영역(102a) 상에 한 쌍의 제1 스위칭 소자들(SW1', SW1")이 제공될 수 있고, 상기 주변 활성영역(102b) 상에 제2 스위칭 소자(SW2)가 제공될 수 있다. 상기 제1 및 제2 스위칭 소자들(SW1', SW1", SW2)은 모스 트랜지스터들일 수 있다.
상기 스위칭 소자들(SW1', SW1", SW2)을 갖는 기판은 제1 하부 층간절연막(116)으로 덮여질 수 있다. 상기 제1 스위칭 소자들(SW1', WS1")은 상기 제1 하부 층간절연막(116)을 관통하는 제1 내지 제3 콘택 플러그들(118s', 118s", 118d)에 전기적으로 접속되고, 상기 제1 내지 제3 콘택 플러그들(118s', 118s", 118d)은 각각 제1 내지 제3 콘택 패드들(120s', 120s", 120d)로 덮여질 수 있다. 상기 제1 스위칭 소자들(SW1', SW1")이 모스 트랜지스터들인 경우에, 상기 제1 및 제2 콘택 패드들(120s', 120s")은 각각 상기 모스 트랜지스터들의 소오스 영역들에 전기적으로 접속되고, 상기 제3 콘택 패드(120d)는 상기 모스 트랜지스터들의 드레인 영역들에 전기적으로 접속된다. 상기 제3 콘택 패드(120d)는 연장되어 비트라인의 역할을 할 수 있다.
상기 제2 스위칭 소자(SW2) 역시 상기 제1 하부 층간절연막(116)을 관통하는 제1 및 제2 콘택 플러그들(118dd, 118ss)에 전기적으로 접속되고, 상기 제1 및 제2 콘택 플러그들(118dd, 118ss)은 각각 제1 및 제2 콘택 패드들(120dd, 120ss)로 덮여질 수 있다. 상기 제2 스위칭 소자(SW2)가 모스 트랜지스터인 경우에, 상기 제1 및 제2 콘택 패드들(120dd, 120ss)은 각각 상기 모스 트랜지스터의 드레인 영역 및 소오스 영역에 전기적으로 접속될 수 있다.
상기 콘택 패드들(120s', 120s", 120d, 120dd, 120ss) 및 상기 제1 하부 층간절연막(116)은 제2 하부 층간절연막(122)으로 덮여질 수 있다. 상기 제1 및 제2 하부 층간절연막들(116, 122)은 하부 층간절연막(123)을 구성한다. 상기 셀 영역(A) 내의 상기 제1 및 제2 콘택 패드들(120s', 120s")은 각각 상기 제2 하부 층간절연막(122)을 관통하는 제1 및 제2 커패시터 콘택 플러그들(124s', 124s")에 전기적으로 접속될 수 있다. 상기 제1 및 제2 콘택 패드들(120s', 120s") 및 상기 제1 및 제2 콘택 플러그들(118s', 118s")이 제공되지 않는 경우에, 상기 제1 및 제2 커패시터 콘택 플러그들(124s', 124s")은 상기 하부 층간절연막(123)을 관통하여 상기 제1 스위칭 소자들(SW1', SW1")에 직접 접촉할 수 있다.
상기 제2 하부 층간절연막(122) 상에 제1 및 제2 강유전체 커패시터들(132a, 132b)이 제공될 수 있다. 상기 제1 및 제2 강유전체 커패시터들(132a, 132b)의 각각은 차례로 적층된 하부전극(126), 강유전체막(128) 및 상부전극(130)을 포함한다. 이 경우에, 상기 하부전극들(126)은 각각 상기 커패시터 콘택 플러그들(124s', 124s")을 덮도록 제공된다. 상기 강유전체 커패시터들(132a, 132b) 및 상기 하부 층간절연막(123)은 상부 층간절연막(134)으로 덮여진다.
상기 제1 및 제2 강유전체 커패시터들(132a, 132b)의 상부전극들(130)은 각각 상기 상부 층간절연막(134)을 관통하는 플레이트 콘택홀들(136a)에 의해 노출될 수 있고, 상기 주변회로 영역(B)의 상기 제1 및 제2 콘택 패드들(120dd, 120ss)은 각각 상기 제2 하부 층간절연막(122) 및 상기 상부 층간절연막(134)을 관통하는 금속 콘택홀들(136b)에 의해 노출될 수 있다. 상기 주변회로 영역(B) 내의 상기 제1 및 제2 콘택 패드들(120dd, 120ss) 및 상기 제1 및 제2 콘택 플러그들(118dd, 118ss)이 제공되지 않는 경우에, 상기 금속 콘택홀들(136b)은 상기 하부 층간절연막(123) 및 상기 상부 층간절연막(134)을 관통하여 상기 제2 스위칭 소자(SW2)를 직접 노출시킬 수도 있다.
상기 플레이트 콘택홀들(136a)의 각각은 플레이트 콘택 플러그 패턴으로 채워질 수 있다. 상기 플레이트 콘택 플러그 패턴은 상기 플레이트 콘택홀(136a) 내의 플레이트 콘택 플러그(138a) 및 상기 플레이트 콘택 플러그(138a)와 접촉하는 셀 장벽 패턴을 포함할 수 있다. 상기 셀 장벽 패턴은 상기 플레이트 콘택 플러그(138a)의 하부면 및 측벽을 둘러싸는 하부 셀 장벽 패턴(137a) 및 상기 플레이트 콘택 플러그(138a)의 상부면과 접촉하는 상부 셀 장벽 패턴(142a)중 적어도 하나를 포함할 수 있다. 상기 플레이트 콘택 플러그(138a)는 텅스텐 플러그일 수 있고, 상기 하부 및 상부 셀 장벽 패턴들(137a, 142a)은 귀금속을 함유할 수 있다. 예를 들면, 상기 셀 장벽 패턴들(137a, 142a)은 백금막, 루테늄막, 이리듐막, 로듐막, 오스뮴막, 팔라듐막, 스트론튬 루테늄 산화막(SrRuO3), 칼슘 루테늄 산화막(CaRuO3) 및 이리듐 루테늄막(IrRu)중 적어도 하나를 포함할 수 있다.
상기 금속 콘택홀들(136b)의 각각은 금속 콘택 플러그 패턴으로 채워질 수 있다. 상기 금속 콘택 플러그 패턴은 상기 플레이트 콘택 플러그 패턴과 다른 구조를 가질 수 있다. 예를 들면, 상기 금속 콘택 플러그 패턴은 상기 금속 콘택홀(136b)를 채우는 금속 콘택 플러그(138b), 예컨대 텅스텐 플러그만으로 구성될 수 있다. 이와는 달리, 상기 금속 콘택 플러그 패턴은 상기 플레이트 콘택 플러그 패턴과 동일한 구조를 가질 수 있다. 즉, 상기 금속 콘택 플러그 패턴은 상기 금속 콘택홀(136b) 내의 금속 콘택 플러그(138b) 및 상기 금속 콘택 플러그(138b)와 접촉하는 주변회로 장벽 패턴을 포함할 수 있고, 상기 주변회로 장벽 패턴은 상기 금속 콘택 플러그(138b)의 하부면 및 측벽을 둘러싸는 하부 주변회로 장벽 패턴(137b) 및 상기 금속 콘택 플러그(138b)의 상부면과 접촉하는 상부 주변회로 장벽 패턴(142b)중 적어도 하나를 포함할 수 있다. 상기 하부 및 상부 주변회로 장벽 패턴들(137b, 142b) 역시 귀금속을 함유할 수 있다. 즉, 상기 주변회로 장벽 패턴들(137b, 142b)은 상기 셀 장벽 패턴들(137a, 142a)과 동일한 물질막일 수 있다.
상기 상부 층간절연막(134) 상에 플레이트 라인(144a) 및 금속배선들(144b)이 배치될 수 있다. 상기 플레이트 라인(144a)은 상기 플레이트 콘택 플러그 패턴들을 덮도록 배치되고, 상기 금속배선들(144b)은 각각 상기 금속 콘택 플러그 패턴들을 덮도록 배치된다. 상기 플레이트 라인(144a)은 상기 금속배선들(144b)과 동일 한 물질막일 수 있다. 예를 들면, 상기 플레이트 라인(144a) 및 상기 금속배선들(144b) 모두는 알루미늄 배선, 알루미늄 합금 배선, 구리 배선 또는 구리 합금 배선일 수 있다.
본 실시예에서, 상기 셀 장벽 패턴들(137a, 142a)은 상술한 바와 같이 귀금속을 함유하는 도전막을 포함한다. 상기 귀금속을 함유하는 도전막은 상기 텅스텐막과 같은 금속막에 비하여 구리 원자들 또는 알루미늄 원자들의 확산을 방지하는 데 있어서 우수한 효과를 보인다. 따라서, 상기 셀 장벽 패턴들(137a, 142a)은 상기 플레이트 라인(144a) 내의 금속 원자들, 즉 구리 원자들 또는 알루미늄 원자들이 상기 강유전체 커패시터들(132a, 132b) 내로 확산되는 것을 방지할 수 있다.
더 나아가서, 상기 플레이트 콘택 플러그들(138a)이 텅스텐막으로 형성되는 경우에, 수소 이온들이 발생될 수 있다. 그러나, 상기 하부 셀 장벽 패턴(137a)이 제공되면, 상기 플레이트 콘택 플러그들(138a)을 형성하는 동안 생성되는 수소 이온들이 상기 강유전체 커패시터들(132a, 132b) 내로 침투하는 것을 방지할 수 있다. 상기 수소 이온들의 차단 효과(blocking effect)는 본 발명에 따른 강유전체 메모리 소자의 제조방법을 설명할 때 자세히 설명되어질 것이다.
도 2는 본 발명의 제2 실시예에 따른 강유전체 메모리 소자의 일 부분을 도시한 단면도이다. 본 실시예는 상부 층간절연막의 구조에 있어서 도 1에 보여진 실시예와 다르다. 구체적으로, 도 1에 보여진 실시예의 상부 층간절연막은 단일 절연막으로 이루어진 데 반하여, 본 실시예의 상부 층간절연막은 차례로 적층된 복수개의 상부 층간절연막들, 예컨대 제1 및 제2 상부 층간절연막들을 포함한다. 따라서, 본 실시예에서, 상기 상부 층간절연막과 관련된 구성요소들에 대한 설명만을 구체적으로 기재하기로 한다.
도 2를 참조하면, 도 1에 보여진 제2 하부 층간절연막(122) 및 강유전체 커패시터들(132a, 132b)을 갖는 기판 상에 제1 상부 층간절연막(135a)이 적층되고, 상기 제1 상부 층간절연막(135a) 및 상기 제2 하부 층간절연막(122)을 관통하는 제1 및 제2 콘택 플러그들(135dd, 135ss)이 제공된다. 상기 제1 및 제2 콘택 플러그들(135dd, 135ss)은 각각 도 1의 주변회로 영역(B) 내에 보여진 상기 제1 및 제2 콘택 패드들(120dd, 120ss)에 전기적으로 접속될 수 있다. 상기 제1 및 제2 콘택 플러그들(135dd, 135ss)은 제1 금속배선들(244dd, 244ss)로 덮여질 수 있다. 상기 제1 금속배선들(244dd, 244ss) 및 상기 제1 상부 층간절연막(135a)은 제2 상부 층간절연막(135b)으로 덮여진다. 상기 제1 및 제2 상부 층간절연막들(135a, 135b)은 상부 층간절연막(135)을 구성한다.
상기 강유전체 커패시터들(132a, 132b)의 상부전극들(130)은 각각 상기 제1 및 제2 상부 층간절연막들(135a, 135b)을 관통하는 플레이트 콘택홀들(246a)에 의해 노출될 수 있고, 상기 주변회로 영역(B)의 상기 제1 금속배선들(244dd, 244ss)은 각각 상기 제2 상부 층간절연막(135b)을 관통하는 금속 콘택홀들(246b)에 의해 노출될 수 있다.
상기 플레이트 콘택홀들(246a)의 각각은 플레이트 콘택 플러그 패턴으로 채워질 수 있다. 상기 플레이트 콘택 플러그 패턴은 도 1에 보여진 플레이트 콘택 플러그 패턴과 동일한 구조를 가질 수 있다. 즉, 본 실시예의 플레이트 콘택 플러그 패턴은 상기 플레이트 콘택홀(246a) 내의 플레이트 콘택 플러그(249a) 및 상기 플레이트 콘택 플러그(249a)와 접촉하는 셀 장벽 패턴을 포함할 수 있고, 상기 셀 장벽 패턴은 상기 플레이트 콘택 플러그(249a)의 하부면 및 측벽을 둘러싸는 하부 셀 장벽 패턴(248a) 및 상기 플레이트 콘택 플러그(249a)의 상부면과 접촉하는 상부 셀 장벽 패턴(250a)중 적어도 하나를 포함할 수 있다. 또한, 상기 플레이트 콘택 플러그(249a)는 텅스텐 플러그일 수 있고, 상기 하부 및 상부 셀 장벽 패턴들(248a, 250a)은 각각 도 1의 하부 및 상부 셀 장벽 패턴들(137a, 142a)과 동일한 물질막일 수 있다.
상기 금속 콘택홀들(246b)의 각각은 금속 콘택 플러그 패턴으로 채워질 수 있다. 상기 금속 콘택 플러그 패턴 역시 도 1의 금속 콘택 플러그 패턴과 동일한 구조를 가질 수 있다. 즉, 본 실시예의 상기 금속 콘택 플러그 패턴은 상기 금속 콘택홀(246b)를 채우는 금속 콘택 플러그(249b), 예컨대 텅스텐 플러그만으로 구성되거나 금속 콘택 플러그(249b) 및 상기 금속 콘택 플러그(249b)와 접촉하는 주변회로 장벽 패턴을 포함할 수 있다. 상기 주변회로 장벽 패턴은 상기 금속 콘택 플러그(249b)의 하부면 및 측벽을 둘러싸는 하부 주변회로 장벽 패턴(248b) 및 상기 금속 콘택 플러그(249b)의 상부면과 접촉하는 상부 주변회로 장벽 패턴(250b)중 적어도 하나를 포함할 수 있다. 상기 하부 및 상부 주변회로 장벽 패턴들(248b, 250b) 역시 귀금속을 함유할 수 있다. 즉, 상기 하부 및 상부 주변회로 장벽 패턴들(248b, 250b)은 각각 도 1의 하부 및 상부 주변회로 장벽 패턴들(137b, 142b)과 동일한 물질막일 수 있다.
상기 제2 상부 층간절연막(135b) 상에 플레이트 라인(252a) 및 제2 금속배선(252b)이 배치된다. 상기 플레이트 라인(252a) 및 상기 제2 금속배선들(252b) 모두는 알루미늄 배선, 알루미늄 합금 배선, 구리 배선 또는 구리 합금 배선일 수 있다.
상술한 본 실시예 역시 도 1에 보여진 실시예와 동일한 효과를 보일 수 있다.
도 3은 본 발명의 제3 실시예에 따른 강유전체 메모리 소자의 일 부분을 도시한 단면도이다. 본 실시예는 플레이트 라인 및 금속배선들의 구조에 있어서 도 1의 실시예와 다르다. 즉, 도 1에 보여진 실시예의 플레이트 라인 및 금속배선들은 귀금속을 함유하지 않는 반면에, 본 실시예에 따른 플레이트 라인 및 금속배선들은 귀금속을 함유할 수 있다.
도 3을 참조하면, 도 1의 실시예에서 보여진 바와 같이, 강유전체 커패시터들(132a, 132b) 및 제2 하부 층간절연막(122)을 갖는 기판 상에 상부 층간절연막(134)이 제공된다. 또한, 상기 강유전체 커패시터들(132a, 132b)의 상부전극들(130)은 각각 상기 상부 층간절연막(134)을 관통하는 플레이트 콘택홀들(136a)에 의해 노출될 수 있고, 상기 주변회로 영역(B)에 상기 제2 하부 층간절연막(122) 및 상기 상부 층간절연막(134)을 관통하는 금속 콘택홀들(136b)이 제공될 수 있다.
본 실시예에서, 상기 플레이트 콘택홀들(136a)의 각각은 플레이트 콘택 플러그(138a')로 채워질 수 있고, 상기 플레이트 콘택 플러그(138a')는 텅스텐 플러그일 수 있다. 이에 더하여, 상기 플레이트 콘택 플러그(138a')의 측벽 및 하부면은 하부 셀 장벽 패턴(137a')에 의해 둘러싸여질 수 있고, 상기 하부 셀 장벽 패턴(137a')은 도 1의 하부 셀 장벽 패턴(137a)과 동일한 물질막일 수 있다.
상기 금속 콘택홀들(136b)의 각각 역시 금속 콘택 플러그(138b')로 채워질 수 있고, 상기 금속 콘택 플러그(138b')는 텅스텐 플러그일 수 있다. 이에 더하여, 상기 금속 콘택 플러그(138b')의 측벽 및 하부면은 하부 주변회로 장벽 패턴(137b')에 의해 둘러싸여질 수 있고, 상기 하부 주변회로 장벽 패턴(137b')은 도 1의 하부 주변회로 장벽 패턴(137b)과 동일한 물질막일 수 있다.
상기 상부 층간절연막(134) 상에 플레이트 라인(345a) 및 금속배선들(345b)이 배치될 수 있다. 상기 플레이트 라인(345a)은 상기 플레이트 콘택 플러그들(138a')을 덮도록 배치되고, 상기 금속배선들(345b)은 각각 상기 금속 콘택 플러그들(138b')을 덮도록 배치된다.
본 실시예에서, 상기 플레이트 라인(345a)은 차례로 적층된 하부 플레이트 라인(342a) 및 상부 플레이트 라인(344a)을 포함할 수 있고, 상기 금속배선들(345b)의 각각은 차례로 적층된 하부 금속배선(342b) 및 상부 금속배선(344b)을 포함할 수 있다. 상기 하부 플레이트 라인(342a) 및 상기 하부 금속배선들(342b)은 귀금속을 함유하는 도전막이다. 예를 들면, 상기 하부 플레이트 라인(342a) 및 상기 하부 금속배선들(342b)은 백금막, 루테늄막, 이리듐막, 로듐막, 오스뮴막, 팔라듐막, 스트론튬 루테늄 산화막(SrRuO3), 칼슘 루테늄 산화막(CaRuO3) 및 이리듐 루테늄막(IrRu)중 적어도 하나를 포함할 수 있다. 또한, 상기 상부 플레이트 라인(344a) 및 상기 상부 금속배선들(344b)은 알루미늄 배선, 알루미늄 합금 배선, 구리 배선 또는 구리 합금 배선일 수 있다.
상술한 바와 같이 본 실시예에 따르면, 귀금속을 함유하는 하부 플레이트 라인(342a) 상에 알루미늄 또는 구리를 함유하는 상부 플레이트 라인(344a)이 적층된다. 따라서, 상기 하부 셀 장벽 패턴들(137a')이 제공되지 않을지라도, 상기 하부 플레이트 라인(342a)은 상기 상부 플레이트 라인(344a) 내의 금속 원자들(즉, 알루미늄 원자들 또는 구리 원자들)이 상기 플레이트 콘택 플러그들(138a')을 통하여 상기 강유전체 커패시터들(132a, 132b) 내로 확산되는 것을 방지할 수 있다.
도 4는 본 발명의 제4 실시예에 따른 강유전체 메모리 소자의 일 부분을 도시한 단면도이다. 본 실시예는 도 2의 상부 층간절연막을 도 3의 실시예에 적용한 예에 해당한다.
도 4를 참조하면, 도 2의 실시예에 도시된 바와 같이 강유전체 커패시터들(132a, 132b)을 갖는 기판 상에 제1 상부 층간절연막(135a) 및 제2 상부 층간절연막(135b)이 차례로 적층되고, 상기 주변회로 영역(B)의 상기 제1 및 제2 상부 층간절연막들(135a, 135b) 사이에 제1 금속배선들(244dd, 244ss)이 배치된다. 또한, 상기 강유전체 커패시터들(132a, 123b)의 상부전극들(130)은 각각 상기 제1 및 제2 상부 층간절연막들(135a, 135b)을 관통하는 플레이트 콘택홀들(246a)에 의해 노출되고, 상기 제1 금속배선들(244dd, 244ss)은 각각 상기 제2 상부 층간절연막(135b)을 관통하는 금속 콘택홀들(246b)에 의해 노출된다.
상기 플레이트 콘택홀들(246a)은 각각 플레이트 콘택 플러그 패턴들로 채워질 수 있고, 상기 금속 콘택홀들(246b)은 각각 금속 콘택 플러그 패턴들로 채워질 수 있다. 또한, 상기 제2 상부 층간절연막(135b) 상에 도 3의 실시예에 보여진 플레이트 라인(345a) 및 금속배선들(345b; 즉, 제2 금속배선들)이 배치된다. 상기 플레이트 라인(345a)은 상기 플레이트 콘택 플러그 패턴들을 덮도록 배치되고, 상기 제2 금속배선들(345b)은 각각 상기 금속 콘택 플러그 패턴들을 덮도록 배치된다.
본 실시예에서, 상기 플레이트 콘택 플러그 패턴들의 각각은 상기 플레이트 콘택홀(246a) 내의 플레이트 콘택 플러그(249a')만으로 구성될 수 있고, 상기 금속 콘택 플러그 패턴들의 각각은 상기 금속 콘택홀(246b) 내의 금속 콘택 플러그(249b')만으로 구성될 수 있다. 상기 플레이트 콘택 플러그(249a') 및 금속 콘택 플러그들(249b')은 텅스텐 플러그들일 수 있다. 이에 더하여, 상기 플레이트 콘택 플러그 패턴들의 각각은 상기 플레이트 콘택 플러그(249a') 및 상기 플레이트 콘택 플러그(249a')의 하부면 및 측벽을 둘러싸는 하부 셀 장벽 패턴(248a')을 추가로 포함할 수 있고, 상기 금속 콘택 플러그 패턴들의 각각은 상기 금속 콘택 플러그(249b') 및 상기 금속 콘택 플러그(249b')의 하부면 및 측벽을 둘러싸는 하부 주변회로 장벽 패턴(248b')을 추가로 포함할 수 있다. 상기 하부 셀 장벽 패턴들(248a') 및 하부 주변회로 장벽 패턴들(248b')은 도 2를 참조하여 설명된 하부 셀 장벽 패턴들(248a) 및 하부 주변회로 장벽 패턴들(248b)과 동일한 물질막일 수 있다.
상술한 본 실시예 역시 도 3에 보여진 실시예와 동일한 효과를 보일 수 있 다.
도 5는 본 발명의 제5 실시예에 따른 강유전체 메모리 소자의 일 부분을 도시한 단면도이다. 본 실시예는 플레이트 라인의 구조 및 물질에 있어서 도 3의 실시예와 다르다.
도 5를 참조하면, 본 실시예에 따른 강유전체 메모리 소자는 도 3의 실시예에 보여진 플레이트 라인(345a) 대신에 단일 귀금속막 또는 단일 귀금속 화합물막으로 이루어진 플레이트 라인(544a)을 구비한다. 이와 마찬가지로, 본 실시예에 따른 강유전체 메모리 소자는 도 3의 실시예에 보여진 금속배선들(345b) 대신에 단일 귀금속막 또는 단일 귀금속 화합물막으로 이루어진 금속배선들(544b)을 구비한다. 즉, 상기 플레이트 라인(544a) 및 금속배선들(544b)은 백금막, 루테늄막, 이리듐막, 로듐막, 오스뮴막, 팔라듐막, 스트론튬막, 지르코늄 산화막, 주석산화막(SnO2), 스트론튬 루테늄 산화막(SrRuO3), 칼슘 루테늄 산화막(CaRuO3), 이리듐 루테늄막(IrRu) 및 인듐주석 산화막(Indium Tin Oxide; ITO)중 적어도 하나를 포함하는 단일막일 수 있다.
상술한 바와 같이 본 실시예에 따르면, 상기 플레이트 라인(544a) 및 금속배선들(544b)이 알루미늄 또는 구리를 함유하지 않는다. 따라서, 상기 플레이트 라인(544a) 및 금속배선들(544b)을 형성하는 동안 상기 강유전체 커패시터들(132a, 132b) 내로 알루미늄 원자들 또는 구리 원자들이 확산되는 것을 근본적으로 방지할 수 있다.
도 6은 본 발명의 제6 실시예에 따른 강유전체 메모리 소자의 일 부분을 도시한 단면도이다. 본 실시예는 도 5의 플레이트 라인 및 금속배선들을 도 4의 실시예에 적용한 예에 해당한다.
도 6을 참조하면, 본 실시예에 따른 강유전체 메모리 소자는 도 4의 실시예에 보여진 플레이트 라인(345a) 대신에 도 5의 플레이트 라인(544a)을 구비한다. 이와 마찬가지로, 본 실시예에 따른 강유전체 메모리 소자는 도 4의 실시예에 보여진 금속배선들(345b) 대신에 도 5의 금속배선들(544b)을 구비한다. 즉, 본 실시예에 따른 강유전체 메모리 소자 역시 도 5의 실시예에서와 같이 단일 귀금속막 또는 단일 귀금속 화합물막으로 이루어진 플레이트 라인(544a) 및 금속배선들(544b)을 구비한다.
이제, 본 발명의 몇몇 대표적인 실시예들에 따른 강유전체 메모리 소자의 제조방법들을 설명하기로 한다.
도 7 내지 도 11은 본 발명의 일 실시예에 따른 강유전체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 7을 참조하면, 셀 영역(A) 및 주변회로 영역(B)을 구비하는 반도체 기판(100)을 준비한다. 상기 반도체 기판(100)의 소정영역에 소자분리막(102)을 형성하여 상기 셀 영역(A) 및 주변회로 영역(B) 내에 각각 셀 활성영역(102a) 및 주변 활성영역(B)을 한정한다. 상기 활성영역들(102a, 102b) 상에 게이트 절연막을 형성하고, 상기 게이트 절연막을 갖는 기판 상에 게이트 도전막 및 게이트 캐핑막을 차례로 형성한다. 상기 게이트 캐핑막 및 게이트 도전막을 패터닝하여 상기 셀 활성 영역(102a)의 상부를 가로지르는 제1 및 제2 게이트 패턴들(110a, 110b)과 아울러서 상기 주변 활성영역(102b)의 상부를 가로지르는 제3 게이트 패턴(110c)을 형성한다. 상기 게이트 캐핑막 및 게이트 도전막을 패터닝할 때, 상기 게이트 절연막(104)이 과도 식각되어 상기 활성영역들(102a, 102b)이 노출될 수 있다. 이 경우에, 상기 제1 내지 제3 게이트 패턴들(110a, 110b, 110c)의 각각은 차례로 적층된 게이트 절연막 패턴(104), 게이트 전극(106) 및 게이트 캐핑막 패턴(108)을 포함할 수 있다. 상기 게이트 캐핑막을 형성하는 공정은 생략될 수도 있다. 이 경우에, 상기 제1 내지 제3 게이트 패턴들(110a, 110b, 110c)의 각각은 차례로 적층된 게이트 절연막 패턴(104) 및 게이트 전극(106)을 포함할 수 있다.
상기 제1 내지 제3 게이트 패턴들(110a, 110b, 110c) 및 상기 소자분리막(102)을 이온주입 마스크들로 사용하여 상기 활성영역들(102a, 102b) 내로 불순물 이온들을 주입하여 소오스/드레인 영역들을 형성한다. 상기 소오스/드레인 영역들은 상기 셀 활성영역(102a)의 양 단들 내에 각각 형성된 제1 및 제2 소오스 영역들(114s', 114s"), 상기 제1 및 제2 게이트 패턴들(110a, 110b) 사이의 셀 활성영역(102a) 내에 형성된 공통 드레인 영역(114d), 및 상기 주변 활성영역(102b)의 양 단들 내에 각각 형성된 소오스 영역(114ss) 및 드레인 영역(114dd)을 포함한다. 이에 더하여, 상기 제1 내지 제3 게이트 패턴들(110a, 110b, 110c)의 측벽들 상에 스페이서들(112)을 형성할 수 있다. 상기 스페이서들(112)은 상기 소오스/드레인 영역들을 형성하기 전 또는 후에 형성할 수 있다. 결과적으로, 상기 셀 활성영역(102a)에 상기 공통 드레인 영역(114d)을 공유하는 한 쌍의 제1 스위칭 소자들, 즉 한 쌍의 제1 모스 트랜지스터들이 형성되고, 상기 주변 활성영역(102b)에 제2 스위칭 소자, 즉 제2 모스 트랜지스터가 형성된다.
상기 제1 및 제2 스위칭 소자들을 갖는 기판 상에 제1 하부 층간절연막(116)을 형성한다. 상기 제1 하부 층간절연막(116) 내에 제1 및 제2 소오스 콘택 플러그들(118s', 118s"), 공통 드레인 콘택 플러그(118d), 드레인 콘택 플러그(118dd) 및 소오스 콘택 플러그(118ss)를 형성한다. 상기 제1 및 제2 소오스 콘택 플러그들(118s', 118s")은 각각 상기 제1 및 제2 소오스 영역들(114s', 114s")에 접촉하도록 형성되고, 상기 공통 드레인 콘택 플러그(118d)는 상기 공통 드레인 영역(114d)에 접촉하도록 형성된다. 또한, 상기 드레인 콘택 플러그(118dd) 및 소오스 콘택 플러그(118ss)는 각각 상기 드레인 영역(114dd) 및 상기 소오스 영역(114ss)에 접촉하도록 형성된다.
상기 제1 하부 층간절연막(116) 상에 제1 및 제2 소오스 패드들(120s', 120s"), 공통 드레인 패드(120d), 드레인 패드(120dd) 및 소오스 패드(120ss)를 형성한다. 상기 제1 및 제2 소오스 패드들(120s', 120s")은 각각 상기 제1 및 제2 소오스 콘택 플러그들(118s', 118s")을 덮도록 형성되고, 상기 공통 드레인 패드(120d)는 상기 공통 드레인 콘택 플러그(118d)를 덮도록 형성된다. 또한, 상기 드레인 패드(120dd) 및 소오스 패드(120ss)는 각각 상기 드레인 콘택 플러그(118dd) 및 소오스 콘택 플러그(118ss)를 덮도록 형성된다. 상기 공통 드레인 패드(120d)는 연장되어 비트라인의 역할을 할 수 있다.
도 8을 참조하면, 상기 패드들(120s', 120s", 120d, 120dd, 120ss)을 갖는 기판 상에 제2 하부 층간절연막(122)을 형성한다. 상기 제1 및 제2 하부 층간절연막들(116, 122)은 하부 층간절연막(123)을 구성한다. 상기 제2 하부 층간절연막(122) 내에 상기 제1 및 제2 커패시터 콘택 플러그들(124s', 124s")을 형성한다. 상기 제1 및 제2 커패시터 콘택 플러그들(124s', 124s")은 각각 상기 제1 및 제2 소오스 패드들(120s', 120s")에 접촉하도록 형성된다.
상기 제1 및 제2 커패시터 콘택 플러그들(124s', 124s") 및 상기 제2 하부 층간절연막(122) 상에 하부전극막, 강유전체막 및 상부전극막을 차례로 형성한다. 이어서, 상기 상부전극막, 강유전체막 및 하부전극막을 패터닝하여 상기 제1 및 제2 커패시터 콘택 플러그들(124s', 124s")을 각각 덮는 제1 및 제2 강유전체 커패시터들(132a, 132b)을 형성한다. 결과적으로, 상기 제1 및 제2 강유전체 커패시터들(132a, 132b)의 각각은 차례로 적층된 하부전극(126), 강유전체막 패턴(128) 및 상부전극(130)을 포함하도록 형성될 수 있다.
도 9를 참조하면, 상기 강유전체 커패시터들(132a, 132b)을 갖는 기판 상에 상부 층간절연막(134)을 형성한다. 상기 상부 층간절연막(134) 및 상기 제2 하부 층간절연막(122)을 패터닝하여 상기 상부전극들(130)을 노출시키는 플레이트 콘택홀들(136a)과 아울러서 상기 드레인 패드(120dd) 및 소오스 패드(120ss)를 노출시키는 금속 콘택홀들(136b)을 형성한다. 결과적으로, 상기 플레이트 콘택홀들(136a)은 상기 셀 영역(A) 내에 형성되고, 상기 금속 콘택홀들(136b)은 상기 주변회로 영역(B) 내에 형성된다. 상기 드레인 패드(120dd), 소오스 패드(120ss), 드레인 콘택 플러그(118dd) 및 소오스 콘택 플러그(118ss)를 형성하는 공정들을 생략하는 경우 에, 상기 금속 콘택홀들(136b)은 상기 주변회로 영역(B) 내의 상기 드레인 영역(114dd) 및 소오스 영역(114ss)을 노출시키도록 형성될 수 있다.
상기 플레이트 콘택홀들(136a) 및 상기 금속 콘택홀들(136b)을 갖는 기판 상에 콘택 플러그막(138)을 형성한다. 상기 콘택 플러그막(138)은 상기 콘택홀들136a, 136b)을 채우도록 형성될 수 있다. 또한, 상기 콘택 플러그막(138)은 텅스텐막으로 형성할 수 있다. 상기 텅스텐막은 육불화 텅스텐(tungsten hexafluoride; WF6) 가스 및 수소를 함유하는 환원 가스(reducing gas)를 반응시키어 형성할 수 있다. 이 경우에, 상기 환원 가스로부터 수소 이온들이 생성될 수 있고, 상기 수소 이온들은 상기 강유전체 커패시터들(132a, 132b)의 강유전체막 패턴들(128) 내로 확산되어 상기 강유전체막 패턴들의 특성을 저하시킬 수 있다.
종래의 기술에 따르면, 상기 콘택 플러그막(138)을 텅스텐막으로 형성하는 경우에, 상기 콘택 플러그(138)을 형성하기 전에 타이타늄막 및 타이타늄 질화막을 포함하는 장벽 금속막이 형성될 수 있다. 그러나, 상기 타이타늄막 및 타이타늄 질화막은 수소 이온들의 확산을 방지하는 데 효과적이지 못한 문제점을 갖는다. 따라서, 본 발명의 일 실시예에서, 상기 콘택 플러그막(138)을 형성하기 전에, 상기 콘택홀들(135a, 135b)을 갖는 기판 상에 수소이온들의 확산을 방지하기에 적합한 하부 장벽막(137)을 추가로 형성할 수 있다. 상기 하부 장벽막(137)은 귀금속을 함유하는 도전막으로 형성할 수 있다. 예를 들면, 상기 하부 장벽막(137)은 백금막, 루테늄막, 이리듐막, 로듐막, 오스뮴막, 팔라듐막, 스트론튬막, 지르코늄 산화막, 주 석산화막(SnO2), 스트론튬 루테늄 산화막(SrRuO3), 칼슘 루테늄 산화막(CaRuO3), 이리듐 루테늄막(IrRu) 및 인듐주석 산화막(Indium Tin Oxide; ITO)중 적어도 하나를 포함하는 도전막으로 형성할 수 있다. 이 경우에, 상기 콘택 플러그막(138)을 텅스텐막으로 형성할지라도, 상기 하부 장벽막(137)은 상기 콘택 플러그막(138)을 형성하는 동안 발생되는 수소이온들이 상기 강유전체 커패시터들(132a, 132b) 내로 확산되는 것을 방지할 수 있다.
도 10을 참조하면, 상기 콘택 플러그막(138) 및 상기 하부 장벽막(137)을 평탄화시키어 상기 상부 층간절연막(134)의 상부면을 노출시킨다. 상기 평탄화 공정은 화학기계적 연마 기술을 사용하여 진행할 수 있다. 계속해서, 상기 평탄화된 콘택 플러그막 및 상기 상기 평탄화된 콘택 플러그막중 적어도 상기 평탄화된 콘택 플러그막을 추가로 식각하여 리세스시킨다. 그 결과, 상기 플레이트 콘택홀들(136a)의 측벽들 및 바닥면들을 덮는 하부 셀 장벽 패턴들(137a) 및 상기 하부 셀 장벽 패턴들(137a)에 의해 둘러싸여진 플레이트 콘택 플러그들(138a)이 형성되고, 상기 금속 콘택홀들(136b)의 측벽들 및 바닥면들을 덮는 하부 주변회로 장벽 패턴들(137b) 및 상기 하부 주변회로 장벽 패턴들(137b)에 의해 둘러싸여진 금속 콘택 플러그들(138b)이 형성된다. 본 실시예에 따르면, 상기 플레이트 콘택 플러그들(138a) 및 상기 금속 콘택 플러그들(138b)의 상부면들은 도 10에 도시된 바와 같이 상기 상부 층간절연막(134)의 상부면보다 낮을 수 있다. 도 9에 보여진 상기 하부 장벽막(137)을 형성하는 공정이 생략되는 경우에, 상기 하부 셀 장벽 패턴 들(137a) 및 상기 하부 주변회로 장벽 패턴들(137b)은 형성되지 않을 수 있다.
상기 플레이트 콘택 플러그들(138a) 및 상기 금속 콘택 플러그들(138b)을 갖는 기판 상에 상부 장벽막(142)을 형성할 수 있다. 상기 상부 장벽막(142)은 상기 플레이트 콘택 플러그들(138a) 및 금속 콘택 플러그들(138b) 상의 상기 콘택홀들(136a, 136b)을 채우도록 형성될 수 있다. 상기 상부 장벽막(142)은 수소 차단 효과가 우수한 도전막으로 형성할 수 있다. 즉, 상기 상부 장벽막(142)은 귀금속을 함유하는 도전막으로 형성할 수 있다. 예를 들면, 상기 상부 장벽막(142)은 백금막, 루테늄막, 이리듐막, 로듐막, 오스뮴막, 팔라듐막, 스트론튬막, 지르코늄 산화막, 주석산화막(SnO2), 스트론튬 루테늄 산화막(SrRuO3), 칼슘 루테늄 산화막(CaRuO3), 이리듐 루테늄막(IrRu) 및 인듐주석 산화막(Indium Tin Oxide; ITO)중 적어도 하나를 포함하는 도전막으로 형성할 수 있다.
도 11을 참조하면, 상기 상부 층간절연막(134)의 상부면이 노출될 때까지 상기 상부 장벽막(142)을 평탄화시키어 상기 플레이트 콘택 플러그들(138a) 및 상기 금속 콘택 플러그들(138b) 상에 각각 상부 셀 장벽 패턴들(142a) 및 상부 주변회로 장벽 패턴들(142b)을 형성한다. 이어서, 상기 상부 셀 장벽 패턴들(142a) 및 상부 주변회로 장벽 패턴들(142b)을 갖는 기판 상에 도전막을 형성한다. 상기 도전막은 구리막, 구리 합금막, 알루미늄막 또는 알루미늄 합금막으로 형성할 수 있다. 상기 도전막을 패터닝하여 상기 셀 영역(A) 및 상기 주변회로 영역(B) 내에 각각 플레이트 라인(144a) 및 금속배선들(144b)을 형성한다. 상기 플레이트 라인(144a)은 상기 상부 셀 장벽 패턴들(142a)을 덮도록 형성될 수 있고, 상기 금속배선들(144b)은 각각 상기 상부 주변회로 장벽 패턴들(142b)을 덮도록 형성될 수 있다.
상술한 바와 같이, 상기 셀 장벽 패턴들(137a, 142a)은 모두 귀금속을 함유하는 도전막으로 형성된다. 이 경우에, 상기 셀 장벽 패턴들(137a, 142a)은 수소 이온들 뿐만 아니라 알루미늄 원자들 및 구리 원자들의 확산을 방지함에 있어서 우수한 효과를 보인다. 따라서, 본 실시예에 따르면, 상기 플레이트 라인(144a) 내의 금속 원자들이 상기 강유전체 커패시터들(132a, 132b) 내로 확산하는 현상을 현저히 억제시킬 수 있다.
도 12 및 도 13은 본 발명의 다른 실시예에 따른 강유전체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 12를 참조하면, 도 7 내지 도 9를 참조하여 설명된 것과 동일한 방법들을 사용하여 반도체 기판(100) 상에 강유전체 커패시터들(132a, 132b), 상부 층간절연막(134), 하부 장벽막(137) 및 콘택 플러그막(138)을 형성한다. 상기 상부 층간절연막(134)의 상부면이 노출될 때까지 상기 콘택 플러그막(138) 및 하부 장벽막(137)을 평탄화시킨다. 그 결과, 상기 플레이트 콘택홀들(136a) 내에 플레이트 콘택 플러그들(138a')과 아울러서 상기 플레이트 콘택 플러그들(138a')의 하부면 및 측벽들을 둘러싸는 하부 셀 장벽 패턴들(137a')이 형성될 수 있고, 상기 금속 콘택홀들(136b) 내에 금속 콘택 플러그들(138b')과 아울러서 상기 금속 콘택 플러그들(138b')의 하부면 및 측벽들을 둘러싸는 하부 주변회로 장벽 패턴들(137b')이 형성될 수 있다. 상기 플레이트 콘택 플러그들(138a') 및 금속 콘택 플러그 들(138b')은 도 12에 도시된 바와 같이 상기 상부 층간절연막(134)의 상부면과 동일한 레벨에 위치하는 상부면들을 갖도록 형성될 수 있다. 그러나, 본 발명의 다른 실시예에 따르면, 상기 플레이트 콘택 플러그들(138a') 및 금속 콘택 플러그들(138b')은 상기 상부 층간절연막(134)의 상부면보다 낮은 상부면들을 갖도록 형성될 수도 있다.
도 13을 참조하면, 상기 플레이트 콘택 플러그들(138a') 및 금속 콘택 플러그들(138b')을 갖는 기판 상에 하부 도전막 및 상부 도전막을 차례로 형성한다. 상기 하부 도전막은 도 10의 상부 장벽막(142)과 동일한 물질막으로 형성할 수 있고, 상기 상부 도전막은 도 11의 플레이트 라인(144a)과 동일한 물질막으로 형성할 수 있다. 즉, 상기 하부 도전막은 백금막, 루테늄막, 이리듐막, 로듐막, 오스뮴막, 팔라듐막, 스트론튬막, 지르코늄 산화막, 주석산화막(SnO2), 스트론튬 루테늄 산화막(SrRuO3), 칼슘 루테늄 산화막(CaRuO3), 이리듐 루테늄막(IrRu) 및 인듐주석 산화막(Indium Tin Oxide; ITO)중 적어도 하나를 포함하는 도전막으로 형성할 수 있고, 상기 상부 도전막은 구리막, 구리 합금막, 알루미늄막 또는 알루미늄 합금막으로 형성할 수 있다.
상술한 바와 같이, 상기 하부 도전막은 귀금속을 함유하는 도전막으로 형성한다. 따라서, 상기 상부 도전막을 형성하는 동안 상기 하부 도전막은 상기 상부 도전막 내의 금속 원자들이 상기 강유전체 커패시터들(132a, 132b) 내로 확산되는 것을 방지할 수 있다. 특히, 상기 상부 도전막이 구리막 또는 구리 합금막으로 형 성될 때, 상기 구리막 또는 구리 합금막을 증착한 후에 수소 가스를 분위기 가스(ambient gas)로 사용하는 열처리 공정이 진행될 수 있다. 상기 열처리 공정은 상기 구리막 또는 구리 합금막을 그 하부의 씨드층과 반응시키기 위하여 진행될 수 있다. 이 경우에, 상기 하부 도전막은 상기 열처리 공정 동안 상기 상부 도전막 내의 구리 원자들 및 상기 분위기 가스 내의 수소 이온들이 상기 강유전체 커패시터들(132a, 132b) 내로 확산하는 것을 방지할 수 있다.
상기 상/하부 도전막들을 패터닝하여 상기 플레이트 콘택 플러그들(138a')을 덮는 플레이트 라인(345a) 및 상기 금속 콘택 플러그들(138b')을 덮는 금속배선들(345b)을 형성한다. 결과적으로, 상기 플레이트 라인(345a)은 차례로 적층된 하부 플레이트 라인(342a) 및 상부 플레이트 라인(344a)을 구비하도록 형성되고, 상기 금속배선들(345b)의 각각은 차례로 적층된 하부 금속배선(342b) 및 상부 금속배선(344b)을 구비하도록 형성된다.
도 14는 본 발명의 또 다른 실시예에 따른 강유전체 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
도 14를 참조하면, 도 12를 참조하여 설명된 것과 동일한 방법들을 사용하여 반도체 기판(100) 상에 강유전체 커패시터들(132a, 132b), 상부 층간절연막(134), 플레이트 콘택 플러그들(138a') 및 금속 콘택 플러그들(138b')을 형성한다. 상기 플레이트 콘택 플러그들(138a') 및 금속 콘택 플러그들(138b')을 갖는 기판 상에 하부 도전막을 형성하고, 상기 하부 도전막을 패터닝하여 상기 셀 영역(A)을 덮는 하부 도전막 패턴을 형성한다. 이어서, 상기 하부 도전막 패턴을 갖는 기판 상에 상부 도전막을 형성한다. 본 실시예에서, 상기 하부 도전막은 도 13을 참조하여 설명된 상기 하부 도전막과 동일한 물질막으로 형성될 수 있고, 상기 상부 도전막은 도 13을 참조하여 설명된 상기 상부 도전막과 동일한 물질막으로 형성될 수 있다.
상기 상/하부 도전막들을 패터닝하여 상기 플레이트 콘택 플러그들(138a')을 덮는 플레이트 라인(345a) 및 상기 금속 콘택 플러그들(138b')을 덮는 금속배선들(344b)을 형성한다. 결과적으로, 상기 플레이트 라인(345a)은 도 13에 보여진 플레이트 라인과 동일한 구조를 갖도록 형성되고, 상기 금속배선들(344b)의 각각은 구리막, 구리 합금막, 알루미늄막 또는 알루미늄 합금막만으로 이루어진 단일 금속막으로 형성될 수 있다.
도 15는 본 발명의 또 다른 실시예에 따른 강유전체 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
도 15를 참조하면, 도 12를 참조하여 설명된 것과 동일한 방법들을 사용하여 반도체 기판(100) 상에 강유전체 커패시터들(132a, 132b), 상부 층간절연막(134), 플레이트 콘택 플러그들(138a') 및 금속 콘택 플러그들(138b')을 형성한다. 이어서, 상기 플레이트 콘택 플러그들(138a') 및 금속 콘택 플러그들(138b')을 갖는 기판 상에 도전막을 형성한다. 상기 도전막은 귀금속을 함유하는 도전막으로 형성한다. 다시 말해서, 상기 도전막은 도 9를 참조하여 설명된 하부 장벽막(137)과 동일한 물질막으로 형성할 수 있다. 상기 도전막을 패터닝하여 상기 플레이트 콘택 플러그들(138a')을 덮는 플레이트 라인(544a) 및 상기 금속 콘택 플러그들(138b')을 덮는 금속배선들(544b)을 형성한다. 결과적으로, 상기 플레이트 라인(544a) 및 상 기 금속배선들(544b)은 귀금속막을 함유하는 단일 도전막으로 형성될 수 있다.
도 7 내지 도 15를 참조하여 설명된 상기 실시예들은 단일 상부 층간절연막을 채택하는 강유전체 메모리 소자들의 제조방법들에 해당한다. 그러나, 본 발명에 따른 강유전체 메모리 소자의 제조방법은 상기 단일 상부 층간절연막 대신에 복수개의 상부 층간절연막들을 채택하는 강유전체 메모리 소자의 제조방법들에 적용할 수 있다. 예를 들면, 도 2, 도 4 및 도 6에 도시된 강유전체 메모리 소자들이 도 7 내지 도 15를 참조하여 설명된 실시예들을 조합함으로써 제작될 수 있음은 당업자에게 명백할 것이다. 따라서, 도 2, 도 4 및 도 6에 보여진 강유전체 메모리 소자들을 제조하는 방법들은 생략하기로 한다.
상술한 바와 같이 본 발명에 따르면, 플레이트 라인 및 강유전체 커패시터들 사이에 플레이트 콘택 플러그들이 제공되고, 상기 플레이트 콘택 플러그의 상부면 및/또는 하부면과 접촉하도록 귀금속을 함유하는 장벽막이 제공된다. 따라서, 상기 플레이트 콘택 플러그들 및/또는 상기 플레이트 라인을 형성하는 동안 발생되는 수소 이온들 또는 상기 플레이트 라인 내의 금속 원자들이 상기 강유전체 커패시터들 내로 확산되는 것을 방지할 수 있다. 결과적으로, 상기 귀금속 장벽막은 상기 강유전체 커패시터들의 분극 특성(polarization characteristics)이 저하되는 것을 방지할 수 있다.

Claims (84)

  1. 반도체 기판 상의 층간절연막;
    상기 층간절연막을 관통하여 상기 반도체 기판에 전기적으로 접속된 콘택 플러그;
    상기 콘택 플러그의 측벽 및 하부면을 둘러싸는 하부 장벽 패턴; 및
    상기 콘택 플러그의 상부면과 접촉하는 상부 장벽 패턴을 포함하되, 상기 하부 및 상부 장벽 패턴들은 귀금속을 함유하는 콘택 구조체.
  2. 제 1 항에 있어서,
    상기 콘택 플러그는 텅스텐 플러그인 것을 특징으로 하는 콘택 구조체.
  3. 제 1 항에 있어서,
    상기 상부 및 하부 장벽 패턴들은 백금막, 루테늄막, 이리듐막, 로듐막, 오스뮴막, 팔라듐막, 스트론튬 루테늄 산화막(SrRuO3), 칼슘 루테늄 산화막(CaRuO3) 및 이리듐 루테늄막(IrRu)중 적어도 하나를 포함하는 것을 특징으로 하는 콘택 구조체.
  4. 제 1 항에 있어서,
    상기 콘택 플러그의 상부면은 상기 층간절연막의 상부면보다 낮고, 상기 상부 장벽 패턴은 상기 층간절연막 내에 배치된 것을 특징으로 하는 콘택 구조체.
  5. 제 4 항에 있어서,
    상기 층간절연막 상에 배치된 금속 배선을 더 포함하되, 상기 금속 배선은 상기 상부 장벽 패턴과 접촉하는 것을 특징으로 하는 콘택 구조체.
  6. 제 5 항에 있어서,
    상기 금속 배선은 구리 배선, 구리 합금 배선, 알루미늄 배선 또는 알루미늄 합금 배선인 것을 특징으로 하는 콘택 구조체.
  7. 제 1 항에 있어서,
    상기 상부 장벽 패턴은 연장하여 상기 층간절연막을 덮고 금속 배선의 역할을 하는 것을 특징으로 하는 콘택 구조체.
  8. 제 1 항에 있어서,
    상기 상부 장벽 패턴은 연장하여 상기 층간절연막을 덮고 하부 금속배선의 역할을 하는 것을 특징으로 하는 콘택 구조체.
  9. 제 8 항에 있어서,
    상기 하부 금속배선 상에 적층된 상부 금속배선을 더 포함하는 것을 특징으로 하는 콘택 구조체.
  10. 제 9 항에 있어서,
    상기 상부 금속배선은 구리 배선, 구리 합금 배선, 알루미늄 배선 또는 알루미늄 합금 배선인 것을 특징으로 하는 콘택 구조체.
  11. 삭제
  12. 삭제
  13. 반도체 기판 상의 하부 층간절연막;
    상기 하부 층간절연막 상에 배치된 강유전체 커패시터(ferroelectric capacitor);
    상기 강유전체 커패시터를 덮는 상부 층간절연막;
    상기 상부 층간절연막을 관통하여 상기 강유전체 커패시터에 전기적으로 접속된 플레이트 콘택 플러그; 및
    상기 플레이트 콘택 플러그의 측벽 및 하부면을 둘러싸는 하부 셀 장벽 패턴; 및
    상기 플레이트 콘택 플러그의 상부면과 접촉하는 상부 셀 장벽 패턴을 포함하되, 상기 하부 및 상부 셀 장벽 패턴들은 귀금속을 함유하는 강유전체 메모리 셀.
  14. 제 13 항에 있어서,
    상기 강유전체 커패시터는 차례로 적층된 하부전극, 강유전체막 및 상부전극을 포함하고, 상기 플레이트 콘택 플러그는 상기 상부전극에 전기적으로 접속된 것을 특징으로 하는 강유전체 메모리 셀.
  15. 제 13 항에 있어서,
    상기 상부 층간절연막은 단일 절연막 또는 차례로 적층된 복수개의 절연막들을 포함하는 것을 특징으로 하는 강유전체 메모리 셀.
  16. 제 13 항에 있어서,
    상기 플레이트 콘택 플러그는 텅스텐 플러그인 것을 특징으로 하는 강유전체 메모리 셀.
  17. 제 13 항에 있어서,
    상기 셀 장벽 패턴은 백금막, 루테늄막, 이리듐막, 로듐막, 오스뮴막, 팔라듐막, 스트론튬 루테늄 산화막(SrRuO3), 칼슘 루테늄 산화막(CaRuO3) 및 이리듐 루테늄막(IrRu)중 적어도 하나를 포함하는 것을 특징으로 하는 강유전체 메모리 셀.
  18. 제 13 항에 있어서,
    상기 플레이트 콘택 플러그의 상부면은 상기 상부 층간절연막의 상부면보다 낮고, 상기 상부 셀 장벽 패턴은 상기 상부 층간절연막 내에 배치된 것을 특징으로 하는 강유전체 메모리 셀.
  19. 제 18 항에 있어서,
    상기 상부 층간절연막 상에 배치된 플레이트 라인을 더 포함하되, 상기 플레이트 라인은 상기 상부 셀 장벽 패턴과 접촉하는 것을 특징으로 하는 강유전체 메모리 셀.
  20. 제 19 항에 있어서,
    상기 플레이트 라인은 구리 배선, 구리 합금 배선, 알루미늄 배선 또는 알루미늄 합금 배선인 것을 특징으로 하는 강유전체 메모리 셀.
  21. 제 13 항에 있어서,
    상기 상부 셀 장벽 패턴은 연장하여 상기 상부 층간절연막을 덮고 플레이트 라인의 역할을 하는 것을 특징으로 하는 강유전체 메모리 셀.
  22. 제 13 항에 있어서,
    상기 상부 셀 장벽 패턴은 연장하여 상기 상부 층간절연막을 덮고 하부 플레이트 라인의 역할을 하는 것을 특징으로 하는 강유전체 메모리 셀.
  23. 제 22 항에 있어서,
    상기 하부 플레이트 라인 상에 적층된 상부 플레이트 라인을 더 포함하는 것을 특징으로 하는 강유전체 메모리 셀.
  24. 제 23 항에 있어서,
    상기 상부 플레이트 라인은 구리 배선, 구리 합금 배선, 알루미늄 배선 또는 알루미늄 합금 배선인 것을 특징으로 하는 강유전체 메모리 셀.
  25. 삭제
  26. 삭제
  27. 셀 영역 및 주변회로 영역을 갖는 반도체 기판;
    상기 셀 영역 내의 상기 반도체 기판 및 상기 주변회로 영역 내의 상기 반도체 기판에 각각 형성된 제1 및 제2 스위칭 소자들;
    상기 스위칭 소자들 및 상기 반도체 기판을 덮는 하부 층간절연막;
    상기 셀 영역 내의 상기 하부 층간절연막 상에 배치되고 상기 제1 스위칭 소자에 전기적으로 접속된 강유전체 커패시터(ferroelectric capacitor);
    상기 강유전체 커패시터 및 상기 하부 층간절연막을 덮는 상부 층간절연막;
    상기 상부 층간절연막을 관통하여 상기 강유전체 커패시터에 전기적으로 접속된 플레이트 콘택 플러그; 및
    상기 플레이트 콘택 플러그의 측벽 및 하부면을 둘러싸는 하부 셀 장벽 패턴; 및
    상기 플레이트 콘택 플러그의 상부면과 접촉하는 상부 셀 장벽 패턴을 포함하되, 상기 하부 및 상부 셀 장벽 패턴들은 귀금속을 함유하는 강유전체 메모리 소자.
  28. 제 27 항에 있어서,
    상기 상부 층간절연막은 단일 절연막인 것을 특징으로 하는 강유전체 메모리 소자.
  29. 제 28 항에 있어서,
    상기 상부 층간절연막 상에 배치된 금속배선; 및
    상기 상부 층간절연막 및 상기 하부 층간절연막을 관통하여 상기 제2 스위칭 소자를 상기 금속배선에 전기적으로 연결시키는 금속 콘택 플러그를 더 포함하는 것을 특징으로 하는 강유전체 메모리 소자.
  30. 제 29 항에 있어서,
    상기 금속 콘택 플러그는 텅스텐 플러그인 것을 특징으로 하는 강유전체 메모리 소자.
  31. 제 29 항에 있어서,
    상기 금속 콘택 플러그의 측벽 및 하부면을 둘러싸는 하부 주변회로 장벽 패 턴 및 상기 금속 콘택 플러그의 상부면과 접촉하는 상부 주변회로 장벽 패턴중 적어도 어느 하나를 구비하는 주변회로 장벽 패턴을 더 포함하되, 상기 하부 및 상부 주변회로 장벽 패턴들은 귀금속을 함유하는 강유전체 메모리 소자.
  32. 제 27 항에 있어서,
    상기 상부 층간절연막은 차례로 적층된 제1 및 제2 상부 층간절연막들을 포함하는 것을 특징으로 하는 강유전체 메모리 소자.
  33. 제 32 항에 있어서,
    상기 제1 및 제2 상부 층간절연막들 사이에 배치되고 상기 제2 스위칭 소자에 전기적으로 접속된 제1 금속배선;
    상기 제2 상부 층간절연막 상에 배치된 제2 금속배선; 및
    상기 제1 상부 층간절연막을 관통하여 상기 제1 금속배선을 상기 제2 금속배선에 전기적으로 연결시키는 금속 콘택 플러그를 더 포함하는 것을 특징으로 하는 강유전체 메모리 소자.
  34. 제 33 항에 있어서,
    상기 금속 콘택 플러그는 텅스텐 플러그인 것을 특징으로 하는 강유전체 메모리 소자.
  35. 제 33 항에 있어서,
    상기 금속 콘택 플러그의 측벽 및 하부면을 둘러싸는 하부 주변회로 장벽 패턴 및 상기 금속 콘택 플러그의 상부면과 접촉하는 상부 주변회로 장벽 패턴중 적어도 어느 하나를 구비하는 주변회로 장벽 패턴을 더 포함하되, 상기 하부 및 상부 주변회로 장벽 패턴들은 귀금속을 함유하는 강유전체 메모리 소자.
  36. 반도체 기판 상에 층간절연막을 형성하고,
    상기 층간절연막을 패터닝하여 상기 반도체 기판을 노출시키는 콘택홀을 형성하고,
    상기 콘택홀 내에 콘택 플러그 패턴을 형성하되, 상기 콘택 플러그 패턴은 상기 콘택홀 내의 콘택 플러그와 아울러서 상기 콘택 플러그의 측벽 및 하부면을 둘러싸는 하부 장벽 패턴 및 상기 콘택 플러그의 상부면과 접촉하는 상부 장벽 패턴을 구비하도록 형성되고, 상기 하부 장벽 패턴 및 상기 상부 장벽 패턴은 귀금속을 함유하는 도전성 물질막으로 형성되고,
    상기 콘택 플러그 패턴을 덮는 금속배선을 형성하는 것을 포함하는 콘택 구조체의 제조방법.
  37. 제 36 항에 있어서, 상기 콘택 플러그 패턴을 형성하는 것은
    상기 콘택홀을 갖는 기판 상에 귀금속을 함유하는 하부 장벽막을 형성하고,
    상기 하부 장벽막 상에 콘택 플러그막을 형성하되, 상기 콘택 플러그막은 상기 하부 장벽막에 의해 둘러싸여진 상기 콘택홀을 채우도록 형성되고,
    상기 층간절연막의 상부면이 노출될 때까지 상기 콘택 플러그막 및 상기 하부 장벽막을 평탄화시키어 상기 콘택홀 내의 콘택 플러그와 아울러서 상기 콘택 플러그의 측벽 및 하부면을 둘러싸는 하부 장벽 패턴을 형성하고,
    상기 콘택 플러그를 식각하여 리세스시키고,
    상기 리세스된 콘택 플러그를 갖는 기판 상에 귀금속을 함유하는 상부 장벽막을 형성하고,
    상기 층간절연막의 상부면이 노출될 때까지 상기 상부 장벽막을 평탄화시키어 상기 리세스된 콘택 플러그 상에 상부 장벽 패턴을 형성하는 것을 포함하는 것을 특징으로 하는 콘택 구조체의 제조방법.
  38. 제 37 항에 있어서,
    상기 하부 장벽막은 백금막, 루테늄막, 이리듐막, 로듐막, 오스뮴막, 팔라듐막, 스트론튬 루테늄 산화막(SrRuO3), 칼슘 루테늄 산화막(CaRuO3) 및 이리듐 루테늄막(IrRu)중 적어도 하나를 포함하는 것을 특징으로 하는 콘택 구조체의 제조방법.
  39. 제 37 항에 있어서,
    상기 콘택 플러그막은 텅스텐막으로 형성하는 것을 특징으로 하는 콘택 구조체의 제조방법.
  40. 삭제
  41. 제 37 항에 있어서,
    상기 상부 장벽막은 백금막, 루테늄막, 이리듐막, 로듐막, 오스뮴막, 팔라듐막, 스트론튬 루테늄 산화막(SrRuO3), 칼슘 루테늄 산화막(CaRuO3) 및 이리듐 루테늄막(IrRu)중 적어도 하나를 포함하는 것을 특징으로 하는 콘택 구조체의 제조방법.
  42. 삭제
  43. 삭제
  44. 삭제
  45. 제 36 항에 있어서,
    상기 금속배선은 구리막, 구리 합금막, 알루미늄막 또는 알루미늄 합금막으로 형성하는 것을 특징으로 하는 콘택 구조체의 제조방법.
  46. 삭제
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  56. 제 36 항에 있어서, 상기 금속배선을 형성하는 것은
    상기 콘택 플러그 패턴을 갖는 기판 상에 하부 금속막 및 상부 금속막을 차례로 형성하되, 상기 하부 금속막은 귀금속을 함유하는 금속막으로 형성되고,
    상기 상부 금속막 및 상기 하부 금속막을 패터닝하여 차례로 적층된 하부 금속배선 및 상부 금속배선을 형성하는 것을 포함하는 것을 특징으로 하는 콘택 구조체의 제조방법.
  57. 제 56 항에 있어서,
    상기 하부 금속막은 백금막, 루테늄막, 이리듐막, 로듐막, 오스뮴막, 팔라듐막, 스트론튬 루테늄 산화막(SrRuO3), 칼슘 루테늄 산화막(CaRuO3) 및 이리듐 루테늄막(IrRu)중 적어도 하나를 포함하는 것을 특징으로 하는 콘택 구조체의 제조방법.
  58. 제 56 항에 있어서,
    상기 상부 금속막은 구리막, 구리 합금막, 알루미늄막 및 알루미늄 합금막중 어느 하나로 형성하는 것을 특징으로 하는 콘택 구조체의 제조방법.
  59. 제 36 항에 있어서,
    상기 금속배선은 백금막, 루테늄막, 이리듐막, 로듐막, 오스뮴막, 팔라듐막, 스트론튬 루테늄 산화막(SrRuO3), 칼슘 루테늄 산화막(CaRuO3) 및 이리듐 루테늄막(IrRu)중 적어도 하나를 포함하는 것을 특징으로 하는 콘택 구조체의 제조방법.
  60. 반도체 기판 상에 하부 층간절연막을 형성하고,
    상기 하부 층간절연막 상에 강유전체 커패시터를 형성하고,
    상기 강유전체 커패시터를 덮는 상부 층간절연막을 형성하고,
    상기 상부 층간절연막을 패터닝하여 상기 강유전체 커패시터를 노출시키는 플레이트 콘택홀을 형성하고,
    상기 플레이트 콘택홀 내에 플레이트 콘택 플러그 패턴을 형성하되, 상기 플레이트 콘택 플러그 패턴은 상기 플레이트 콘택홀 내의 플레이트 콘택 플러그와 아울러서 상기 플레이트 콘택 플러그의 측벽 및 하부면을 둘러싸는 하부 셀 장벽 패턴 및 상기 플레이트 콘택 플러그의 상부면과 접촉하는 상부 셀 장벽 패턴을 구비하도록 형성되고, 상기 하부 셀 장벽 패턴 및 상기 상부 셀 장벽 패턴은 귀금속을 함유하는 도전성 물질막으로 형성되고,
    상기 플레이트 콘택 플러그 패턴을 덮는 플레이트 라인을 형성하는 것을 포함하는 강유전체 메모리 소자의 제조방법.
  61. 제 60 항에 있어서, 상기 강유전체 커패시터를 형성하는 것은
    상기 하부 층간절연막 상에 하부전극막, 강유전체막 및 상부전극막을 차례로 형성하고,
    상기 상부전극막, 상기 강유전체막 및 상기 하부전극막을 패터닝하여 차례로 적층된 하부전극, 강유전체막 패턴 및 상부전극을 형성하는 것을 포함하되, 상기 플레이트 콘택홀은 상기 상부전극을 노출시키도록 형성되는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  62. 제 60 항에 있어서, 상기 플레이트 콘택 플러그 패턴을 형성하는 것은
    상기 플레이트 콘택홀을 갖는 기판 상에 귀금속을 함유하는 하부 장벽막을 형성하고,
    상기 하부 장벽막 상에 콘택 플러그막을 형성하되, 상기 콘택 플러그막은 상기 하부 장벽막에 의해 둘러싸여진 상기 플레이트 콘택홀을 채우도록 형성되고,
    상기 상부 층간절연막의 상부면이 노출될 때까지 상기 콘택 플러그막 및 상기 하부 장벽막을 평탄화시키어 상기 플레이트 콘택홀 내의 플레이트 콘택 플러그와 아울러서 상기 플레이트 콘택 플러그의 측벽 및 하부면을 둘러싸는 하부 셀 장벽 패턴을 형성하고,
    상기 플레이트 콘택 플러그를 식각하여 리세스시키고,
    상기 리세스된 플레이트 콘택 플러그를 갖는 기판 상에 귀금속을 함유하는 상부 장벽막을 형성하고,
    상기 상부 층간절연막의 상부면이 노출될 때까지 상기 상부 장벽막을 평탄화시키어 상기 리세스된 플레이트 콘택 플러그 상에 상부 셀 장벽 패턴을 형성하는 것을 포함하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  63. 제 62 항에 있어서,
    상기 하부 장벽막은 백금막, 루테늄막, 이리듐막, 로듐막, 오스뮴막, 팔라듐막, 스트론튬 루테늄 산화막(SrRuO3), 칼슘 루테늄 산화막(CaRuO3) 및 이리듐 루테늄막(IrRu)중 적어도 하나를 포함하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  64. 제 62 항에 있어서,
    상기 콘택 플러그막은 텅스텐막으로 형성하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  65. 삭제
  66. 제 62 항에 있어서,
    상기 상부 장벽막은 백금막, 루테늄막, 이리듐막, 로듐막, 오스뮴막, 팔라듐막, 스트론튬 루테늄 산화막(SrRuO3), 칼슘 루테늄 산화막(CaRuO3) 및 이리듐 루테늄막(IrRu)중 적어도 하나를 포함하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  67. 삭제
  68. 삭제
  69. 삭제
  70. 제 60 항에 있어서,
    상기 플레이트 라인은 구리막, 구리 합금막, 알루미늄막 또는 알루미늄 합금막으로 형성하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  71. 삭제
  72. 삭제
  73. 삭제
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  75. 삭제
  76. 삭제
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  81. 제 60 항에 있어서, 상기 플레이트 라인을 형성하는 것은
    상기 플레이트 콘택 플러그 패턴을 갖는 기판 상에 하부 플레이트막 및 상부 플레이트막을 차례로 형성하되, 상기 하부 플레이트막은 귀금속을 함유하는 도전막으로 형성되고,
    상기 상부 플레이트막 및 상기 하부 플레이트막을 패터닝하여 차례로 적층된 하부 플레이트 라인 및 상부 플레이트 라인을 형성하는 것을 포함하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  82. 제 81 항에 있어서,
    상기 하부 플레이트막은 백금막, 루테늄막, 이리듐막, 로듐막, 오스뮴막, 팔라듐막, 스트론튬 루테늄 산화막(SrRuO3), 칼슘 루테늄 산화막(CaRuO3) 및 이리듐 루테늄막(IrRu)중 적어도 하나를 포함하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  83. 제 81 항에 있어서,
    상기 상부 플레이트막은 구리막, 구리 합금막, 알루미늄막 및 알루미늄 합금막중 어느 하나로 형성하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  84. 제 60 항에 있어서,
    상기 플레이트 라인은 백금막, 루테늄막, 이리듐막, 로듐막, 오스뮴막, 팔라듐막, 스트론튬 루테늄 산화막(SrRuO3), 칼슘 루테늄 산화막(CaRuO3) 및 이리듐 루테늄막(IrRu)중 적어도 하나를 포함하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
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