KR20000035543A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20000035543A
KR20000035543A KR1019990051222A KR19990051222A KR20000035543A KR 20000035543 A KR20000035543 A KR 20000035543A KR 1019990051222 A KR1019990051222 A KR 1019990051222A KR 19990051222 A KR19990051222 A KR 19990051222A KR 20000035543 A KR20000035543 A KR 20000035543A
Authority
KR
South Korea
Prior art keywords
film
semiconductor device
barrier layer
via hole
wiring
Prior art date
Application number
KR1019990051222A
Other languages
English (en)
Inventor
스미히로후미
Original Assignee
이데이 노부유끼
소니 가부시끼 가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 이데이 노부유끼, 소니 가부시끼 가이샤 filed Critical 이데이 노부유끼
Publication of KR20000035543A publication Critical patent/KR20000035543A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Abstract

비아 홀 및/또는 배선 그루브 내에 매립된 우수한 Cu 또는 Ag계 배선을 갖는 고속, 고신뢰성, 고성능의 반도체 장치를 제공하기 위해서는, 층간 절연막 내에 비아 홀 및/또는 배선 그루브를 형성한 후에, 예를 들면, 무전해 도금법에 의해 비아 홀 및/또는 배선 그루브 내부의 기체(base plate) 상에, 베리어층을 선택적으로 형성한다. 그런 다음, Cu 막 또는 Ag 막을 전해 도금법에 의해 형성하여 비아 홀 및/또는 배선 그루브를 매립하고, 예를 들면, CMP법에 의해 Cu 막 또는 Ag 막을 연마하여 불필요한 부분을 제거하여, 비아 홀 및/또는 배선 그루브 내에 매립된 Cu 또는 Ag계 배선을 얻는다. 베리어층은, 예를 들면, Ti, Rh, Pt, TiN/Ti, TiN/Rh, TiN/Pt 막중 어느 하나일 수 있다. 배선 재료와 직접 접촉하는 비아 홀 및/또는 배선 그루브의 내주면은 SiN 또는 SiON으로 이루어진다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND ITS MANUFACTURING METHOD}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 배선 재료로서 Cu 또는 Ag계의 재료를 이용하는 반도체 장치에 적용하기에 적당한 것이다.
ULSI (ultra large scale integrated-circuits)와 같은 고집적화의 진보에 의한 반도체 장치에서는, 데이타 처리 속도의 고속화와, 소비 전력의 증대에 따라 점점 더 심각해지는 정전 이동(electro-migration)에 대하여 높은 내성이 요구된다.
종래의 기술에서는, Al 합금 (Al-0.5%Cu, Al-1%Si-0.5%C1 등)이 주로 사용되었다. 그러나, LSI 속도를 한층 증가시키기 위해서는, 배선 재료로서 더 낮은 비저항을 갖는 Cu, Ag 또는 다른 재료를 사용해야 한다. 특히, 1.8μΩ㎝ 정도로 낮은 비저항을 갖는 Cu는 고속 LSI를 실현하는데 유리하고, 동시에 Al 합금에 비해 수십배 더 높은 정전 이동에 대해 내성을 갖는다. 따라서, Al 합금 대신에 차세대 배선 재료로서 기대되고 있다.
그러나, 서로 다른 소자나 서로 다른 배선층을 전기적으로 접속하는 비아 홀에 Cu를 완전히 매립하는 것이 어렵다. 즉, Cu가 Al과는 달리 고융점을 갖기 때문에, Al 합금을 매립할 때 자주 사용하는 고온 스퍼터링법 또는 리플로우법을 이용한다 해도 450℃ 정도의 종래에 이용해오던 처리 온도에서는 Cu를 매립할 수 없다. 설사 실험적으로 매립될 수 있다 해도, 단일 ULSI에서 백개 정도의 비아 홀을 100% 매립하는 생산 수율을 얻기란 여전히 어렵다.
한편, 화학적 기상 증착 (CVD)법에 의해 비아 홀에 Cu를 매립하는 기술에 대한 보고가 있다. 그러나, CVD법에 의한 Cu 막은 스퍼터링법에 의한 Cu 막에 비해 10% 내지 20% 정도 더 높은 비저항을 갖고, 또한 표면의 평탄함이 떨어진다. 따라서, 이러한 기술을 이용해서 고품질의 막을 얻기란 어렵다.
이러한 상황에서, 스퍼터링법에 의한 Cu 막을 이용하여 Cu를 비아 홀에 완전히 매립할 수 있는 기술이 요구된다.
이러한 기술들 중 하나로서, 전해 도금법, 무전해 도금법에 의해 Cu 막을 성막하는 기술이 최근 화제를 부르고 있다. 이 기술은 종래의 스퍼터링법 또는 CVD법에 비해 균일한 Cu 막을 저렴하게 제공하는 장점이 있다. 그러나, 여전히 Cu가 Cu 막으로부터 산화막으로 확산하여 그 특성이 열화하는 문제가 있다. 이러한 문제를 방지하기 위해, Cu 막을 성막하기 이전에 TiN, Ta 등의 베리어층을 스퍼터링법에 의해 성막하지 않을 수 없다.
전해 도금법 또는 무전해 도금법에 의해 Cu 배선을 형성하는 종래의 방법을 도 1의 (a) 내지 도 1의 (e)를 참조하여 설명한다 (월간 Semiconductor World 1997. 12, p.107).
이 방법에서는, 먼저, 도 1의 (a)에 도시된 바와 같이, 도시되지 않은 기판 상의 층간 절연막(101) 내에 배선 그루브(102) 및 비아 홀(103)을 형성한다. 그 후, 도 1의 (b)에 도시된 바와 같이, 기판 전면에, 스퍼터링법에 의해, TiN 또는 Ta계 재료의 베리어층(104)을 형성한다. 그 다음, 도 1c에 도시된 바와 같이, 베리어층(104) 상에 다시 스퍼터링법에 의해 Cu 막(105)을 형성한다. 그 후, 도 1의 (d)에 도시된 바와 같이, 시드층으로서 Cu 막(104)을 이용하여, Cu 막(106)을 전해 도금법 또는 무전해 도금법에 의해 배선 그루브(102) 및 비아 홀(103)을 완전히 매립할 수 있는 두께로 형성된다. 그 후, 화학 기계 연마(CMP법)법에 의해 층간 절연막(101)이 노출하기까지 연마를 행함으로써 불필요한 부분의 Cu 막(106), Cu 막(105) 및 베리어층(104)을 제거하고, 배선 그루브(102) 및 비아 홀(103)의 내부에먼 Cu 막이 남도록 한다. 그 결과, 도 1의 (e)에 도시된 바와 같이, 배선 그루브(102) 및 비아 홀(103) 내에 매립된 Cu 배선을 완성한다.
그러나, 도 1의 (a) 내지 도 1의 (e)에 도시된 종래의 Cu 배선 제조 방법은, 실제로는, 베리어층(104)을 스퍼터링법에 의해 성막할 때, 특히 비아 홀(103)의 저부에서 커버리지가 불만족스럽고, 커버리지가 배선 그루브(102) 및 비아 홀(103)의 미세화에 반대하여 열화한다. 그 결과, Cu를 나중에 매립할 때 결함이 생성될 수 있고, 우수한 품질의 Cu 배선을 형성하기가 곤란하다. 따라서, 이러한 문제들을 극복해야 한다.
따라서, 본 발명의 목적은 비아 홀 및/또는 배선 그루브 내에 양호하게 매립된 우수한 품질의 Cu계 배선을 얻을 수 있는, 고속, 고성능의 반도체 장치와 그 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 비아 홀 및/또는 배선 그루브 내에 양호하게 매립된 우수한 품질의 Ag계 배선을 얻을 수 있는, 고속, 고성능의 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명에 따르면, 비아 홀 및/또는 배선 그루브 내에 Cu 또는 Ag계 도전 재료가 베리어층을 통해 매립되는 반도체 장치가 제공되는데, 상기 베리어층은 비아 홀 및/또는 배선 그루브 내부의 기체 상에 선택적으로 형성된다.
본 발명에 따르면, 비아 홀 및/또는 배선 그루브 내에 Cu 또는 Ag계 도전 재료가 베리어층을 통해 매립되는 반도체 장치를 제조하는 방법이 또한 제공되는데, 상기 베리어층을 비아 홀 및/또는 배선 그루브 내의 기체 상에 선택적으로 형성하는 단계를 포함한다.
본 발명에서는, 베리어층이 비아 홀 및/또는 배선 그루브 내에 매립된 Cu 또는 Ag계 도전 재료를 구성하는 원자의 확산을 방지하는 기능을 갖는다. 어떤 경우에는, 베리어층이 기체의 표면을 환원할 수 있는 도전 재료로 이루어질 수 있다. 여기서 환원이라는 의미는, 예를 들면, 다음의 메카니즘을 의미한다. 즉, Si 기판은 통상 상기 표면을 따라서 Si-O 결합을 갖는다. 예를 들면, Ti 금속 막이 그 표면과 접촉하게 되는 경우, Si-O 결합이 깨져서 대신에 Ti-O를 만들고 Si를 분리시킴으로써, 전도성을 향상시킨다. 이는 환원 메카니즘의 일예이다. 베리어층은 무전해 도금법, 또는 심지어는 전해 도금법 또는 기상 도금법에 의해서도 형성될 수 있다. 베리어층은, 예를 들면, Ti, Rh, Pt, TiN/Ti, TiN/Rh, TiN/Pt, Ta, TaN 또는 TaN/Ta로 이루어진다.
본 발명에서는, Cu 또는 Ag계 도전 재료가 접촉하는 비아 홀 및/또는 배선 그루브의 내주면이, 양호하게는, 도전 재료의 산화 방지를 목적으로 질화 실리콘 (SiN) 또는 질화 산화 실리콘 (SiON)으로 이루어진다. 또한, 양호하게는, 비아 홀 및/또는 배선 그루브 내에 매립된 도전 재료 상에 산화 방지막이 제공된다. 산화 방지막은, 예를 들면, 질화 티타늄 (TiN) 막 또는 질화 산화 티타늄 (TiON) 막일 수 있다.
본 발명은 CMOSLSI, MOSLSI, 바이폴라 LSI, 바이폴라 CMOSLSI 등과 같은 다양한 종류의 반도체 장치에 적용될 수 있다. 또한 고체 촬상 장치 (이미저 장치), 박막 트랜지스터 LSI 등에도 적용될 수 있다.
약술한 구조를 갖는 본 발명에서는, 비아 홀 및/또는 배선 그루브 내의 기체 상에 베리어층을 선택적으로 형성함으로써, 베리어층을 스퍼터링법에 의해 형성한 경우 비아 홀의 저면에서 커버리지의 결함이 발견되는 종래의 문제점을 해결할 수 있다. 따라서, 예를 들면, 전해 도금법에 의해 비아 홀 및/또는 배선 그루브에 Cu 또는 Ag계의 도전 재료가 양호하게 매립될 수 있다. 또한, 비아 홀 및/또는 배선 그루브의 내주면이 질화 실리콘 또는 질화 산화 실리콘을 이용하여, Cu 또는 Ag계 도전 재료와 접촉하게 함으로써, 도전 재료가 산화되는 것을 방지할 수 있다.
본 발명의 상기, 다른 목적, 특징 및 장점은 첨부된 도면과 관련하여 다음의 상세한 설명을 읽으면 쉽게 명백해질 것이다.
도 1의 (a) 내지 도 1의 (e)는 전해 도금법 또는 무전해 도금법에 의해 Cu 배선을 형성하는 종래의 방법을 설명하는 단면도.
도 2는 본 발명의 제1 실시예에 따른 LSI 제조 방법을 설명하는 단면도.
도 3은 본 발명의 제1 실시예에 따른 LSI 제조 방법을 설명하는 단면도.
도 4는 본 발명의 제1 실시예에 따른 LSI 제조 방법을 설명하는 단면도.
도 5는 본 발명의 제1 실시예에 따른 LSI 제조 방법을 설명하는 단면도.
도 6은 본 발명의 제1 실시예에 따른 LSI 제조 방법을 설명하는 단면도.
도 7은 본 발명의 제1 실시예에 따른 LSI 제조 방법을 설명하는 단면도.
도 8은 본 발명의 제1 실시예에 따른 LSI 제조 방법을 설명하는 단면도.
도 9는 본 발명의 제2 실시예에 따른 LSI 제조 방법을 설명하는 단면도.
도 10은 본 발명의 제3 실시예에 따른 LSI 제조 방법을 설명하는 단면도.
도 11은 본 발명의 제3 실시예에 따른 LSI 제조 방법을 설명하는 단면도.
도 12는 본 발명의 제3 실시예에 따른 LSI 제조 방법을 설명하는 단면도.
도 13은 본 발명의 제4 실시예에 따른 LSI 제조 방법을 설명하는 단면도.
도 14는 본 발명의 제5 실시예에 따른 LSI 제조 방법을 설명하는 단면도.
도 15는 본 발명의 제5 실시예에 따른 LSI 제조 방법을 설명하는 단면도.
도 16은 본 발명의 제7 실시예에 따른 LSI 제조 방법을 설명하는 단면도.
도 17은 본 발명의 제8 실시예에 따른 LSI 제조 방법을 설명하는 단면도.
도 18은 본 발명의 제8 실시예에 따른 LSI 제조 방법을 설명하는 단면도.
도 19는 본 발명의 제9 실시예에 따른 LSI 제조 방법을 설명하는 단면도.
도 20은 본 발명의 제10 실시예에 따른 LSI 제조 방법을 설명하는 단면도.
도 21은 본 발명의 제10 실시예에 따른 LSI 제조 방법을 설명하는 단면도.
도 22는 본 발명의 제11 실시예에 따른 LSI 제조 방법을 설명하는 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : Si 기판
2 : 소자 분리 영역
3 : 게이트 절연막
4 : 게이트 전극
5 : 측벽
6, 7 : 확산층
8 : 층간 절연막
이하, 도면을 참조하여 본 발명의 실시예를 설명한다. 실시예를 설명하는 모든 도면에서, 동일하거나 공통의 구성 요소에 대해서는 공통의 참조 번호를 부여한다.
도 2 내지 도 8은 본 발명의 제1 실시예에 따른 LSI 제조 방법을 도시한다.
제1 실시예에서는, 우선, 도 2에 도시된 바와 같이, 통상의 LSI 제조 공정에 의해, Si 기판(1) 상에, 소자 분리 영역(2), 게이트 절연막(3), 게이트 전극(4), SiO2로 이루어진 측벽(5), 소스 영역 및 드레인 영역을 형성하는 확산층(6, 7) 등을 형성한다.
다음으로, 도 3에 도시된 바와 같이, 기판 전면에 층간 절연막(8)을 형성한다. 층간 절연막(8)은, 예를 들면, 600nm 두께의 SiO2막일 수 있다. CVD법에 의해 SiO2막을 성막하기 위한 조건의 일 예로서, 반응 가스로서 테트라에톡시실란(TEOS)을 이용하여, 그 유량을 50sccm으로 하고, 압력을 40Pa, 온도를 720℃로 한다. 저유전율을 갖는 박막 또한 층간 절연막(8)으로서 이용 가능하다. 저유전율 박막은, 예를 들면, 플루오르카본, 아모포스 테플론, 아릴에테르 플루오라이드, 폴리이미드 플루오라이드, 아릴에테르, BCB, 아모포스 카본 또는 사이드톱(상품명)으로 이루어질 수 있다. 이들 유기계 막은 스핀 코터에 의해 형성될 수 있고, 예를 들면, 증착 이후 약 350℃에서 경화된다. 이 경우, 상술한 바와 같은 SiO2막을 유기막을 도포하기 전에 약 200nm 정도의 두께로 양호하게 도포한다. 저유전율 박막은 아모포스 테플론 또는 FLARE(상품명)의 막일 수 있다.
다음으로, 층간 절연막(8) 상에, 예를 들면, 감압 CVD(LPCVD) 또는 플라즈마 CVD에 의해 SiN 막(9)을 형성한다. SiN 막(9)은, 예를 들면, 100nm 두께이다. SiN 막(9)을 LPCVD법에 의해 형성하기 위한 조건의 일예로서, 반응 가스로서 SiH2Cl2, NH3및 N2의 혼합 가스를 사용하여, 그 유량을 각각 0.05slm, 0.2slm, 0.2slm으로 하고, 압력을 70Pa, 온도를 760℃로 한다. 플라즈마 CVD법에 의해 SiN 막(9)을 성막하기 위한 조건의 일예로서, 반응 가스로서 SiH4, NH4및 N2를 이용하고, 그 유량을 각각 265sccm, 100sccm, 및 4000sccm으로 하고, 압력을 565Pa, 온도를 400℃로 한다.
다음으로, 도 4에 도시된 바와 같이, 리소그래피에 의해 SiN 막(9) 상에 비아 홀을 형성하기 위해 선정된 구조의 레지스트 패턴(도시되지 않음)을 형성한 후, 예를 들면, 마스크로서 레지스트 패턴을 이용하여, 반응성 이온 에칭 (RIE)에 의해 SiN 막(9)을 선택적으로 에칭하여 개구부(10)를 형성한다. 그 다음, 레지스트 패턴을 제거하고, 예를 들면, CVD법에 의해 기판 전면 상에 층간 절연막(11)을 형성한다. 층간 절연막(11)은 층간 절연막(8)과 유사할 수 있으며 층간 절연막(8)과 동일한 공정에 의해 형성될 수 있다. 그런 다음, 층간 절연막(11)의 표면을, 예를 들면, CMP법에 의한 연마에 의해 평탄화한다. CMP법에 의한 연마 조건의 일예로서, 연마재(슬러리)로서 과산화수소수에 실리카를 현탁시킨 것을 이용하고, 슬러리의 유량을 20sccm, 연마 헤드의 압력을 4.0psi로 하고, 웨이퍼의 회전수를 20rpm으로 하고, 헤드의 회전수를 20rpm으로 한다.
다음으로, 도 5에 도시된 바와 같이, 리소그래피에 의해 층간 절연막(11) 상에 배선 그루브를 형성하기 위한 선정된 구조의 레지스트 패턴 (도시되지 않음)을 형성한다. 그 다음, 마스크로서 레지스트 패턴을 이용하여, RIE에 의해 층간 절연막(11)을 에칭하여, 배선 그루브(12)를 형성한다. 이 에칭 중에, SiN 막(9)은 에칭 스톱퍼로서 역할을 한다. SiN 막(9)을 노출시킨 후에, 층간 절연막(8)을, 마스크로서 SiN 막(9)을 이용하여 에칭하여 비아 홀(13)을 형성한다. 층간 절연막(8, 11)으로서 SiO2막을 이용하는 경우, RIE법에 의해 SiO2막을 에칭하는 조건의 일예에서는, 에칭 가스로서 C4F8을 이용하고, 그 유량을 50sccm으로 하고, 압력을 2Pa로 하고, RF 파워를 1200W로 한다. 상술한 유기계 저유전율 박막 중의 어느 하나를 층간 절연막(8, 11)으로 사용하는 경우, RIE에 의해 유기계 저유전율 박막을 에칭하기 위한 조건의 예에서는, 에칭 가스로서 CHF3, O2및 He의 혼합 가스를 이용하고, 그 유량을 각각 5sccm, 50sccm 및 200sccm으로 하고, RF 파워를 500W로 하고 온도를 -10℃로 한다. 유기계 저유전율 박막을 증착하기 전에 SiO2막을 형성하는 경우, 유기계 저유전율 박막을 에칭한 후에 상술한 조건하에서 SiO2막을 에칭한다.
그런 다음, 예를 들면, LPCVD법 또는 플라즈마 CVD법에 의해 기판 전면에 SiN 막(14)을 형성한다. 예를 들면, SiN 막은 100nm일 수 있다. SiN 막(9)의 형성 조건과 동일한 조건이 SiN 막(14)의 형성시에도 또한 이용된다. 그 다음, RIE를 이용한 에치-백 공정에 의해 SiN 막(14)을 박형화하여, 예를 들면, 배선 그루브(12) 및 비아 홀(13)의 측벽상에만 SiN 막(14)이 남도록 한다. RIE에 의해 SiN 막(14)을 에칭하기 위한 조건의 예로서, 에칭 가스로서 CF4, O2및 Ar의 혼합 가스를 이용하고, 그 유량을 각각 100sccm, 10sccm 및 10sccm으로 하고 압력을 2Pa, RF 파워를 1200W로 한다.
그 다음, 도 6에 도시된 바와 같이, 무전해 도금법에 의해 비아 홀(13)의 내부에 노출된 확산층(7) 상에 선택적으로 Ti 막(15) 및 TiN 막(16)을 베리어층으로서 순차적으로 성막한다. 이 막들의 예시적 두께는 TiN 막(15)이 30nm이고, TiN 막(16)이 70nm이다. 무전해 도금법에 의해 Ti 막(15)을 성막하기 위해 이용되는 약액의 예로서는, 유산 티타늄에 촉매 반응 물질로서 PdS를 첨가한 것이나 유산 티타늄에 HCHO 및 H2O를 첨가한 것이 있다. 무전해 도금법에 의해 TiN 막(16)을 성막하기 위해 사용되는 약액으로서는, 예를 들면, NH4또는 HNO3를 함유한 유산 티타늄에 촉매 반응 물질로서 PdS를 첨가한 것이나 유산 티타늄에 HCHO 및 HN4OH를 첨가한 것이 있다.
그 후, 예를 들면, 스퍼터링법에 의해 기판 전면에 Cu 막(도시되지 않음)을 성막한다. Cu 막은, 예를 들면, 약 10nm일 수 있다. 스퍼터링법에 의해 Cu 막을 성막하기 위한 조건의 예로서는, Cu 타겟을 이용하고, 프로세스 가스로서 Ar을 이용하고, 그 유량을 40sccm, 압력을 0.67Pa, 그리고 온도를 300℃로 한다.
다음으로, 도 7에 도시된 바와 같이, Cu 막을 스피드층으로서 이용하여, 전해 도금법에 의해 배선 형성용의 Cu 막(17)을 기판 전면에 성막한다. Cu 막(17)은 배선 그루브(12) 및 비아 홀(13)을 매립하기에 충분한 정도의 두께이다. 특정 예에서는, Cu 막(17)의 두께가 600nm이다. 시드층으로서의 Cu 막은 Cu 막(17)의 성막시에 일체화된다. 전해 도금법에 의해 Cu 막(17)을 성막하기 위한 조건의 예에서는, 도금 용액으로서 CuSO4+ 5H2O를 이용하고, 그 온도는 30℃로 하고, 인가 전압은 10V로 하고, 전류는 30mA/dm2로 한다.
그 다음, CMP법에 의해 연마를 행하여 불필요한 부분의 Cu 막(17)을 제거함으로써, 비아 홀(13)의 내부에만 Cu 막(17)을 남긴다. 그 결과, 도 8에 도시된 바와 같이, 배선 그루브(12) 및 비아 홀(13) 내에 매립된 소위 듀얼 다마신(dual damascene) 구조의 Cu 배선이 얻어진다. CMP법에 의한 연마의 조건의 예로서, 연마재 (슬러리)로서 과산화수소수에 Fe(NO3)를 현탁시킨 것을 이용하고, 슬러리 유량을 20sccm으로 하고, 연마 헤드의 압력을 4.0psi, 웨이퍼의 회전수를 20rpm, 헤드의 회전수를 20rpm으로 한다.
그 후, 예를 들면, 스퍼터링법에 의해 Cu 배선의 산화 방지막으로서 캡핑 TiN 막(18)을 기판 전면에 성막한다. 캡핑 TiN 막(18)의 두께는, 예를 들면, 30nm이다. 스퍼터링법에 의해 캡핑 TiN 막(18)을 성막하기 위한 조건의 예에서는, Ti 타겟을 이용하고, 프로세스 가스로서 Ar과 N2의 혼합 가스를 이용하고, 그 유량을 각각 30sccm 및 100sccm으로 하고, 압력을 0.67Pa, 온도를 150℃로 한다. 그 다음, 캡핑 TiN 막(18)을, 예를 들면, RIE법에 의해 선정된 구조로 패터닝한다. RIE법에 의해 캡핑 TiN 막(18)을 에칭하기 위한 조건의 예에서는, 에칭 가스로서 BCl3및 Cl2의 혼합 가스를 이용하고, 그 유량을 각각 60sccm 및 90sccm으로 하고, 압력을 2Pa, RF 파워를 1200W로 한다.
그 후, 상층 배선을 형성하는 단계를 포함하는 통상의 LSI 제조 공정을 통해, 의도한 LSI를 완성한다.
상술한 바와 같이, 제1 실시예에 따르면, Cu 배선의 베리어층으로서 Ti 막(15) 및 TiN 막(16)을 무전해 도금법에 의해 비아 홀 내부의 확산층(7) 상에 선택적으로 형성하기 때문에, 종래의 베리어층을 스퍼터링법에 의해 형성하는 경우에 비아 홀(13)의 저부에서의 불충분한 커버리지의 문제를 해소하는 것이 가능하고, 따라서, Cu 막(17)을 배선 그루브(12) 및 비아 홀(13)에 양호하게 매립할 수 있다. 또한, 배선 그루브(12) 및 비아 홀(13)의 내주면이 SiN 막(14, 9)에 의해 완전히 덮여지기 때문에, 층간 절연막(8, 11)으로서 SiO2막과 같은 산화막을 사용하는 경우 배선 그루브(12) 및 비아 홀(13) 내에 매립된 Cu 막(17)이 산화되는 문제를 방지할 수 있다. 또한, 이미 설명한 바와 같이, Cu는 작은 비저항을 갖고, 정전 이동에 대하여 우수한 내성을 갖는다. 이러한 이유로, 신뢰성이 양호하고 저저항의 Cu에 의해 듀얼 다마신 배선을 얻을 수 있다. 그 결과, 신뢰성이 높고, 고속 동작이 가능한 고성능의 LSI를 높은 생산 수율로 실현할 수 있다.
다음으로, 본 발명의 제2 실시예에 따른 LSI 제조 방법을 설명한다.
도 9에 도시된 바와 같이, 제2 실시예에서는, 제1 실시예에서 사용한 배선 형성용의 Cu 막(17) 대신에 Ag 막(19)을 이용한다. 이 Ag 막(19)은 Cu 막(17)과 마찬가지로 전해 도금법에 의해 성막된다. Ag 막(19)의 막 두께는, 예를 들면, 600nm이다. 전해 도금법에 의해 Ag 막(19)을 성막하는 조건의 일예로서는, 질산은, 탄산 나트륨 및 인산 나트륨을 함유한 바쓰(bath) 액을 이용하고, 그 바쓰 온도는 30℃로 하고, 인가 전압은 10V, 전류 밀도는 30mA/dm2로 한다. 다른 면에서는, 제1 실시예와 동일하므로 그에 대한 설명은 생략한다.
제2 실시예에 따르면, Ag 배선을 이용하는 경우, 제1 실시예와 동일한 장점을 얻을 수 있다.
다음으로, 본 발명의 제3 실시예에 따른 LSI 제조 방법을 설명한다.
제3 실시예에서는, 제1 실시예와 동일한 방식으로 공정을 진행시키고, 비아 홀(13)의 형성 단계에 도달한 후에, 도 10에 도시된 바와 같이, 무전해 도금법에 의해 비아 홀(13) 내부에 노출된 확산층(7) 상에 선택적으로 Ti 막(15)을 성막한다. Ti 막(15)은 두께가, 예를 들면, 30nm이다. 제1 실시예에서 사용한 동일한 약액을 이용하여 무전해 도금법에 의해 TiN 막(15)을 성막할 수 있다.
다음으로, 도 11에 도시된 바와 같이, 질소 또는 암모니움 분위기 중에서 Si 기판(1)의 열처리를 행함으로써, TiN 막(15)의 표면의 질화에 의해 TiN 막(16)을 형성함으로써, Ti 막(15)과 Si 기판(1)을 반응시킨 TiSi2막(20)을 형성한다. 이 열처리는, 예를 들면, 650℃에서 30초 동안 행해진다.
그 후, 제1 실시예와 동일한 방식으로, 시드층으로서 Cu 막을 성막하는 단계 등....을 통해서, 의도한 LSI가 도 12에 도시된 바와 같이 완성된다.
제3 실시예 또한 제1 실시예와 동일한 장점을 제공한다. 이에 부가하여, 제3 실시예에 따르면, Ti 막(15)의 표면을 질화한 결과로서 TiN 막(16)을 형성함에 의해 베리어층으로서 TiN/Ti 구조를 이용하기 때문에, 보다 안정한 베리어층을 얻을 수 있다. 또한, Ti 막(15)과 Si 기판(1)을 반응시켜서 TiSi2막(20)을 형성하기 때문에, Cu 배선의 콘택트 저항의 저감 및 안정화를 도모한다. 따라서, 제3 실시예는 LSI의 신뢰성을 한층 향상시킨다.
다음으로, 본 발명의 제4 실시예에 따른 제조 방법을 설명한다.
도 13에 도시된 바와 같이, 제4 실시예는 제3 실시예에서 사용된 배선 형서용의 Cu 막(17) 대신에 Ag 막(19)을 사용한다. Ag 막(19)은 Cu 막(17)과 마찬가지로 전해 도금법에 의해 형성된다. Ag 막(19)의 두께는, 예를 들면, 600nm이다. 전해 도금법에 의해 Ag 막(19)을 형성하는 조건은 제2 실시예와 동일하다. 다른 면에서는, 제3 실시예와 동일하기 때문에, 그에 대한 설명은 생략한다.
제4 실시예에 따르면, Ag 배선을 이용하는 경우 제1 실시예와 동일한 장점을 얻을 수 있다.
다음으로, 본 발명의 제5 실시예에 따른 LSI 제조 방법을 설명한다.
제5 실시예에서는, 제1 실시예와 동일한 방식으로 공정을 진행하고, 비아 홀(13)을 형성하는 단계 이후에, 도 14에 도시된 바와 같이, 전해 도금법에 의해 비아 홀(13) 내부에 노출된 확산층(7) 상에 Ti 막(15)을 선택적으로 성막한다. Ti 막(15)의 두께는, 예를 들면, 30nm이다. 전해 도금법에 의해 Ti 막(15)을 성막하기 위한 조건의 예에서는, 약액으로서 유산 티타늄을 사용하고, 그 온도는 30℃로 하고, 인가 전압은 10V, 전류 밀도는 30mA/dm2로 한다.
그 후, 제1 실시예와 동일한 방식으로, 시드층으로서의 Cu 막의 형성 이후의 공정을 통해, 도15에 도시된 바와 같은 의도한 LSI를 완성한다.
제5 실시예 또한 제1 실시예와 동일한 장점을 갖는다. 또한, 배선 형성용의 Cu 막(17)을 전해 도금법에 의해 형성하여 배선 그루브(12) 및 비아 홀(13)을 매립하는 경우, Ti 원자와 Cu 원자가 Cu 막과 Ti 막(15) 사이에서 상호 확산되기 때문에, Cu를 매립하기 위한 고온의 스퍼터링법 및 리플로우법을 이용하는 경우에 비해 높은 매립 수율을 얻을 수 있다. 따라서, 제5 실시예는 LSI의 신뢰성 향상과 제조 가격의 저감에 대해 공헌을 한다.
다음으로, 본 발명의 제6 실시예에 따른 LSI 제조 방법을 설명한다.
제6 실시예에서는, 기상 도금법에 의해 Ti 막(15)을 형성한다. 기상 도금법에 의해 Ti 막(15)을 형성하기 위한 조건의 예에서는, 도금 가스로서 TiCl4및 H2의 혼합 가스를 사용하고, 그 유량을 4slm으로 하고, 기판 가열 온도를 800℃로 한다. 다른 면에 있어서는, 제1 실시예와 동일하기 때문에, 그에 대한 설명은 생략하기로 한다.
제6 실시예 또한 제1 실시예와 동일한 장점을 갖는다.
다음으로, 본 발명의 제6 실시예에 따른 LSI의 제조 방법을 설명한다.
도 16에 도시된 바와 같이, 제7 실시예에서는, 제5 실시예에서 사용한 배선 형성용의 Cu 막(17) 대신에 Ag 막(19)을 사용한다. Ag 막(19)을 Cu 막(17)과 동일한 방식으로 전해 도금법에 의해 형성한다. Ag 막(19)의 두께는, 예를 들면, 600nm이다. 전해 도금법에 의해 Ag 막(19)을 성막하기 위한 조건은 제2 실시예와 동일하다. 다른 면에 대해서는, 제1 실시예와 동일하므로, 그에 대한 설명은 생략한다.
제7 실시예는, Ag 배선을 이용하는 경우, 제1 실시예와 동일한 장점을 약속한다.
다음으로, 본 발명의 제8 실시예에 따른 LSI 제조 방법을 설명한다.
제8 실시예에서는, 제1 실시예와 동일한 방식으로 공정을 진행하고, 비아 홀(13)을 형성하는 단계 이후에, 도 17에 도시된 바와 같이, 전해 도금법에 의해 비아 홀(13) 내부에 노출된 확산층(7) 상에 Rh 막(21)을 선택적으로 형성한다. Rh 막(21)은, 예를 들면, 30nm 두께이다. 전해 도금법에 의해 Rh 막(21)을 성막하기 위한 예시적 조건은, 약액으로서 유산에 금속 리오듐을 유산염 또는 인산염으로서 첨가한 것을 이용하고, 온도를 30℃로 하고, 인가 전압을 5V, 전류 밀도를 10mA/dm2로 한다. Rh 막(21)은 전해 도금 중에 더 높은 전류 효율과 Ti 막보다 더 높은 부식 내성을 갖기 때문에 유리하다.
그 후, 제1 실시예와 동일한 방식으로, 시드층으로서의 Cu 막을 형성하는 단계 이후의 공정을 진행하여, 도 18에 도시한 바와 같은 의도한 LSI를 완성한다.
제8 실시예 또한 제1 실시예와 동일한 장점을 약속한다.
다음으로, 본 발명의 제9 실시예에 따른 LSI 제조 방법을 설명한다.
도 19에 도시된 바와 같이, 제9 실시예에서는, 제8 실시예에서 사용한 배선 형성용의 Cu 막(17) 대신에 Ag 막(19)을 사용한다. Ag 막(19)은 Cu 막(17)과 마찬가지로 전해 도금법에 의해 형성된다. Ag 막(19)의 두께는, 예를 들면, 600nm이다. 전해 도금법에 의해 Ag 막(19)을 성막하기 위한 조건은 제2 실시예와 동일하다. 다른 면에 있어서는, 제8 실시예와 동일하므로, 그에 대한 설명은 생략한다.
제9 실시예는, Ag 배선을 이용하는 경우, 제1 실시예와 동일한 장점을 보장한다.
다음으로, 본 발명의 제10 실시예에 따른 LSI 제조 방법을 설명한다.
제10 실시예에서는, 제1 실시예와 동일한 방식으로 공정을 진행하고, 비아 홀(13)의 형성 단계 이후에, 전해 도금법에 의해, 비아 홀(13)의 내부에 노출된 확산층(7) 상에 Pt 막(22)을, 도 20에 도시된 바와 같이, 선택적으로 형성한다. Pt 막(22)의 두께는, 예를 들면, 30nm이다. 전해 도금법에 의해 Pt 막(22)을 성막하기 위한 조건의 예에서는, 약액으로서, 염화 백금산, 인산 암모늄, 인산 나트륨을, 조성을 각각 4g/리터, 20g/리터 및 100g/리터로 하여 사용하고, 온도를 80℃, 인가 전압을 4V, 전류 밀도를 1mA/dm2로 한다. Rh 막(21)과 유사하게, Pt 막(22)은 전해 도금중에 높은 전류 효율과 Ti 막에 비해 더 높은 부식 내성을 갖기 때문에 유리하다.
그 후, 제1 실시예와 유사한 방식으로, 시드층으로서의 Cu 막을 성막하는 공정 이후의 공정을 진행하여, 의도한 LSI를 도 21에 도시한 바와 같이 완성한다.
제10 실시예 또한 제1 실시예와 동일한 장점을 보장한다.
다음으로, 본 발명의 제11 실시예에 따른 LSI 제조 방법을 설명한다.
도 22에 도시한 바와 같이. 제11 실시예에서는, 제10 실시예에 사용된 배선 형성용의 Cu 막(17) 대신에 Ag 막(19)을 사용한다. Ag 막(19)은 Cu 막(17)과 마찬가지로 전해 도금법에 의해 형성된다. Ag 막(19)의 두께는, 예를 들면, 600nm이다. 전해 도금법에 의해 Ag 막(19)을 성막하기 위한 조건은 제2 실시예와 동일하다. 다른 면에 있어서는, 제10 실시예와 동일하기 때문에, 그에 대한 설명은 생략한다.
제11 실시예는, Ag 배선을 이용하는 경우, 제1 실시예와 동일한 장점을 갖는다.
첨부된 도면을 참조하여 본 발명의 특정하고 양호한 실시예를 설명하였지만, 본 발명은 이러한 특정한 실시예에 국한되지 않고, 첨부한 특허 청구의 범위에서 정의하는 바와 같이 본 발명의 사상 또는 범주로부터 벗어남이 없이 당 기술에 숙련된 자에게는 다양한 변화 및 수정이 실행될 수 있음을 이해해야 한다.
예를 들면, 제1 실시예 내지 제11 실시예에서 명시된, 수치, 재료, 구조, 기판, 원료, 프로세스 등은 단지 예시적인 것일 뿐, 원한다면, 임의의 다른 적당한 수치, 재료, 구조, 기판, 원료 프로세스 등을 사용할 수 있다.
상술한 바와 같이, 본 발명에 따른 반도체 장치는 비아 홀 및/또는 배선 그루브 내의 기체 상에 베리어층을 선택적으로 형성하였기 때문에, 비아 홀 및/또는 배선 그루브 내에 양호하게 매립된 우수한 Cu 또는 Ag계의 배선을 얻는 것이 가능하고, 고속, 고신뢰성, 고성능의 반도체 장치를 실현할 수 있다.
또한, 본 발명에 따른 반도체 장치 제조 방법은 비아 홀 및/또는 배선 그루브 내의 기체 상에 베리어층을 선택적으로 형성하도록 구성되어 있기 때문에, 비아 홀 및/또는 배선 그루브 내에 양호하게 매립된 우수한 Cu 또는 Ag계 배선을 얻는 것이 가능하고 고속, 고신뢰도, 고성능의 반도체 장치를 제공할 수 있다.

Claims (18)

  1. 비아 홀(via hole) 및/또는 배선 그루브 내에 Cu 또는 Ag계의 도전 재료가 베리어(barrier) 층을 통해 매립되어 있는 반도체 장치에 있어서,
    상기 비아 홀 및/또는 배선 그루브 내부의 기체(base body) 상에 선택적으로 상기 베리어층이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 베리어층은 상기 기체의 표면을 환원할 수 있는 도전 재료로 이루어지는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 베리어층은 무전해 도금법에 의해 형성되는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 베리어층은 전해 도금법에 의해 형성되는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 베리어층은 기상(vapor phase) 도금에 의해 형성되는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 베리어층은 Ti, Rh, Pt, TiN/Ti, TiN/Rh 또는 TiN/Pt로 이루어지는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 베리어층은 Ta, TaN 또는 TaN/Ta로 이루어지는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서, 상기 도전 재료와 직접 접촉하는 상기 비아 홀 및/또는 배선 그루브의 내주면은 질화 실리콘 또는 질화 산화 실리콘으로 이루어지는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서, 상기 비아 홀 및/또는 배선 그루브 내에 매립된 상기 도전 재료 상에 산화 방지막이 제공되는 것을 특징으로 하는 반도체 장치.
  10. 비아 홀 및/또는 배선 그루브 내에 Cu 또는 Ag계 도전 재료가 베리어층을 통해 매립되어 있는 반도체 장치의 제조 방법에 있어서,
    상기 비아 홀 및/또는 배선 그루브 내의 기체 상에 상기 베리어층을 선택적으로 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  11. 제10항에 있어서, 상기 베리어층은 상기 기체의 표면을 환원할 수 있는 도전 재료로 이루어지는 것을 특징으로 하는 반도체 장치 제조 방법.
  12. 제10항에 있어서, 상기 베리어층은 무전해 도금법에 의해 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  13. 제10항에 있어서, 상기 베리어층은 전해 도금법에 의해 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  14. 제10항에 있어서, 상기 베리어층은 기상 도금법에 의해 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  15. 제10항에 있어서, 상기 베리어층은 Ti, Rh, Pt, TiN/Ti, TiN/Rh 또는 TiN/Pt로 이루어지는 것을 특징으로 하는 반도체 장치 제조 방법.
  16. 제10항에 있어서, 상기 베리어층은 Ta, TaN 또는 TaN/Ta로 이루어지는 것을 특징으로 하는 반도체 장치 제조 방법.
  17. 제10항에 있어서, 상기 도전 재료와 직접 접촉하는 상기 비아 홀 및/또는 배선 그루브의 내주면은 질화 실리콘 또는 질화 산화 실리콘으로 이루어지는 것을 특징으로 하는 반도체 장치 제조 방법.
  18. 제10항에 있어서, 상기 비아 홀 및/또는 배선 그루브 내에 매립된 상기 도전 재료 상에 산화 방지막이 제공되는 것을 특징으로 하는 반도체 장치 제조 방법.
KR1019990051222A 1998-11-19 1999-11-18 반도체 장치 및 그 제조 방법 KR20000035543A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP1998-329216 1998-11-19
JP10329216A JP2000156406A (ja) 1998-11-19 1998-11-19 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
KR20000035543A true KR20000035543A (ko) 2000-06-26

Family

ID=18218959

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990051222A KR20000035543A (ko) 1998-11-19 1999-11-18 반도체 장치 및 그 제조 방법

Country Status (3)

Country Link
JP (1) JP2000156406A (ko)
KR (1) KR20000035543A (ko)
TW (1) TW429540B (ko)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100528530B1 (ko) * 2000-12-20 2005-11-15 매그나칩 반도체 유한회사 반도체 디바이스의 배선 형성 방법
KR100791074B1 (ko) * 2006-08-23 2008-01-02 삼성전자주식회사 귀금속을 함유하는 장벽막을 갖는 콘택 구조체, 이를채택하는 강유전체 메모리 소자 및 그 제조방법들
KR100820780B1 (ko) * 2002-06-29 2008-04-10 주식회사 하이닉스반도체 반도체소자의 구리 배선 제조 방법
KR100862826B1 (ko) * 2007-04-27 2008-10-13 동부일렉트로닉스 주식회사 반도체 소자의 구리배선 형성방법
US7541276B2 (en) 2005-02-05 2009-06-02 Samsung Electronics Co., Ltd. Methods for forming dual damascene wiring for semiconductor devices using protective via capping layer
KR20160066899A (ko) * 2014-12-03 2016-06-13 삼성전자주식회사 비아 구조체 및 배선 구조체를 갖는 반도체 소자 제조 방법

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100430949B1 (ko) * 2001-10-22 2004-05-12 엘지.필립스 엘시디 주식회사 무전해 은 도금액 및 이를 이용한 금속 배선 형성방법
KR100701675B1 (ko) * 2001-12-28 2007-03-29 매그나칩 반도체 유한회사 반도체 소자의 구리배선 형성방법
JP2003218201A (ja) * 2002-01-24 2003-07-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100727214B1 (ko) * 2004-12-15 2007-06-13 주식회사 엘지화학 팔라듐-은 활성화 방법을 이용한 은 전해도금방법
JP2008199059A (ja) * 2008-05-01 2008-08-28 Sony Corp 固体撮像素子及びその製造方法
JP6187008B2 (ja) * 2013-08-07 2017-08-30 大日本印刷株式会社 金属充填構造体の製造方法及び金属充填構造体

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960026234A (ko) * 1994-12-30 1996-07-22 김주용 반도체 소자의 텅스텐-플러그 형성방법
KR970052537A (ko) * 1995-12-27 1997-07-29 김광호 반도체장치의 제조방법
KR19980055756A (ko) * 1996-12-28 1998-09-25 김영환 반도체 소자의 비트 라인 형성 방법
KR19980066285A (ko) * 1997-01-22 1998-10-15 김광호 반도체 소자의 콘택 배선 방법 및 이를 이용한 커패시터 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960026234A (ko) * 1994-12-30 1996-07-22 김주용 반도체 소자의 텅스텐-플러그 형성방법
KR970052537A (ko) * 1995-12-27 1997-07-29 김광호 반도체장치의 제조방법
KR19980055756A (ko) * 1996-12-28 1998-09-25 김영환 반도체 소자의 비트 라인 형성 방법
KR19980066285A (ko) * 1997-01-22 1998-10-15 김광호 반도체 소자의 콘택 배선 방법 및 이를 이용한 커패시터 제조방법

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100528530B1 (ko) * 2000-12-20 2005-11-15 매그나칩 반도체 유한회사 반도체 디바이스의 배선 형성 방법
KR100820780B1 (ko) * 2002-06-29 2008-04-10 주식회사 하이닉스반도체 반도체소자의 구리 배선 제조 방법
US7541276B2 (en) 2005-02-05 2009-06-02 Samsung Electronics Co., Ltd. Methods for forming dual damascene wiring for semiconductor devices using protective via capping layer
KR100791074B1 (ko) * 2006-08-23 2008-01-02 삼성전자주식회사 귀금속을 함유하는 장벽막을 갖는 콘택 구조체, 이를채택하는 강유전체 메모리 소자 및 그 제조방법들
KR100862826B1 (ko) * 2007-04-27 2008-10-13 동부일렉트로닉스 주식회사 반도체 소자의 구리배선 형성방법
KR20160066899A (ko) * 2014-12-03 2016-06-13 삼성전자주식회사 비아 구조체 및 배선 구조체를 갖는 반도체 소자 제조 방법

Also Published As

Publication number Publication date
TW429540B (en) 2001-04-11
JP2000156406A (ja) 2000-06-06

Similar Documents

Publication Publication Date Title
US6972254B1 (en) Manufacturing a conformal atomic liner layer in an integrated circuit interconnect
US6420258B1 (en) Selective growth of copper for advanced metallization
US6159851A (en) Borderless vias with CVD barrier layer
US6350687B1 (en) Method of fabricating improved copper metallization including forming and removing passivation layer before forming capping film
US6468906B1 (en) Passivation of copper interconnect surfaces with a passivating metal layer
US5300813A (en) Refractory metal capped low resistivity metal conductor lines and vias
TWI326479B (en) Selective capping of copper wiring
US7470617B2 (en) Treating a liner layer to reduce surface oxides
US6150269A (en) Copper interconnect patterning
JP3116897B2 (ja) 微細配線形成方法
US20100164108A1 (en) Integrating a bottomless via to promote adsorption of antisuppressor on exposed copper surface and enhance electroplating superfill on noble metals
US20010051420A1 (en) Dielectric formation to seal porosity of low dielectic constant (low k) materials after etch
CN104934409A (zh) 后道工序互连层上的通孔预填充
US6841466B1 (en) Method of selectively making copper using plating technology
US20050275941A1 (en) Metal-filled openings for submicron devices and methods of manufacture thereof
US6522013B1 (en) Punch-through via with conformal barrier liner
KR20000035543A (ko) 반도체 장치 및 그 제조 방법
US20040121583A1 (en) Method for forming capping barrier layer over copper feature
US6406996B1 (en) Sub-cap and method of manufacture therefor in integrated circuit capping layers
US6348410B1 (en) Low temperature hillock suppression method in integrated circuit interconnects
JP3449960B2 (ja) 半導体装置の製造方法
US7666782B2 (en) Wire structure and forming method of the same
US20060001170A1 (en) Conductive compound cap layer
TW200531132A (en) Method of forming wiring structure and semiconductor device
US6403466B1 (en) Post-CMP-Cu deposition and CMP to eliminate surface voids

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application