KR20070034530A - 칩, 칩 패키지 및 칩 카드 - Google Patents

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KR20070034530A
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contacts
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헤이모 쉐우처
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

칩(1)은 기판(2), 상기 기판(2)상에 제공된 집적회로(3), 다수의 도체 영역들(ME1, ME2, ME3, ME4, 및 ME5), 그리고 상기 도체 영역들 및 상기 집적 회로를 보호하는 보호층을 포함한다. 관통공(6 및 7)은 칩 콘택들(8 및 9)가 이를 통하여 접속 가능하도록 상기 보호층(5) 내에 제공된다. 추가 칩 콘택들(10 및 11) 및 연결 도체들(12 및 13)은 상기 보호층(5) 상에 제공되고, 각 추가 칩 콘택은 연결 도체를 통하여 칩 콘택과 전기적으로 연결된다.

Description

칩, 칩 패키지 및 칩 카드{CHIP HAVING TWO GROUPS OF CHIP CONTACTS}
본 발명은 칩에 관한 것으로, 더욱 상세하게는, 적어도 하나의 칩 패키지용으로 배열된 칩에 관한 것이다. 상기 칩 패키지는 다수의 패키지 콘택들(contacts)을 포함하고, 상기 패키지 콘택들은 상기 칩 패키지 외부로부터 접속 가능하다. 상기 칩은 기판, 상기 기판 상에 제공된 집적회로, 다수의 칩 콘택들, 및 보호층을 포함한다. 상기 칩 콘택들은 상기 칩 외부로부터 접속 가능하고, 상기 집적 회로에 연결된다. 상기 보호층은 상기 집적 회로를 보호하고, 관통공들이 상기 보호층에 제공되고, 칩 콘택은 각각의 관통공을 통하여 접속 가능하다.
본 발명은 또한 칩을 갖는 칩 패키지에 관한 것이다.
본 발명은 또한 칩 패키지를 갖는 칩 카드에 관한 것이다.
상기 제 1 단락에 설명된 설계의 칩 및 칩을 갖는 칩 패키지는 많은 다양한 버젼으로 시판되었고, 당업자에게 널리 알려져 있다. 알려진 해결법에 의하면, 상기 칩의 칩 콘택들이 플립-플롭 기술 또는 배선-결합 기술에 의해 패키지의 패키지 콘택들에 연결될 수 있거나 연결되도록 설계된다. 또한, 많은 다른 버젼에 의하면, 상기 칩 패키지가 단지 알려진 단일 칩을 포함하도록 설계되는데, 상기 칩은 문제의 가능한 어플리케이션용으로 특별히 선택된 설계된다. 그러므로, 알려진 경우에, 다른 칩 패키지들로 알려진 칩의 다양한 버젼의 사용을 제한하는 한정 사항이 있다. 그래서, 알려진 다양한 버젼으로 제조될 수 있는 이용에 감소를 가져온다.
본 발명의 목적은 단순한 방법 및 단순한 수단에 의해 앞서 언급한 문제점을 극복하고, 개선된 칩 및 개선된 칩 패키지를 제조하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 칩은 적어도 하나의 칩 패키지 외부로부터 접속 가능하도록 하는 다수의 패키지 콘택들을 갖는 상기 적어도 하나의 칩 패키지용으로 배열되는 칩으로서, 기판; 상기 기판 상에 제공된 집적 회로; 다수의 칩 콘택들; 및 상기 집적 회로를 보호하며, 관통공이 형성되어 있는 보호층을 포함하고, 상기 칩 콘택들은 상기 칩 외부로부터 접속 가능하고, 상기 집적회로에 연결되고, 상기 칩 콘택들은 각 관통공을 통하여 접속되고, 추가 칩 콘택들 및 연결 도체들은 상기 보호층 상에 제공되고, 상기 각 추가 칩 콘택들은 연결 도체를 경유하여 칩 콘택과 전기 전도적으로 연결되는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 이전 단락에 설명된 설계의 칩은 칩을 갖는 칩 패키지 내에 제공된다.
상기 목적을 달성하기 위하여, 이전 단락에 설명된 설계의 칩 패키지는 칩 패키지를 포함하는 칩 카드 내에 제공된다.
본 발명에 따른 특징의 측정에 의하면, 단순하고 많은 추가 비용 및 노력없이 칩이 얻어진다. 상기 칩은 사전 설정 할당, 즉 전압 할당 또는 신호나 신호들에 대한 할당은 각 패키지 콘택용으로 규정된 경우, 배선-결합 기술에 의해 칩 콘택들을 패키지 콘택들에 연결하기에 적합하다. 또한, 플립-플롭 기술에 의해 칩 콘택들을 연결 도체들 및 추가 칩 콘택들을 통하여 동일한 패키지 콘택들에 연결하기에 적합한데, 이것은 교차 연결이 연결 도체들 및 추가 칩 콘택들의 도움으로 얻어지기 때문에 패키지 콘택들에 대한 사전 설정 할당이 허용되는 동안에도 수행된다. 또한 본 발명에 따른 방법을 수행함으로써 칩 상의 사전 설정 레이아웃에 제공된 칩 콘택들을 갖는 본 발명에 따른 칩이 플립-플롭 기술에 의해 연결 도체들 및 추가 칩 콘택들을 통하여 제 2 칩의 칩 콘택들에 용이하게 연결될 수 있다. 제 2 칩의 칩 콘택들은 사전 설정 콘택 패턴으로 제공되고, 추가 칩 콘택들은 사전 설정 콘택 패턴의 미러 이미지로서 본 발명에 따른 칩 상에 제공된다. 이 방법에 의하면, 본 발명에 따른 조치를 수행한 결과로서, 이중-칩 패키지를 용이하게 생성할 수 있게 되었다. 또한 본 발명에 따른 방법의 수행의 결과로서 추가 칩 콘택들에 대하여 제 2, 제 3, 또는 제 4 칩 패키지 상의 각 패키지 콘택들에 용이하고 안정하게 연결될 추가 칩 콘택들을 가능하게 하는 위치를 선택함으로써, 주어진 제 2, 제 3, 또는 제 4 칩 패키지용으로 연결 도체들 및 추가 칩 콘택들로 도움으로, 주어진 제 1 칩 패키지용으로 배열된 칩 콘택들을 갖는 칩이 적당하게 제조될 수 있다는 것이다.
본 발명에 따른 칩의 경우에, 만일 칩 콘택들이 칩 또는 칩의 보호층의 중간 영역에 배열되고, 중간 영역은 칩 또는 칩의 보호층의 2개의 상호 대향 테두리들 사이의 실질적으로 중간에 위치하고, 추가 칩 콘택들이 칩 또는 칩의 보호층의 적어도 하나의 테두리에 인접하게 배열되면, 매우 유리하다는 것이 증명되었다. 이러한 종류의 설계는, 이 설계에서 실질적으로 중간에 위치한 칩 콘택들이 플립-플롭 연결의 제조에 특히 적합하고, 추가 칩 콘택들은 배선-결합 연결에 특히 적합하고, 이 배선-결합 연결에서는 결합 배선에 의해 발생하는 단락의 위험이 배제된다는 장점을 갖는다.
이전 단락에서 설명된 바와 같이, 칩에 있어서, 만일 칩 콘택들이 열 방향으로 배열되고, 칩 또는 칩의 보호층의 미러 대칭면에 대하여 실질적으로 대칭이고, 대칭면은 칩 또는 칩의 보호층의 2개의 상호 대향 테두리에 평행하게 연장되고, 칩 또는 칩의 보호층을 실질적으로 미러 대칭으로 분리하면 매우 유리하다는 것이 증명되었다. 이러한 설계는 가능한 간단하고 단순한 방법인 플립칩 연결을 형성하는 데에 유리하다.
본 발명에 따른 칩에 있어서, 칩 콘택들은 각각 패드에 의해 형성되고, 모든 패드들 중 적어도 일부가 각각 이들에 연결된, 범프 공정에 의해 적용된 범프를 포함하고, 범프는 공칭 높이를 갖는 경우 매우 유리하다는 것이 증명되었다. 이 방법에 의해 플립-플롭 기술이 사용되는 경우에 동작에서 특히 믿을 만한 전기적 연결이 보장될 수 있다.
이전 단락에서 설명된 바와 같이, 본 발명에 따른 칩에 있어서, 만일 각각의 추가 칩 콘택들이 추가 범프에 의해 형성되고, 연결 도체들 각각이 연장된 연결 범프에 의해 형성되고, 추가 범프들이 공칭 높이를 갖고, 연장된 연결 도체들이 공칭 높이을 갖는다면 매우 유리하다는 것이 또한 증명되었다. 이것은, 추가 칩 콘택들로 전기적 연결이 추가 칩 콘택들과 콘택 쌍 사이에서 동작 상 가장 믿을만한 전기적 연결에 대하여도 동일하게 유리하다.
전술한 바와 같이, 본 발명에 따른 칩에 있어서, 만일 추가 범프들 및 연장된 연결 범프들이 동일한 범프 공정에 의해 보호층에 인가되고, 이 범프 공정이 범프들을 패드들에 적용하는데 사용되면, 특히 유리하다는 것이 증명되었다. 이것은 범프들, 추가 범프들, 및 범프들과 추가 범프들 사이의 연장된 연결 범프들이 동일한 범프 공정에 의해 제조될 수 있다는 큰 장점을 제공하며, 이는 가능한 단순해야 하는 설계의 관점 및 저 생산 비용의 관점에서도 장점을 갖는다.
이전 단락에 설명된 바와 같이, 본 발명에 따른 칩에 있어서, 만일 범프들의 높이, 연장된 연결 범프들의 높이, 추가 범프들의 높이가 동일한 크기이면 유리하다는 것이 증명되었다. 이것은 특히 단순한 제조인 점에서 장점이다.
하지만, 본 발명에 따른 칩에 있어서, 만일 추가 범프들의 높이가 연장된 연결 범프들의 높이 및 범프들의 높이 보다 크면, 매우 유리하다는 것이 증명되었다. 이러한 종류의 설계는 특히 본 발명에 따른 칩이 이중-칩 패키지 내의 제 2 칩을 갖도록 사용되고, 추가 범프들이 제 2 칩의 칩 콘택들에 연결되는 경우, 추가 범프들의 높이가 높고, 연결 범프 및 범프가 낮아, 단락이 제 2 칩 영역에 발생할 수 없다는 점에서 유리하다.
본 발명에 따른 칩 패키지에 있어서, 본 발명에 따른 2개의 칩이 상호 인접하게 배열되고, 상호 인접하게 놓인 2개의 칩 사이의 전기적 연결들이 상호 인접하게 놓인 칩들의 추가 칩 콘택들의 도움으로 형성되고, 각 경우에 전기적 연결은 결합 배선에 의해 2개의 추가 칩 콘택들 사이에 형성된다.
본 발명에 따른 칩 패키지에 있어서, 청구항 1 내지 8 중의 하나에 기재된 칩 외에, 만일 칩 패키지가 다수의 칩 콘택들을 갖는 제 2 칩을 포함하고, 제 2 칩의 칩 콘택들 및 본 발명에 따른 칩의 추가 칩 콘택들이 상호 대향하게 배열되고, 제 2 칩의 적어도 하나의 칩 콘택이 추가 칩 콘택에 대한 전기적 연결되면, 특히 유리하다는 것이 증명되었다. 이 방법에 의하면, 2개 칩을 갖는 작은 영역의 칩 패키지를 얻을 수 있으며, 이 2개의 칩 사이의 전기적 연결은 플립-플롭 기술에 의해 단순하고 믿을 만한 방법으로 형성된다.
본 발명에 따른 칩 패키지는 또한 2개 보다 더 많은 칩, 예를 들면 3개 또는 4개의 칩을 포함할 수 있다.
본 발명의 이러한 및 다른 양상은 이하에 설명된 실시예를 참조하여 명료하게 되고, 하지만 본 발명은 이에 한정되지 않는다.
도 1은 본 발명의 제 1 실시예에 따른 칩을 나타낸 도 2의 라인 I-I를 따라 절단한 단면도이다.
도 2는 도 1의 라인 II-II를 따라 절단한 단면도이다.
도 3은 본 발명의 제 2 실시예에 따른 칩을 나타낸 도 2의 라인 I-I를 따라 절단한 단면도이다.
도 4는 본 발명의 제 3 실시예에 따른 칩을 갖는 본 발명의 제 1 실시예에 따른 칩 패키지를 포함하는 본 발명의 실시예에 따른 칩 카드의 상부를 나타낸 도면이다.
도 5는 도 4에 도시된 칩 카드에 포함되고 본 발명의 제 3 실시예에 따른 칩을 포함하는 칩 패키지의 하부를 나타낸 도면이다.
도 6은 도 5와 유사한 도면으로, 본 발명의 제 3 실시예에 따른 칩을 포함하는 본 발명의 제 2 실시예에 따른 칩 패키지를 나타낸 도면이다.
도 7은 본 발명의 제 4 실시예에 따른 칩을 포함하는 본 발명의 제 3 실시예에 따른 칩 패키지의 상부를 나타낸 도면이다.
도 8은 도 7과 유사한 도면으로, 본 발명의 제 5 실시예에 따른 칩 및 본 발명의 제 6 실시예에 따른 칩을 포함하는 본 발명의 제 4 실시예에 따른 칩 패키지를 나타내는 도면이다.
도 9는 도 7 및 도 8과 유사한 도면으로, 본 발명의 제 7 실시예에 따른 칩을 포함하는 본 발명의 제 5 실시예에 따른 칩 패키지를 나타낸 도면이다.
도 10은 도 9와 유사한 도면으로, 본 발명의 제 8 실시예에 따른 칩을 포함하는 본 발명의 제 6 실시예에 따른 칩 패키지를 나타낸 도면이다.
도 1에는 칩(1)의 일부가 도시되어 있다. 칩(1)은 실리콘을 기초로 하여 형 성된다. 이러한 칩은 또한 폴리머 재료를 기초로 하여 형성될 수 있다는 것이 언급되어야 한다. 칩(1)은 본질적으로 알려진 방법에 의해 적어도 하나의 칩 패키지용으로 의도 및 배열된다. 동일한 방법으로, 이러한 종류의 칩 패키지는 본질적으로 알려진 방법으로, 다수의 패키지 콘택들을 포함하고, 이 패키지 콘택들은 패키지 외부로부터 접속 가능하다. 이는 아래에 상세히 설명될 것이다.
상기 칩(1)은 베이스 부재로 언급될 수 있는 기판(2)을 포함한다. 상기 기판(2) 상에 집적 회로(3)가 형성된다. 상기 집적 회로(3)는 도 1에서는 단지 매우 개략적으로 도시되어 있다. 이러한 종류의 집적 회로(3)의 형성 및 구성은 당업자에게 널리 알려져 있고, 그에 따라 본 발명의 실시예에서는 상세한 설명은 생략된다. 상기 집적 회로(3)는 다수의 회로 소자들(4)을 포함하고, 도 1에는 매우 개략적으로 도시되어 있다.
상기 기판(2)으로부터 소정 거리 이격된 면 영역 상에는 보호층(5)이 제공되어 있다. 상기 보호층(5)은 종종 커버링 층으로 언급된다. 상기 보호층(5)은 상기 보호층(5) 아래에 위치하는 상기 칩(1) 부분을 보호하도록 배열된다. 상기 보호층(5)은 질화 실리콘(SiN)로 이루어지는 것이 바람직하지만, 다른 재료들로 제조될 수 있다. 상기 보호층(5) 내에는 관통공들이 제공된다. 상기 관통공들을 통하여 콘택 영역 또는 다시 말하면 패드 형태인 전기 전도성 칩 콘택들이 당업자에게 알려진 방법으로 접속될 수 있다. 상기 보호층(5) 내에 형성된 2개의 관통공들(6 및 7)이 도 1에 도시되어 있다. 상기 칩(1)은 이러한 종류의 추가 관통공들을 더 포함할 수 있지만, 도 1에는 도시되지 않았다.
상기 칩(1)은 상기 집적 회로(3)와 상기 보호층(5) 사이에 형성된 전체 5개 층형 도체 영역들(ME1, ME2, ME3, ME4, 및 ME5)을 포함한다. 상기 집적 회로(3)로부터 상기 제 1 도체 영역(ME1)을 전기적으로 분리하고, 도체 영역들(ME1, ME2, ME3, ME4, 및 ME5)을 상호 전기적으로 분리하기 위하여, 층형 격리 영역들(IS1, IS2, IS3, IS4, 및 IS5)이 제공된다. 상기 격리 영역들(IS1, IS2, IS3, IS4, 및 IS5)은 각각 비 전도 산화 격리층으로 이루어지고, 평탄화용으로 제공된다.
상기 도체 영역들(ME1, ME2, ME3, ME4, 및 ME5) 내에는 유효 도체들(L1, L2, L3, L4, L5, L6, L7, L8, L9, L10, L11, L12, L13, L14, 및 L15)가 제공된다. 상부에 위치된 제 5 도체 영역(ME5)에 위치한 2개의 유효 도체들(L14 및 L15)에 칩 콘택들(8 및 9)이 각각 연결된다. 이 경우, 상기 2개의 칩 콘택들(8 및 9)는 사각 평면 형태를 갖는 패드들에 의해 형성된다. 이 패드는 정사각형의 평면 형태일 수도 있다. 각 도체 영역들(ME1 내지 ME5)내의 유효 도체들은 일 방향 및 각각 평행으로 연장되는 것이 바람직하다. 이 경우, 2개의 상호 인접한 도체 영역들은 상호 수직으로 연장되는 것이 바람직하다. 상기 유효 도체들은 격리 영역들(IS1 내지 IS5)에 의해 상호 분리된다. 상기 유효 도체들은 상기 집적 회로(3)의 회로 소자(4)들을 연결하고 유효 신호를 통과시키는 역할을 한다. 이러한 기능을 수행할 수 있도록 하기 위하여, 필요한 경우에, 다른 도체 영역들(ME1 내지 ME5)에서의 상기 유효 도체들의 일부는 함께 연결된다.
상기 목적을 위하여, 격리 영역들(IS1 내지 IS5)에는 관통공들이 제공되지만, 도 1에는 참조 부호가 부여되지 않아, 도면의 명료함이 불필요하게 감소되지 않도록 한다. 상기 격리 영역들(IS1 내지 IS5)의 관통공들에는 당업자에게는 "비아"로 언급되는 관통 도체가 제공된다. 도 1에는 비아들 중의 일부 만이 참조 부호 TL로 표시되어 있다. 상기 비아들의 도움으로, 매우 인접한 도체 영역들(ME1 내지 ME5)에 위치한 2개의 유효 도체들은 전기적 연결에 의해 함께 연결된다. 상기 유효 도체들(L1 내지 L5) 및 비아들(TL)은 알려진 방법에 의해 형성되고, 따라서 상세한 설명은 생략된다. 상기 유효 도체들 및 비아들은 알루미늄의 도움으로 형성된다. 하지만, 상기 유효 도체들은 다른 금속 또는 금속 합금들에 의해 형성될 수 있다.
도 1 및 도 2에 도시된 칩(1)은 패드에 의해 형성된 다수의 칩 콘택들을 포함한다. 모든 칩 콘택들 중의 단지 2개의 칩 콘택들(8 및 9)이 도 1에 도시되어 있다. 상기 칩 콘택들(패드들)(8 및 9)은 범프들을 통하여 직접적으로 또는 간접적으로 상기 칩(1) 외부로부터 접속할 수 있고, 이들의 일부는 아래 더욱 상세하게 보여진다. 칩 콘택들(8 및 9)은 상기한 바와 같은 상기 유효 도체들 및 비아들으로 도움으로 집적 회로(3)에 연결된다. 제공된 칩 콘택들(패드들)(8 및 9) 각각은 보호층(5) 내의 관통공들(6 및 7)을 통하여 접속될 수 있다. 상기 보호층들(5)은 도체 영역들(ME1 내지 ME5) 및 상기 도체 영역들(ME1 내지 ME5) 아래에 위치한 집적회로(3)를 보호한다.
바람직하게는, 상기 칩(1)은 추가 칩 콘택들 및 상기 보호층(5) 상에 제공된 연결 도체를 포함한다. 상기 추가 칩 콘택들은 각각 연결 도체를 통하여 칩 콘택, 예를 들면 패드들에 전기적 연결된다. 상기 보호층(5) 상에 제공된 단지 2개의 추가 콘택들(10 및 11) 및 상기 보호층(5) 상에 제공된 2개의 연결 도체들(12 및 13) 이 도 1 및 도 2에 도시될 수 있다. 이 경우에, 추가 칩 콘택(10)은 연결 도체(12)를 통한 칩 콘택(8)에 전기적 연결되고, 추가 칩 콘택(11)은 연결 도체(13)를 통해 칩 콘택(9)에 전기적 연결된다.
상기한 바와 같이, 칩 콘택들(8 및 9)은 각각 패드에 의해 형성된다. 도 1 및 도 2에 도시된 칩(1)의 경우에, 어떤 패드들은 각각 상기 패드들에 연결된 범프를 포함한다. 상기 범프는 범프 공정에 의해 관련된 패드에 적용되고, 공칭 높이(h)를 갖는다. 상기 공칭 높이(h)는 상기 보호층(5)의 노출된 주요 면과 상기 범프의 자유단 사이에 연장되어 있다. 상기 칩(1) 상에 제공된 모든 범프들 중에 2개의 범프들(14 및 15)이 도 1 및 도 2에 보여질 수 있다. 상기 범프들(14 및 15)은 칩 콘택들(패드들)(8 및 9)에 우수한 전기적으로 및 기계적으로 연결되어 있다. 상기 칩 콘택들(8 및 9)과 상기 범프들(14 및 15) 사이에 티타늄 텅스텐(TiW)이 제공되어, 본질적으로 알려진 바와 같이 우수한 기계적 연결을 확실하게 한다.
도 1 및 도 2에 도시된 상기 칩(1)의 경우에, 추가 칩 콘택들(10 및 11)은 각각 추가 범프에 의해 형성되고, 상기 연결 도체들(12 및 13)은 각각 연장된 연결 범프에 의해 형성된다. 상기 추가 범프들은 공칭 높이(h)를 갖고, 상기 연장된 연결 범프들은 동일하게 공칭 높이(h)를 갖는다. 그래서, 도 1 및 도 2에 도시된 상기 칩(1)의 경우에 존재하는 상태는, 범프들(14 및 15)의 높이(h), 연결 도체들로서 제공된 상기 연장된 연결 범프들의 높이(h), 및 추가 칩 콘택들(10 및 11)로서 제공된 추가 범프들의 높이(h)가 명목상 동일하고 동일한 크기(h)를 갖는다는데 있다.
상기 범프들(14 및 15)이 상기 칩 콘택들(패드들)(8 및 9)에 적용된 범프 공정과 동일한 공정에 의해 상기 추가 범프들 및 상기 연장된 연결 범프들이 상기 보호층(5)에 적용된다. 이것은 모든 범프들, 결과적으로 칩(1)이 가능한 단순하고 값싸게 형성된다는 점에서 유리하다. 상기 범프 공정, 예를 들면, 상기 범프들, 상기 연장된 연결 범프들, 및 상기 추가 범프들의 제조 공정의 수행은 범프 공정에 의해, 상기 칩 제조 공정으로부터 분리된 범프 위치 및 칩 제조 위치에서 이루어진다.
하지만, 어느 특정 경우에 있어서 범프는 제 1 범프 공정에서 제조되고, 추가 범프들 및 연결 범프들은 제 2 범프 공정에서 형성될 수도 있음은 분명하다. 이 방법에 의하면, 먼저 다른 시간에 제조되고 다음으로 다른 재료들로부터 제조될 수 있어, 예를 들면, 추가 범프들 및 연결 범프들이 상기 보호층에 대하여 특히 우수한 기계적 연결부를 만들고, 이것은 곧 상기 보호층에 대한 특히 우수하고 오래된 내 기계적 연결이 형성됨을 의미하며, 부하들을 잘 운반할 수 있거나 확실해진다.
도 1 및 도 2에 도시된 상기 칩(1)의 경우, 그리고 도면들에 보여질 수 없는 바와 같이, 모든 칩 콘택들(패드들)(8 및 9)는 범프들(14 및 15)에 연결되고, 연결 도체들(12 및 13)을 통하여 추가 칩 콘택들(패드들)(10 및 11)에 연결된다. 이것은 필수적으로 필요한 경우는 아니다. 왜냐하면, 패드들이 범프를 갖도록 제공될 수 있기 때문이다. 여기서, 상기 범프는 연장된 연결 범프를 통해 추가 범프와 전기적으로 연결된다. 그러면, 나머지 패드는 범프에 의해 덮여지지 않고, 원래 패드들로서는 유용할 수 있다. 이 경우, 배선-결합부로 칭해지는 것이 상기 원래 패드들과 패키지 콘택들 사이에 만들어지거나 제공될 수 있다.
도 3에는 추가 칩(1)이 도시되어 있다. 추가 칩(1)에 대한 설계는 도 1 및 도 2에 도시된 칩(1)에 대한 설계와 대부분 동일하다. 하지만, 도 3의 칩(1)의 경우에는 추가 칩 콘택들(10 및 11)의 설계가 도 1에 도시된 상기 칩(1)의 추가 칩 콘택(10 및 11)의 설계와는 다르다. 도 3에 도시된 상기 칩(1)의 경우에, 비록 추가 칩 콘택들이 추가 범프들에 의해 형성될 수도 있더라고, 이 추가 범프들은 높이(H)를 갖고, 높이(H)는 연장된 연결 범프들의 높이(h) 및 상기 범프들(14 및 15)의 높이(h) 보다 크게 설계된다. 이 종류의 설계는 적용 범위 내에서 유리하다는 것이 증명되었다.
도 1, 도 2, 및 도 3에 도시된 상기 칩(1) 상의 상기 범퍼들, 상기 연장된 연결 범퍼들, 및 추가 범퍼들에 관한 설계 구성에 대한 상기한 것 외에도, 언급되어야 하는 다른 점은, 다른 적용에 대하여도, 상기 범프들이 상기 연장된 연결 펌프들 및 상기 추가 범프들보다 더 큰 높이를 갖는 경우에 유리하다는 것이 증명되었다.
도 4에는 본 발명에 따른 칩 카드(20)가 도시되어 있다. 상기 칩 카드(20) 내에는 본 발명에 따른 칩 패키지(21)가 수용된다. 상기 칩 카드 또는 데이터 캐리어(20)의 칩 패키지(21)는 도 5에 확대된 크기로 더욱 상세하게 도시되어 있다. 상기 칩 패키지(21)에 대하여, 상기 칩 패키지(21)는 표준 ISO 7816에 거의 맞도록 설계된다.
상기 칩 패키지(21)는 칩 캐리어(22)를 포함한다. 상기 칩 캐리어(22)의 주 요면(도 5에 보이지 않는 면)에 8개의 콘택 영역들(C1, C2, C3, C4, C5, C6, C7, 및 C8)이 상기 표준에 따라 적용된다. 상기 8개의 콘택 영역들(C1, C2, C3, C4, C5, C6, C7, 및 C8)은 각각 예를 들면 칩-카드 리드/라이트 스테이션의 콘택 핀들에 대하여 상기 패키지 외부로부터 접속가능한 패키지 콘택을 형성한다. 반대측 주요면(도 5에 보이는 면)에 본 발명에 따른 칩(1)이 기계적으로 안정하게 연결된다. 상기 칩(1)은 도 5에는 보이지 않는 5개의 칩 콘택들(패드들)(23, 24, 25, 26, 및 27)을 포함한다. 상기 5개의 칩 콘택들(23, 24, 25, 26, 및 27)은 각각 이들에 연결된 범프(28, 29, 30, 31, 또는 32)를 포함한다.
상기 칩(1)은 또한 상기 칩(1)의 상기 보호층(5) 상에 위치한 5개의 추가 칩 콘택들(33, 34, 35, 36, 및 37)을 포함하고, 추가 범프에 의해 형성된다. 추가 칩 콘택들(33, 34, 35, 36, 및 37)은 각 연장된 연결 도체들에 의해 형성된 각 연결 도체들(38, 39, 40, 41, 및 42)을 통하여 각 범프들(28, 29, 30, 31, 및 32)에 전기적으로 연결된다.
상기 칩 캐리어(22) 내에는 관통공들(43, 44, 45, 46, 및 47)이 제공되고, 상기 관통공들(43, 44, 45, 46, 및 47)은 상기 칩 캐리어(22)가 콘택들(C1, C2, C3, C5, 및 C7)에 접속할 수 있도록 한다. 상기 관통공들(43, 44, 45, 46, 및 47)에 의하여, 추가 칩 콘택들(33, 34, 35, 36, 및 37)은 각 결합 배선들(48, 49, 50, 51, 및 52)을 통하여 각 관련 콘택들(C1, C5, C2, C7, 및 C3)에 전기적으로 연결된다.
도 5에 도시된 상기 칩(1) 및 칩 패키지(21)의 설계의 장점은 상기 추가 칩 콘택들(33, 34, 35, 36, 및 37)과 상기 각 패키지 콘택들(C1, C5, C2, C7, 및 C3) 사이에 제공된 결합 배선들(48, 49, 50, 51, 및 52)이 매우 짧다는데 있다. 여기서, 상기 추가 칩 콘택들(33, 34, 35, 36, 및 37)은 상기 칩(1)의 2개의 테두리들(R1 및 R2)에 인접하게 배열되고, 따라서, 상기 결합 배선들(48, 49, 50, 51, 및 52)과 상기 칩(1)의 2개의 테두리들(R1 및 R2) 사이에는 물리적인 콘택이 불가능하다. 이러한 물리적 콘택은 그러한 결합 배선들에게 가능한 손상 또는 파괴의 관점에서 회피되어야 할 필요가 있다는 것은 사실이다. 만일 도 5에 도시된 상기 칩(1) 상에 추가 칩 콘택들(33, 34, 35, 36, 및 37)이 제공되지 않는다면, 상기 결합 배선들(48, 49, 50, 51, 및 52)은 상기 패키지 콘택들(C1, C5, C2, C7, 및 C3)로부터 상기 범프들(28, 29, 30, 31, 및 32)(만일 범프들이 제공되지 않으면 그 아래에 위치한 패드들)까지 형성되어야하고, 이는 곧 상기 결합 배선들의 길이가 거의 2배가 되어, 결합 배선들이 상기 칩(1)의 2개의 테두리들(R1 및 R2)과 물리적으로 접촉할 더 큰 위험을 유발시킨다.
도 5에 도시된 상기 칩 패키지(21)에 사용된 상기 칩(1)은 또한 다른 칩 패키지(21)에 유용하게 사용되고, 다른 칩 패키지(21)는 도 6에 도시되어 있다. 동일하게, 도 6에 도시된 다른 칩 패키지(21)은 칩 캐리어(22)를 포함하고, 상기 칩 캐리어(22)는 도 6에 도시되지 않은 칩 캐리어(22)의 주요면상의 8개의 패키지 콘택들(C1 내지 C8)에 적용된다. 또한, 상기 칩 캐리어(22) 내에 5개의 관통공들(43 내지 47)이 제공되고, 이 경우, 상기 5개의 관통공들(43 내지 47)은 사각형 형태를 갖는다. 도 6에 보이는 주요면에 적용되는 각 트레이스들(53, 54, 55, 56, 및 57) 이 상기 5개의 관통공들(43 내지 47)로부터 칩 패키지(21)의 중간 영역까지 연장된다. 그 결과, 상기 관통공들(43 내지 47)으로부터 이격된 트레이스들(53, 54, 55, 56, 및 57)의 단부들은 상기 칩(1) 또는 상기 보호층(5)의 중간 영역에 배열되고, 상기 영역은 상기 칩(1) 또는 상기 보호층(5)의 2개의 상호 대향 테두리들(R1 및 R2) 사이의 중간에 위치한다. 상기 트레이스들(53, 54, 55, 56, 및 57)은 각각 각 관통공들(43 내지 47)을 통해 각 패키지 콘택들(C1, C5, C2, C7, 및 C3)와 전기적으로 연결된다.
도 6에 도시된 칩 패키지(21)의 경우에, 상기 칩(1)은 플립-플롭 기술에 의해 상기 칩 패키지(2)에 연결된다. 이것은, 상기 칩 패키지(21)의 경우에, 상기 칩(1)은 도 5에 도시된 위치로부터 180° 반전된 위치에 있는 칩 캐리어(22)에 연결됨을 의미한다. 이것이 행해지는 경우, 범프들(28 내지 32)과 상기 트레이스들(53 내지 57) 사이에 전기적 연결이 형성된다. 이 방법에 의하면, 상기 범프들(28 내지 32)은 연결 도체들(38 내지 42)로서 제공된 연장된 연결 범프들 및 추가 칩 콘택들(33 내지 37)로서 제공된 추가 범프들 보다 더 높다. 그래서, 추가 칩 콘택(33)이 상기 트레이스(54)와 전기적으로 연결될 수 없고, 추가 칩 콘택(37)도 상기 트레이스(56)와 전기적으로 연결될 수 없다. 만일 동일한 칩(1)이 2개 경우에 모두 제공되면, 상기 상대 높이는 또한 도 5에 도시된 칩 패키지(21) 내의 칩(1)의 경우에 존재함은 물론이다. 하지만, 도 6에 도시된 칩 패키지의 경우에 상기 추가 칩 콘택(33,37)에 단락이 발생하는 것을 방지하기 위하여 적어도 상기 트레이스들(54 및 56)에 상기 칩 캐리어(22)로부터 멀리 떨어진 면에 절연층이 제공되는지 를 확인하는 주의가 요구되기는 하지만, 도 5 및 도 6에 도시된 칩 패키지의 경우에 제공되는 설계는 또한 상기 범프 즉, 연장된 연결 범프 및 추가 범프가 모두 같은 높이를 갖는 것일 수 있다. 선택된 설계는 단락이 발생할 수 있도록 하는 전압-전달 도체들 사이에 중첩이 발생하지 않는 하나일 수 있다.
도 5 및 도 6에 도시된 칩 패키지(21)내의 칩(1)의 경우에, 상기 설계는 상기 칩 콘택들(패드들)(23 내지 27)과 상기 칩 콘택들(패드들)(23 내지 27)에 연결된 상기 범프들(28 내지 32)이 칩(1) 또는 칩(1)의 보호층(5)의 중간 영역에 배열되도록 한다. 상기 중간 영역은 상기 칩(1) 또는 칩(1)의 보호층(5)의 2개의 상호 대향 테두리들(R1 및 R2) 사이의 중간에 위치하고, 상기 추가 칩 콘택들(33 내지 37)은 상기 칩(1) 또는 칩(1)의 보호층(5)의 2개의 상호 대향 테두리들(R1 및 R2)에 인접하게 배열되도록 한다. 상기 설계는 또한 상기 칩 콘택들(패드들)(23 내지 27)과 상기 칩 콘택들(패드들)(23 내지 27)에 연결된 상기 범프들(28 내지 32)이 열 방향으로 배열되고, 상기 칩(1) 또는 칩(1)의 보호층(5)의 미러 대칭면(MSP)에 대하여 실질적으로 대칭적으로 배열된다. 이 경우, 상기 대칭면은 상기 칩(1) 또는 칩(1)의 보호층(5)의 상호 대향 테두리들(R1 및 R2)에 평행하게 연장되고, 상기 칩(1) 또는 칩(1)의 보호층(5)을 실질적으로 상호 미러 이미지로 반분한다.
도 5 및 도 6에 칩(1)에 대하여 도시된 설계와 유사한 칩에 대한 설계가 도 7에도 도시될 수 있다. 도 7에는 본 발명에 따른 추가 칩 패키지(21)가 도시되어 있다. 칩 패키지(21)는 칩 콘택들, 및 칩 콘택들에 적용된 상기 범프들(60 내지 68)이 상기 칩(1)의 상호 대향 테두리들(R1 및 R2) 사이의 중간에 위치한 중간 영 역에 배열되고, 추가 범프들에 의해 형성된 상기 추가 칩 콘택들(69 내지 77)이 칩(1)의 2개의 대향 테두리들(R1 및 R2)에 인접하게 배열되는, 칩(1)을 포함한다. 하지만, 이 경우, 상기 칩 콘택들 및 상기 칩 콘택들에 연결된 상기 범프들(60 내지 68)은 도 7에 도시된 바와 같이, 2개의 열 방향으로 배열된다. 도 7에 도시된 상기 설계에서, 상기 추가 칩 콘택들(69 내지 77)은 각각 결합 배선(78)을 통하여 패키지 콘택(79)에 연결된다. 도 7에 도시된 설계의 경우에도, 특별히 짧은 결합 배선들(78)로 관리할 수 있고, 짧은 결합 배선에 의해 가능한 장점은 상기 방법에 의해 얻어진다.
도 8에는 추가 칩 패키지(21)가 도시되어 있다. 상기 칩 패키지(21)에 대하여 특별한 것은 상기 칩 캐리어(22) 상에 제공되는 본 발명에 따른 칩(1)이 2개 있다는데 있다. 이 경우, 상기 2개의 칩(1)은 상호 인접하게 배열된다. 상기 칩 콘택들의 일부는 범프들(80 내지 87)을 갖도록 제공된다. 각각의 경우, 상기 범프들(80 내지 87)은 연장된 연결 범프에 의해 형성된 연결 도체들(96 내지 103)을 통하여 추가 범프에 의해 형성된 추가 칩 콘택들(88 내지 95)과 전기적으로 연결된다. 이 경우에, 추가 칩 콘택들(88 내지 95)의 기능을 하는 추가 범프들은 결합 배선들(104, 105, 106, 및 107)에 의해 전기적으로 함께 연결된다. 이 경우 상호 인접하게 위치한 칩들(1)은 4개의 결합 배선들(104 내지 107)에 의해 전기적으로 연결된다. 단지 4개의 결합 배선이 제공되는 것으로 표시되었지만, 더 많은 수의 배선이 사용될 수 있다. 하지만, 중요한 것은 결합 배선의 수가 아니라, 2개의 칩들(1)을 연결하기 위한 결합 배선들(104 내지 107)이 특별히 짧은 형태이고, 따라서 이 경우에 짧은 결합에 의해 장점을 갖는다.
도 9에는 추가 칩 패키지(21)가 도시되어 있다. 상기 칩 패키지(21)의 경우에, 종래 칩(110)은 칩 캐리어(22) 상에 장착되고, 다수의 칩 콘택들(패드들)(111)을 포함한다. 상기 칩 콘택들(111)은 각각 결합 배선(112)에 의해 패키지 콘택(113)에 연결되고, 상기 패키지 콘택(113)은 상기 칩 캐리어(22) 상에 제공된다. 상기 종래 칩(110)에는 중간 영역에 열 방향으로 배열된 전체 8개의 연결 콘택들이 제공된다. 상기 연결 콘택들(114)은 본 발명에 따른 칩(1)을 연결하는데 이용된다.
본 발명에 따른 칩(1)은 본질적으로 알려진 시판된 것으로 유효한 버전으로 8개의 칩 콘택들(패드들)(115)를 포함하는 메모리 칩이다. 즉, 메모리 칩 중에, 본질적으로 유효하고 저장 능력이 다른 설계들이 사용될 수 있다. 제 1 설계는 도 9에 도시되어 있고, 제 2 설계는 도 10에 도시되어 있다.
본 발명에 의하면, 본질적으로 이용할 있는 메모리 칩들은 본 발명에 따른 메모리 칩(1)을 제조하는, 부가된 범프들(116), 부가된 추가 범프들(117), 및 부가된 연결 범프들(118)을 갖도록 제공된다. 상기 추가 범프들(117)의 설계 및 구성은, 이 경우 이들의 크기와 무관하게, 본 발명에 따른 메모리 칩(1)은 플립-플롭 기술에 의해 종래 칩들(110)의 연결 콘택들에 용이하게 연결될 수 있다. 따라서, 이 방법에 의하면, 치수 및 저장 능력에 관하여 다른 시판된 메모리 칩을 본 발명에 따라 설계된 메모리 칩들로 용이하게 변환할 수 있으며, 칩들의 치수에 의해 영향받지 않고 용이하게 본 발명에 따른 메모리 칩들을 종래 칩들에 연결할 수 있다. 이러한 종류의 가능성은 특히 종래 칩(110)이 다른 저장 능력을 갖는 메모리 칩들 에 의해 동작하도록 배열된 프로세서 칩인 경우에, 매우 유리하다.
본 발명에 따른 방법의 특히 중요한 어플리케이션은 아래에 간단히 설명한다. 상기 어플리케이션은 주어진 표준 또는 주어진 표준 명세에 따르고 기존 칩을 포함하는 기존 칩 패키지를 포함하는 것으로 가정하여야 한다. 기존 칩 패키지와 비교하여 보정된 새로운 칩 패키지에 대한 요구가 종종 발생하고, 새로운 칩 패키지와 접촉하는 칩에 대한 다른 위치 요구가 있고, 결과적으로 이는 충족되어야 한다. 이로 인해, 기존 칩은 새로운 칩 패키지에 용이하게 사용될 수 없었다. 지금까지, 상기 문제는 부분적으로 새로운 칩을 개발함으로써 해결되었고, 적어도 칩 콘택용으로 새로운 레이아웃을 생성하였다. 상기 과정은 상대적으로 큰 개별 작업, 상대적으로 고가로서 단점이고 바람직하지 못하다. 본 발명에 따른 방법을 적용함으로써, 상기한 문제는 상기 칩을 부분적으로 재개발하는 노력 및 비용 없이, 그러므로 매우 용이한 방법으로, 즉 기존의 칩에 추가 범프들, 연장된 연결 범프, 그리고, - 만일 이것들이 상기 기존 칩 상에 이미 존재하지 않으면-, 단일 범프 마스크의 도움으로 존재하는 상기 패드들 상의 범프들을 제공함으로써, 추가 범프들용으로 선택된 위치 조건은 새로운 칩 패키지에서의 패키지 콘택의 위치 조건에 매칭되게 하여, 매우 용이한 방법에 의해, 상기 추가 범프들과 상기 패키지 콘택들이 전기적으로 연결될 수 있다. 그래서, 이것은, 기존 칩들이 다양한 다른 새로운 칩 패키지들로 용이하게 배열될 수 있는 것을 가능하게 하는 용이한 방법이며, 이러한 목적을 위하여 단일 추가 범프 공정만이 필요하다.
본 발명에 따른 방법은 다른 적용 목적, 즉 동일한 칩 패키지에서 다른 크기 의 다른 칩들을 사용하는 문제에 있어서, 본 발명에 따른 방법으로, 다른 칩들이 각각 상기 범프들, 연장된 연결 범프들, 및 추가 범프들을 이용하여 다른 칩들 상에 제공된 칩-연결 콘택들의 위치를 상기 각각의 관련 패키지 콘택들에서의 용이하고 안전한 연결부가 가능하고 확실하게 되는 위치로 이동시킬 수 있다.
본 발명에 설명된 것은 전체 8개의 패키지 콘택들을 포함하는 칩 패키지가 제공되는 칩 카드이다. 그래서, 상기 칩 카드는 콘택들을 갖는 칩 카드이다. 비록 칩 패키지를 사용하는 많은 콘택이 없는 칩 카드들이 시판되고 있지만, 상기 콘택이 없는 칩 카드에 사용되는 칩 패키지는 콘택이 없는 전송 수단과의 연결을 위해 2개, 4개, 또는 6개의 패키지 콘택들을 갖는다. 본 발명에 따른 방법은 또한 이러한 콘택이 없는 칩 카드의 경우에도 이용될 수 있다. 어딘가 다른 곳에서, 본 발명에 따른 방법은 또한 다수의 패키지 콘택들을 갖는 칩 패키지에 적용될 수 있을 것이다.

Claims (11)

  1. 적어도 하나의 칩 패키지(21) 외부로부터 접속 가능하도록 하는 다수의 패키지 콘택들(C1, C2, C3, C4, C5, C6, C7, C8; 79; 및 113)을 갖는 상기 적어도 하나의 칩 패키지(21)용으로 배열되는 칩(1)으로서,
    기판(2);
    상기 기판(2) 상에 제공된 집적 회로(3);
    다수의 칩 콘택들(8, 9; 23, 24, 25, 26, 27; 및 115); 및
    상기 칩 외부로부터 접속 가능하며, 상기 집적 회로에 연결되는 상기 집적 회로를 보호하며, 칩 콘택들(8, 9; 23, 24, 25, 26 및 27)이 이를 통해서 접속 가능한 관통공이 형성되어 있는 보호층(5)을 포함하고,
    추가 칩 콘택들(10, 11; 33, 34, 35, 36, 37; 69, 70, 71, 72, 73, 74, 75, 76, 77, 78; 88, 90, 91, 92, 93, 94, 95; 및 117) 및 연결 도체들(12, 13; 38, 39, 40, 41, 42; 96, 97, 98, 99, 100, 101, 102, 103; 및 118)은 상기 보호층(5) 상에 제공되고, 상기 각 추가 칩 콘택들은 연결 도체를 경유하여 칩 콘택과 전기적으로 연결되는
    칩.
  2. 제 1 항에 있어서,
    상기 칩 콘택들(23, 24, 25, 26, 27, 및 117)은 상기 칩(1) 또는 상기 칩(1)의 보호층(5)의 중간 영역에 배열되고, 상기 중간 영역은 상기 칩(1) 또는 상기 칩(1)의 상기 보호층(5)의 상호 대면하는 2개의 테두리들(R1 및 R2) 사이의 중간에 위치하고, 상기 추가 칩 콘택들(33, 34, 35, 36, 37, 69, 70, 71, 72, 73, 74, 75, 76, 77, 및 78)이 상기 칩(1) 또는 상기 칩(1)의 상기 보호층(5)의 적어도 하나의 테두리(R1 및 R2)에 인접하게 배열되는
    칩.
  3. 제 2 항에 있어서,
    상기 칩 콘택들(23, 24, 25, 26, 및 27)은 상기 칩(1)의 또는 상기 칩(1)의 상기 보호층(5)의 미러 대칭면에 대하여 대칭하도록 열 방향으로 배열되고, 상기 미러 대칭면은 상기 칩(1) 또는 상기 칩(1)의 상기 보호층(5)의 상호 대면하는 2개의 테두리들(R1 및 R2)에 평행하게 연장되고, 상기 칩(1) 또는 상기 칩(1)의 상기 보호층(5)을 실질적으로 미러 대칭으로 분리하는
    칩.
  4. 제 1 항에 있어서,
    상기 칩 콘택들(8, 9, 23, 24, 25, 26, 및 27)은 각각 패드에 의해 형성되 고, 상기 패드들의 적어도 일부는 범프 공정에 의해 적용되어 연결된 범프들(14 및 15)을 포함하고, 상기 범프들(14 및 15)은 공칭 높이(h)을 갖는
    칩.
  5. 제 4 항에 있어서,
    상기 추가 칩 콘택들(10, 11, 33, 34, 35, 36, 37, 69, 70, 71, 72, 73, 74, 75, 76, 77, 78, 88, 90, 91, 92, 93, 94, 95, 및 117)은 각각 추가 범프에 의해 형성되고, 상기 연결 도체들(12, 13, 38, 39, 40, 41, 42, 96, 97, 98, 99, 100, 101, 102, 103, 및 118)은 각각 연장된 연결 범프에 의해 형성되고, 추가 범프들은 공칭 높이(h)를 갖고, 연장된 연결 범프들은 공칭 높이(h)를 갖는
    칩.
  6. 제 5 항에 있어서,
    상기 추가 범프들 및 상기 연장된 연결 범프들은 동일한 범프 공정에 의해 상기 보호층(5)에 적용되고, 상기 범프 공정은 상기 범프들을 상기 패드들에 적용하는데 사용된
    칩.
  7. 제 6 항에 있어서,
    상기 범프들의 높이(h), 상기 연장된 연결 범프들의 높이(h), 및 상기 추가 범프들의 높이(h)는 동일한 크기를 갖는
    칩.
  8. 제 6 항에 있어서,
    상기 추가 범프들의 높이(H)는 상기 범프들의 높이(h) 및 상기 연장된 연결 범프들의 높이(h) 보다 큰
    칩.
  9. 청구항 제 1 항 내지 제 8 항 중의 어느 하나에 기재된 칩(1)을 포함하는
    칩 패키지(21).
  10. 제 9 항에 있어서,
    청구항 제 1 항 내지 제 8 항에 기재된 상기 칩(1)에 부가하여, 다수의 칩 콘택들을 갖는 제 2 칩(110)을 더 포함하고, 상기 제 2 칩(110)의 칩 콘택들(114) 과 청구항 제 1 항 내지 제 8 항에 기재된 상기 칩(1)의 추가 칩 콘택들(117)이 상호 대향 배열되고, 상기 제 2 칩(110)의 적어도 하나의 칩 콘택(114)은 추가 칩 콘택(117)에 전기적으로 연결되는
    칩 패키지(21).
  11. 청구항 9에 기재된 칩 패키지(21)를 포함하는
    칩 카드(20).
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