CN1961424A - 具有两组芯片触点的芯片 - Google Patents

具有两组芯片触点的芯片 Download PDF

Info

Publication number
CN1961424A
CN1961424A CNA2005800172505A CN200580017250A CN1961424A CN 1961424 A CN1961424 A CN 1961424A CN A2005800172505 A CNA2005800172505 A CN A2005800172505A CN 200580017250 A CN200580017250 A CN 200580017250A CN 1961424 A CN1961424 A CN 1961424A
Authority
CN
China
Prior art keywords
chip
contacts
projection
passivation layer
packaging
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005800172505A
Other languages
English (en)
Other versions
CN1961424B (zh
Inventor
H·肖彻尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Vlsi Technology Co Ltd
Original Assignee
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of CN1961424A publication Critical patent/CN1961424A/zh
Application granted granted Critical
Publication of CN1961424B publication Critical patent/CN1961424B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49855—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers for flat-cards, e.g. credit cards
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Abstract

一种芯片(1)，具有基板(2)、提供与基板(2)上的集成电路(3)、多个导体区(ME1、ME2、ME3、ME4、ME5)和提供以保护导体区和集成电路的钝化层(5)，将通孔(6、7)提供于钝化层(5)中，可经由该芯片触点(8、9)通过，其中其它芯片触点(10、11)和连接导体(12、13)提供于钝化层(5)上，且其中每个其它芯片触点具有经由连接导体至芯片触点的导电连接。

Description

具有两组芯片触点的芯片
技术领域
本发明涉及一种芯片，预期并设置该芯片以用在至少一个芯片封装中，该芯片封装具有多个封装触点，可从芯片封装外部访问该封装触点，且该芯片具有基板、提供于基板上的集成电路、多个芯片触点、和保护集成电路的钝化层，其中可从芯片外部通过芯片触点并将该芯片触点连接到集成电路，将通孔提供于钝化层中且芯片触点可经由每个通孔通过。
本发明还涉及一种具有芯片的芯片封装。
本发明还涉及一种具有芯片封装的芯片卡。
背景技术
在上面第一段中列出的芯片设计以及具有芯片的芯片封装已经以多种形式上市，并通常为本领域技术人员所熟知。在公知的解决方案中，设计成芯片的芯片触点通过所谓倒装芯片技术或引线键合技术连接或连接到封装的封装触点。而且，在该多种形式中，设计成芯片封装仅含有单个公知的芯片，该芯片被设计成对于所讨论的可能应用特定选择芯片。因此，在公知情况下，存在不幸地限制了多种形式的公知芯片在不同芯片封装中的使用的约束，这导致多种形式公知芯片的使用性降低。
发明内容
本发明的目的是以简单方式并使用简单手段克服上述约束，并制造改进的芯片和改进的芯片封装。
为了实现上述目的，将根据本发明的特征提供于根据本发明的芯片中，由此得到根据本发明的芯片，其特征在于以下方面，即：
一种芯片，预期并设置该芯片以用在至少一个芯片封装中，该芯片封装具有多个封装触点，可从芯片封装外部访问该封装触点，且该芯片具有基板、提供于基板上的集成电路、多个芯片触点和保护集成电路的钝化层，其中芯片触点可从芯片外部被访问并连接到集成电路，通孔被提供于钝化层中并且可经由每个通孔访问芯片触点，其中其它芯片触点和连接导体提供于钝化层上，且其中每个其它芯片触点通过连接导体电连接至芯片触点。
为了实现上述目的，可将之前段落中描述的芯片设计提供于具有芯片的芯片封装中。
为了实现上述目的，可将之前段落中描述的芯片封装设计提供于具有芯片封装的芯片卡中。
通过根据本发明的特征的方法，获得了一种简单且无其它主要成本或努力的芯片，其适合于允许其芯片触点通过引线键合技术连接到封装触点、对每个封装触点布置的预置分配、即对电压的分配或对一个信号或多个信号的分配，还允许其芯片触点通过倒装芯片技术经由连接导体和其它芯片触点连接到相同的封装触点，这将通过同时允许这些封装触点的预置分配来完成，这是由于所谓的交叉连接是借助于连接导体和其它芯片触点来获得的。通过进行根据本发明的措施实现的还有具有芯片触点的根据本发明的芯片，该芯片触点提供于芯片上的预置分配中，其可通过倒装芯片技术经由连接导体和其它芯片触点容易地连接到第二芯片的芯片触点，该第二芯片的芯片触点提供于预置触点图案中，且该其它芯片触点提供于根据本发明的芯片上作为预置触点图案的镜像。以这种方式，作为进行根据本发明的措施的结果，可以容易地制造双芯片封装。作为进行根据本发明的措施的结果，还可以借助于连接导体和其它芯片触点，通过对于其它芯片触点选择使得该其它芯片触点可容易地并牢固地连接到在第二或第三或第四芯片封装上的各自的封装触点的位置，来实现具有预期并设置以使得用在给定的第一芯片封装中的芯片触点的芯片适合于用在给定的第二或第三或第四芯片封装中。
在根据本发明的芯片的情况下，已经证明如果将芯片触点设置在芯片或芯片钝化层的中心区中、和如果将其它芯片触点设置成与芯片或芯片钝化层的至少一个边缘相邻处则是非常有利的，上述中心区基本上位于芯片或芯片钝化层的两个相互相对边缘之间的中心中。已经证明这种类型的设计尤其有利，这是由于在这种类型的设计中，基本位于中心中的芯片触点尤其适合于进行倒装芯片连接和其它芯片触点尤其适合于建立引线键合连接，其中排除了由键合引线导致的引线键合连接的任何短路的危险。
在之前段落中描述的芯片中，还已经证明，如果将芯片触点设置成行且基本上关于芯片或芯片钝化层的镜像对称平面对称则非常有利，该镜像对称平面平行于芯片或芯片钝化层两个相互相对的边缘延伸并分开基本镜像对称的芯片或芯片钝化层。已经证明这种类型的设计关于以尽可能简单且不复杂的方式制造倒装芯片连接是有利的。
在本发明的芯片中，已证明如果通过焊盘形成每个芯片触点和如果所有焊盘中至少一些的每一个都连接至借助于冲压工艺形成的突起，则非常有利，该突起具有额定高度。以这种方式能够确保的是当使用倒装芯片技术时能够确保在操作中尤其可靠的导电连接。
在根据本发明的芯片中，如之前段落中所描述的，也已经证明如果每个其它芯片触点由其它突起形成和如果每个连接导体由延长的连接突起形成则非常有利，该其它突起具有额定高度，延长的连接突起具有额定高度。这对于在其它芯片触点和已经或将与这些其它芯片触点导电连接的成对触点之间制造在操作中尽可能可靠的导电连接同样有利。
在根据本发明的芯片中，如上所述，已经证明如果通过相同的冲压工艺将其它突起和延长的连接突起应用于钝化层，则尤其有利，该冲压工艺用于将突起提供到焊盘上。这给出了突起和其它突起的主要优点，并且通过相同的冲压工艺制造了突起和其它突起之间的延长的连接突起，考虑到尽可能简单的设计并考虑到低制造成本这是有利的。
在根据本发明的芯片中，如之前段落中描述的，已经证明如果突起的高度、延长的连接突起的高度和其它突起的高度为额定的相同尺寸则是非常有利的。考虑到特别简单的制造这是有利的。
在根据本发明的芯片中，然而，还证明了如果其它突起的高度大于延长连接突起的高度和突起的高度则非常有利。当根据本发明的芯片与在双芯片封装中的第二芯片一起使用和当其它突起将连接到第二芯片的芯片触点时这种类型的设计尤其有利，这是由于其它突起的较高高度确保了由于低连接突起而不会导致在第二芯片区域中的短路。
在根据本发明的芯片封装中，可提供一种设计，该设计中将根据本发明的两个芯片设置成相互相邻，并借助于相互相邻的芯片的其它芯片触点制造相互相邻的在两个芯片之间的导电连接，其中借助于键合引线在每种情况下在两个其它芯片触点之间形成导电连接。
在根据本发明的芯片封装中，已经证明如果除了如权利要求1至8中任一项中所要求的芯片之外，芯片封装还含有具有多个芯片触点的第二芯片，且如果第二芯片的芯片触点和根据本发明的芯片的其它芯片触点设置成彼此相对，以及如果第二芯片的至少一个芯片触点和其它芯片触点电连接，则尤其有利。以这种方式，可以获得具有两个芯片的小面积的芯片封装，其中在两个芯片之间的导电连接可以通过倒装芯片技术以简单和可靠的方式制造。
应当提及，根据本发明的芯片封装还可含有多于两个芯片，如三个或四个芯片。
通过参考以下描述的实施例，本发明的这些和其它方面将明显，且将参考以描述的实施例对本发明的这些和其它方面进行阐述，然而，本发明不限于以下描述的实施例。
附图说明
在图中：
图1是示出根据本发明第一实施例的部分芯片的图2中线I-I上的截面。
图2是示出图1中示出的部分芯片的图1中的线II-II上的截面。
图3是示出根据本发明第二实施例的部分芯片的于图1相似的截面。
图4是根据本发明一个实施例的芯片卡的上视图，该芯片卡中包括根据本发明第一实施例的芯片封装，该芯片封装含有根据本发明第三实施例的芯片。
图5是包括在图4中示出的芯片卡中并含有根据本发明第三实施例的芯片的芯片封装的下视图。
图6是示出根据本发明第二实施例的芯片封装的与图5相似的图，该芯片封装含有根据本发明第三实施例的芯片。
图7是根据本发明第三实施例的芯片封装的上视图，该芯片封装含有根据本发明第四实施例的芯片。
图8是示出根据本发明第四实施例的芯片封装的与图7相似的图，该芯片封装含有两个芯片，一个是根据本发明第五实施例的芯片，一个是根据本发明第六实施例的芯片。
图9是示出根据本发明第五实施例的芯片封装的与图7和9相似的图，该芯片封装含有根据本发明第七实施例的芯片。
图10是示出根据本发明第六实施例的芯片封装的与图9相似的图，该芯片封装含有根据本发明第八实施例的芯片。
具体实施例
图1示出了部分芯片1，以硅为基础制造该芯片1。应当提及，这种芯片还可基于聚合物材料制造。预期并设置该芯片1从而以实质上公知的方式用在至少一个芯片封装中。这种类型的芯片封装与实质上公知的方式相同，具有多个封装触点，可从封装外部访问该封装触点，其是以下将更详细考虑的主题。
芯片1具有也可称作基础部件的基板2。在基板2上制造的是集成电路3，该集成电路3仅在图1中示范性表示。这种类型的集成电路3的制造和结构通常对于本领域技术人员是熟知的，且因此不需要在当前连接中更加详细地描述。集成电路3含有多个电路部件4，其在图1中以高度示范性方式示出。
在芯片1远离基板2的表面区上被提供有钝化层5。钝化层5通常还称作保护层或覆盖层。预期并设置该钝化层5以保护位于其下方的部分芯片1。钝化层5优选由氮化硅(SiN)制成，且还可由其它材料制造。在钝化层5中提供了通孔，经由该通孔可以访问导电的芯片触点，该芯片触点是接触区的形式或换句话说是所谓的焊盘，其与通常所熟知的那些相似。在图1中的钝化层5中示出了两个这种通孔6和7。应当提及，芯片1还具有这种类型的其它通孔，但是在图1中没有示出。
在集成电路3和钝化层5之间，芯片1具有总共五层相似的导体区ME1、ME2、ME3、ME4和ME5。为了将导体区ME1与集成电路3电隔离，和将导体区ME1至ME5相互电隔离，提供了层状隔离区IS1、IS2、IS3、IS4和IS5。隔离区IS1、IS2、IS3、IS4和IS5的每个都由非导电氧化物的隔离层构成，还预期其用于平坦化的目的。
提供于导体区ME 1至ME5中的是有效导体L1、L2、L3、L4、L5、L6、L7、L8、L9、L10、L11、L12、L13、L14和L15。连接到位于第五导体区ME5中的两个有效导体L14和L15的是芯片触点8和9，上述第五导体区位于顶部。在这种情况下通过所述的焊盘形成两个芯片触点8和9，所谓的焊盘为矩形平面形式。其也可以是正方形平面形式。在每个导体区ME1至ME5中的有效导体优选在一个方向上并且相互平行地延伸。在这种情况下，在两个相互相邻的导体区中的有效导体优选相互垂直地延伸。借助于隔离区IS1至IS5相互隔离有效导体。预期有效导体连接到集成电路3的电路部件4并传输有效信号。为了实施这些功能，在需要的地方将不同导体区ME1至ME5中的一些有效导体连接到一起。
为了该目的，隔离区IS1至IS5被提供有通孔，但是这些在图1中没有给出参考数字，从而不会不必要地降低附图的清楚度。在隔离区IS1之IS5中的通孔中提供通孔导体，该通孔导体通常被本领域技术人员称作“通路”。在图1中，仅通过参考标记TL表示一些通路。通过通路TL，位于与导体区ME1至ME5直接相邻的两个有效导体通过导电连接而连接到一起。有效导体L1至L15和通路TL通过公知方法制造，其中一些是长久以来就公知的且因此在此不详细描述。应当提及，借助于铝来制造有效导体和通路。然而，该有效导体也可由其它金属或金属合金制造。
图1和2中示出的芯片1具有多个芯片触点，该芯片触点的每一个都通过焊盘形成。在所有芯片触点中，仅有两个芯片触点8和9在图1中示出。芯片触点(焊盘)8、9可以直接或间接地经由突起从芯片1外部被访问，该突起在以下将更详细地看到。芯片触点8、9连接到集成电路3，其将借助于有效导体和通路来完成，其两者在上面都已经提到。在这种情况下，所提供的每个芯片触点(焊盘)8、9都经由在钝化层5中的通孔6、7被访问。钝化层5保护导体区ME1至ME5，且集成电路3位于其下方。
芯片1便利地具有提供于钝化层5上的其它芯片触点和连接导体，每个其它芯片触点都具有通过连接导体至芯片触点即焊盘的导电连接。仅有提供于钝化层5上的两个这种其它触点10、11和提供于钝化层5上的两个连接导体12和13能从图1和2中看到。在这种情况下，其它芯片触点10具有通过连接导体12至芯片触点8的导电连接，且其它芯片触点11具有通过连接导体13至芯片触点9的导电连接。
如上面已经描述的，通过焊盘形成每个芯片触点8、9。在图1和2中示出的芯片1的情况下，某些焊盘的每一个都具有连接至其的突起，通过冲压工艺将该突起提供于被连接的焊盘上，该突起为额定高度h，该额定高度h在钝化层5的暴露主面和突起的自由端之间延伸。在提供于芯片1上的所有突起当中，在图1和2中可以看到两个突起14和15。突起14、15具有至芯片触点(焊盘)8、9的良好的电和机械连接，将钨化钛(TiW)的连接层提供于芯片触点8、9和突起14、15之间，以确保良好的机械连接，如实质上所公知的那样。
在图1和2中示出的芯片1的情况下，每个其它芯片触点10、11都通过其它突起形成，和每个连接导体12、13都通过延长的连接突起形成，其它突起具有额定高度h，且延长的连接突起同样具有额定高度h。在图1和2中示出的芯片1的情况下的状态是：由此突起14、15的高度h、提供为连接导体的延长的连接突起的高度h和提供为其它芯片触点10、11的其它突起的高度h是额定相等且所有都为相同尺寸h。
还应当提及的是，其它突起和延长的连接突起都通过相同的冲压工艺提供到钝化层5上，通过该冲压工艺将突起14、15提供到芯片触点(焊盘)8、9上。考虑到其可以尽可能简单并便宜地制造所有突起以及由此的芯片1，这是有利的。执行冲压工艺，即由冲压工艺制造突起、延长的连接突起和其它突起，且在冲压位置处它们与芯片制造工艺和芯片制造位置分开。
然而明确提及，对于将在第一冲压工艺中制造的突起和将在第二冲压工艺中制造的其它突起和连接突起，还存在可能的和某些有益情况。以这种方式，一方面对于突起另一方面对于其它突起和连接突起可以首先在不同的时间制造，并其次由不同的材料制造，例如，其给出了其它突起和连接突起由制造了与钝化层的尤其良好的机械连接的材料制成，借助于这种方式，可以获得或者确保至钝化层的尤其良好的且抗老化的机械连接以及能够承载负载的机械连接。
在图1和2中示出的芯片1的情况下，如不能从图中看出的，所有芯片触点(焊盘)如8、9连接到突起如14、15，并通过连接导体如12、13连接到其它芯片触点(焊盘)如10、11。不是必须是这种情况，这是由于还可以是仅一些焊盘将被提供有突起，该突起通过延长的连接突起导电连接至其它突起。然后。余下的焊盘没有被突起覆盖，并且作为原始焊盘有效，在该种情况下然后将所谓的引线键合连接制作到或提供于这些原始焊盘和封装触点之间。
图3示出了部分另一芯片1，其设计大部分与图1和2中示出的芯片1相同。然而，在图3中示出的芯片1的情况下，其它芯片触点10和11的设计不同于图1中示出的其它芯片触点10和11的设计。在图3中示出的芯片1的情况下，其它芯片触点10、11的设计使得尽管其它芯片触点也通过其它突起形成，但是这些其它突起具有高度H，该高度H大于延长的连接突起的高度h以及突起14、15的高度h。已经证明这种类型的设计在应用范围上是有利的。
对已经涉及图1和2中示出的芯片1上的突起、延长的连接突起和其它突起的设计布置的附加说明，应当提及的另一点是，对于其它应用，还证明了如果突起高于延长的连接突起以及其它突起则是有利的。
图4示出了根据本发明的芯片卡20，该芯片卡20中容纳了根据本发明的芯片封装21。该卡或数据载体20的芯片封装21在图5中以放大的尺寸和更详细的细节示出。关于芯片封装21，应当提及的是，将所述芯片封装21设计成符合标准ISO 7816。
芯片封装21具有芯片载体22。对于芯片载体22的一个主面(该面是不能从图5中看到的面)，符合上述标准地提供八个接触区C1、C2、C3、C4、C5、C6、C7和C8。八个接触区C1、C2、C3、C4、C5、C6、C7和C8中的每一个都形成了封装触点，其可以从封装外部被访问，例如用于芯片卡读/写状态的接触管脚。安全地机械连接到相对的主面(其是从图5中可以看到的面)是根据本发明的芯片1。芯片1具有五个芯片触点(焊盘)23、24、25、26和27，它们从图5中看不到。五个芯片触点23至27中的每一个都具有连接至其的突起28、29、30、31或32。
芯片1还具有五个其它芯片触点33、34、35、36和37，其位于芯片1的钝化层5上，且每一个都通过其它突起形成，该其它芯片触点33、34、35、36和37通过由各自的延长的连接导体形成的各自的连接导体38、39、40、41和42导电连接至各自的突起28、29、30、31和32。
提供于芯片载体22中的是通孔43、44、45、46和47，该通孔43至47给出了至触点C1、C2、C 3、C5和C7的通路。借助于所述的通孔43至47，其它芯片触点33至37通过各自的键合引线48、49、50、51和52导电连接至它们各自的相关触点C1、C5、C2、C7和C3。
图5中示出的芯片1和芯片封装21的优点在于，提供于其它芯片触点33至37和各自的封装触点C1、C5、C2、C7和C3之间的键合引线48至52最好非常短，将其它芯片触点33至37设置成与芯片1的两个边缘R1和R2相邻，并因此在键合引线48至52和芯片1的边缘R1和R2之间不存在物理接触。事实上，对于考虑到这种键合引线的可能损坏或破坏，必须避免任何的这种物理接触。如果在图5中示出的芯片1上没有提供其它芯片触点33至37，则键合引线48至52将必须从封装触点C1、C5、C2、C7和C3延伸到突起28到32(或如果还没有提供突起则到位于其下方的焊盘)，然后这将导致键合引线长度接近双倍，并由此基本上冒着使得键合引线与芯片1的边缘R1和R2物理接触的更大危险。
在图5中示出的芯片封装21中使用的芯片1也可有利地用在另一芯片封装21中，该另一芯片封装21在图6中示出。图6中示出的另一芯片封装21同样具有芯片载体22，该芯片载体22同样已经提供至其，在图6中看不到的芯片载体22的主面上，是八个封装触点C1至C8。还存在提供于芯片载体22中的五个通孔43至47，在这种情况下，其为矩形形状。提供于在图6中可看到的主面上的相应那个轨迹53、54、55、56和57从五个通孔43至47中的每一个延伸至芯片封装21的中心区，其结果是，轨迹53至57的端部远离设置在芯片1或其钝化层5的中心区中的通孔43至47，该中心区基本位于在芯片1或其钝化层5的两个相互面对的边缘R1和R2之间的中心。轨迹53、54、55、56和57的每一个都通过各自的那个通孔43至47导电连接至相应的那个封装触点C1、C5、C2、C7和C3。
在图6中示出的芯片封装21的情况下，芯片1通过所谓的倒装芯片技术连接到芯片封装21。这意味着在芯片封装21的情况下，芯片1在其中自图5中示出的位置反向180°的位置处连接到芯片载体22。当完成该操作时，将导电连接制作到突起28至32和轨迹53至57之间。在该解决方案中，突起28至32高于作为连接导体38至42提供的延长的连接突起和作为其它芯片触点33至37提供的其它突起，由此确保了其它芯片触点33不能够导电连接至轨迹54，且其它芯片触点37不能够导电连接至轨迹56。如果将相同的芯片1提供于两种情况中，则仅提及的相对高度当然也存在于图5中示出的芯片封装21的情况中。然而，在图5和6中示出的芯片封装的情况下提供的设计还可以是其中突起、延长的连接突起和其它突起所有都为相同高度的情况，尽管然后必须注意图6中示出的芯片封装的情况，以观察至少轨迹54和56被提供有在其远离芯片载体22的面上的隔离层，以防止与其它芯片触点33和37发生短路。所选择的设计还可以是其中在电压承载导体之间不发生交叠的那种设计，所述交叠可能发生短路。
在图5和6中示出的芯片封装21中的芯片1的情况下，该设计使得芯片触点(焊盘)23至27以及连接至其的突起28至32设置在芯片1或芯片1的钝化层5的中心区中，该中心区基本上位于芯片1或芯片1的钝化层5的两个相互面对的边缘R1和R2之间的中心中，且其还可使得其它芯片触点33至37设置成与芯片或芯片的钝化层的两个边缘R1和R2相邻。该设计还能使得芯片触点23至27以及连接至其的突起28至32设置成行，并设置成基本关于芯片1或其钝化层5的镜像对称MSP平面对称。该镜像对称平面在平行于芯片或芯片1的钝化层5的相互面对的边缘R1和R2的情况下延伸，并将芯片1或芯片1的钝化层5分成基本相互镜像的二等分。
对于与图5和6中的芯片1所示出的设计相似的芯片的设计可以从图7中看到。图7中示出的是根据本发明的另一芯片封装21。该芯片封装21含有芯片1，该芯片1中将芯片触点、和提供至该芯片触点的突起60至68同样地设置在位于芯片1的两个相互面对的边缘R1和R2之间的中心中的中心区中，并将通过其它突起形成的其它芯片触点69至77设置成与芯片1的两个边缘R1和R2相邻。然而，在这种情况下，将芯片触点和连接至其的突起60至68设置成两行，如从图7中可以看到的。在图7中示出的设计中，其它芯片触点69至77中的每一个都通过键合引线78连接到封装触点79。在图7中示出的设计的情况下，还可以设法使用特别短的键合引线78，且可以以这种方式以短键合引线获得所述优点。
图8中示出另一芯片封装21，关于这种芯片封装21的特别之处在于将根据本发明的两个芯片1提供于芯片载体22上。这种情况下，将该两个芯片1设置成彼此相邻，一些芯片触点的每一个都被提供有突起80至87，且在每一种情况下，这些触点80至87中的每一个都具有由延长的连接突起形成的连接导体96至103导电连接至由其它突起形成的其它芯片触点88至95。预期作为其它芯片触点88至95的其它突起在这种情况下借助于键合引线104、105、106和107通过导电连接被连接到一起。在这种情况下相互相邻的芯片1借助于四个键合引线104至107通过导电连接而连接。清楚地指出了不只提供了四条键合引线而是多条这种键合引线。然而，实质上，不只是键合引线条数，而且对于连接两个芯片1所预期的键合引线104至107为特别短的形式的事实以及因此由短键合引线导致的可能优点也存在于这种情况中。
图9示出了另一芯片封装21。在该芯片封装21的情况下，将常规芯片100安装在芯片载体22上，该常规芯片110具有多个芯片触点(焊盘)111。该芯片触点111的每一个都通过键合引线112连接至封装触点113，该封装触点113提供于芯片载体22上。常规芯片110被提供有总共八个连接触点，该八个连接触点在其中心区中设置成行。该连接触点114用于将根据本发明的芯片1连接起来。
根据本发明的芯片1是可商业获得的存储器芯片，其实质上是公知的，并且可获得的形式为八个芯片触点(焊盘)115。在实质上可获得的存储器芯片当中，可获得的不同设计在于在其存储能力方面不同。第一设计在图9中示出，第二设计在图10中示出。
根据本发明，实质上可获得的存储器芯片之前已经被提供有附加突起116、附加的其它突起117和附加的连接突起118，其已经制造了根据本发明的存储器芯片1。进行其它突起117的设计和设置，以使得在这种情况下，不论其尺寸如何，根据本发明的存储器芯片1都能通过倒装芯片技术容易地连接到常规芯片110的连接触点。因此，以这种方式可以容易地商业上获得这样的存储器芯片，即这种存储器芯片在其存触能力方面和将转换为根据本发明设计的存储器芯片的尺寸方面不同，由此对于根据本发明的存储器芯片，可以以容易且不受芯片尺寸影响的方式将其连接到常规芯片110。尤其当常规芯片110是预期并设置成与具有不同存储能力的存储器芯片一起工作的所谓处理器芯片时，这种类型的可能性是很大的优点。
以下将简要描述对于根据本发明的措施尤其重要的应用。可假设该应用包括优选符合给定标准或给定标准规范并含有现有芯片的现有芯片封装。经常需要一种新的芯片封装，该新的芯片封装与现有芯片封装相比进行了改良，该新的芯片封装中对于芯片触点存在其因此需要符合的不同要求。其结果是现有芯片现在不能容易地用在新的芯片封装中。至今，该问题通过开发和创造局部是新的且其中至少对于芯片触点设置新布局的芯片来解决。该工序包括相对大量的开发工作和相对高的成本，这当然是不利的和不希望的。通过使用根据本发明的措施，可解决上述问题，而不需部分再开发芯片的努力和成本，并因此以相当简单的方式，即仅借助于单个突起掩模、对于与新的芯片封装中的封装触点的局部条件相匹配的那些其它突起所选择的局部条件，通过向现有芯片提供其它突起、延长的连接突起和-如果在现有芯片上还没有存在的话-在已有的焊盘上的突起，由此可以以非常简单的方式制作从其它突起至封装触点的导电连接。由此该简单方式确保了现有芯片可以容易地设置，以用在各种不同的新芯片封装中，为了该目的，仅需要单个的其它冲压工艺。
使用根据本发明的措施还具有用于其它应用目的即当其是使用很可能为不同尺寸的不同芯片的问题时的优点，这是由于借助于根据本发明的措施，由此可以对于每个不同的芯片容易地使用突起、延长的连接突起和其它突起，以将提供于不同芯片上的芯片连接触点的设置位置移动到其中可以并能保证容易和确保至各自相关的封装触点的那些位置中。
上面结合本发明已经描述的是其中提供了具有总共八个封装触点的芯片封装的芯片卡。该芯片卡由此是具有触点的芯片卡，然而还存在多个无触点芯片卡，其在商业上可获得且同样使用芯片封装，但是在这些无触点芯片卡中使用的芯片封装仅具有两个或四个或六个封装触点，预期这些触点连接至无触点传输装置。根据本发明的这些措施在这种无触点芯片卡的情况下也具有优点。在别的情况下，根据本发明的措施也可应用于具有多个封装触点的芯片封装中。

Claims (11)

1.一种芯片(1)，设置该芯片(1)以用在至少一个芯片封装(21)中，该芯片封装(21)具有多个封装触点(C1、C2、C3、C4、C5、C6C7、C8、79、113)，从芯片封装外部访问该封装触点，且该芯片(1)具有基板(2)、在基板(2)上提供的集成电路(3)、多个芯片触点(8、9、23、24、25、26、27、115)、和保护集成电路的钝化层(5)，上述芯片触点可以从芯片外部被访问并连接到集成电路，通孔被提供在钝化层(5)中，芯片触点(8、9、23、24、25、26、27)经由每个通孔被访问，其中其它芯片触点(10、11、33、34、35、36、37、69、70、71、72、73、74、75、76、77、78、88、89、90、91、92、93、94、95、117)和连接导体(12、13、38、39、40、41、42、96、97、98、99、100、101、102、103、118)被提供在钝化层(5)上，且其中每个其它芯片触点经由连接导体导电连接至芯片触点。
2.根据权利要求1的芯片(1)，其中芯片触点(23、24、25、26、27、117)被设置在芯片(1)或芯片(1)的钝化层(5)的中心区中，该中心区基本上位于芯片(1)或芯片(1)的钝化层(5)的两个相互相对的边缘(R1、R2)之间的中心中，且其中将其它芯片触点(33、34、35、36、37、69、70、71、72、73、74、75、76、77、78)被设置成与芯片(1)或芯片(1)的钝化层(5)的至少一个边缘(R1、R2)相邻。
3.根据权利要求2的芯片(1)，其中芯片触点(23、24、25、26、27)设置成行，且基本上关于芯片(1)或芯片(1)的钝化层(5)的镜像对称(MSP)的平面对称，该镜像对称(MSP)的平面平行于芯片(1)或芯片(1)的钝化层(5)的两个相互相对的边缘(R1、R2)延伸，并基本以镜像对称分开芯片或芯片的钝化层。
4.根据权利要求1的芯片(1)，其中每个芯片触点(8、9、23、24、25、26、27)都通过焊盘形成，且其中所有焊盘的至少一些中的每一个都具有连接至其的突起(14、15)，该突起借助于冲压工艺形成，该突起(14、15)具有额定高度(h)。
5.根据权利要求4的芯片(1)，其中每个其它芯片触点(10、11、33、34、35、36、37、69、70、71、72、73、74、75、76、77、78、88、89、90、91、92、93、94、95、117)通过其它突起形成，且其中每个连接导体(12、13、38、39、40、41、42、96、97、98、99、100、101、102、103、118)通过延长的连接突起形成，该其它突起具有额定高度(h)，且该延长的连接突起具有额定高度(h)。
6.根据权利要求5的芯片(1)，其中通过相同的冲压工艺将其它突起和延长的连接突起提供到钝化层(5)上，该冲压工艺用于将突起提供于焊盘上。
7.根据权利要求6的芯片(1)，其中突起的高度(h)、延长的连接突起的高度(h)和其它突起的高度(h)为相同额定尺寸。
8.根据权利要求6的芯片(1)，其中其它突起的高度(H)大于延长的连接突起的高度(h)和突起的高度(h)。
9.一种具有芯片(1)的芯片封装(21)，其中提供如权利要求1至8中的任一项中的芯片(1)。
10.根据权利要求9的芯片封装(21)，其中除了权利要求1至8中的任一项的芯片(1)之外，芯片封装(21)还含有具有多个芯片触点的第二芯片(110)，其中第二芯片(110)的芯片触点(114)和如权利要求1至8中的任一项中的芯片(1)的其它芯片触点(117)彼此相对地设置，且其中第二芯片(110)的至少一个芯片触点(114)导电连接至其它芯片触点(117)。
11.一种芯片卡(20)，其具有一种芯片封装(21)，其中提供了如权利要求9中的芯片封装(21)。
CN2005800172505A 2004-05-28 2005-05-18 具有两组芯片触点的芯片 Active CN1961424B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP04102408.4 2004-05-28
EP04102408 2004-05-28
PCT/IB2005/051613 WO2005117109A1 (en) 2004-05-28 2005-05-18 Chip having two groups of chip contacts

Publications (2)

Publication Number Publication Date
CN1961424A true CN1961424A (zh) 2007-05-09
CN1961424B CN1961424B (zh) 2010-08-11

Family

ID=34970726

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2005800172505A Active CN1961424B (zh) 2004-05-28 2005-05-18 具有两组芯片触点的芯片

Country Status (7)

Country Link
US (1) US9318428B2 (zh)
EP (1) EP1754256B1 (zh)
JP (1) JP2008501231A (zh)
KR (1) KR20070034530A (zh)
CN (1) CN1961424B (zh)
AT (1) ATE541312T1 (zh)
WO (1) WO2005117109A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108701248A (zh) * 2016-03-01 2018-10-23 卡德赖博私人有限公司 集成电路卡的电路层

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2168156B1 (en) 2007-07-12 2010-10-20 Nxp B.V. Integrated circuits on a wafer and methods for manufacturing integrated circuits
US20150129665A1 (en) * 2013-11-13 2015-05-14 David Finn Connection bridges for dual interface transponder chip modules
US11068770B2 (en) 2014-03-08 2021-07-20 Féinics AmaTech Teoranta Lower Churchfield Connection bridges for dual interface transponder chip modules
US9842831B2 (en) 2015-05-14 2017-12-12 Mediatek Inc. Semiconductor package and fabrication method thereof
US10685943B2 (en) 2015-05-14 2020-06-16 Mediatek Inc. Semiconductor chip package with resilient conductive paste post and fabrication method thereof
JP6867400B2 (ja) 2016-03-02 2021-04-28 ピーエー コット ファミリー ホールディング ゲーエムベーハーＰＡ．ＣＯＴＴＥ Ｆａｍｉｌｙ Ｈｏｌｄｉｎｇ ＧｍｂＨ 表示装置の製造方法および表示装置

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63216994A (ja) 1987-03-06 1988-09-09 Fujitsu Ltd 段差メツキ方法
JPH0439950A (ja) 1990-06-05 1992-02-10 Alps Electric Co Ltd 半導体装置
US5148265A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
JPH04278542A (ja) 1991-03-06 1992-10-05 Fujitsu Ltd 半導体装置及びその製造方法
JP2509422B2 (ja) * 1991-10-30 1996-06-19 三菱電機株式会社 半導体装置及びその製造方法
US5384487A (en) * 1993-05-05 1995-01-24 Lsi Logic Corporation Off-axis power branches for interior bond pad arrangements
AU5316996A (en) * 1995-04-05 1996-10-23 Mcnc A solder bump structure for a microelectronic substrate
US5874782A (en) * 1995-08-24 1999-02-23 International Business Machines Corporation Wafer with elevated contact structures
KR100239695B1 (ko) * 1996-09-11 2000-01-15 김영환 칩 사이즈 반도체 패키지 및 그 제조 방법
US6162724A (en) * 1996-09-12 2000-12-19 Mosel Vitelic Inc. Method for forming metalization for inter-layer connections
JP3022819B2 (ja) 1997-08-27 2000-03-21 日本電気アイシーマイコンシステム株式会社 半導体集積回路装置
JP3549714B2 (ja) * 1997-09-11 2004-08-04 沖電気工業株式会社 半導体装置
US6441487B2 (en) 1997-10-20 2002-08-27 Flip Chip Technologies, L.L.C. Chip scale package using large ductile solder balls
DE19808193B4 (de) * 1998-02-27 2007-11-08 Robert Bosch Gmbh Leadframevorrichtung und entsprechendes Herstellungsverfahren
US6373143B1 (en) * 1998-09-24 2002-04-16 International Business Machines Corporation Integrated circuit having wirebond pads suitable for probing
US6232666B1 (en) * 1998-12-04 2001-05-15 Mciron Technology, Inc. Interconnect for packaging semiconductor dice and fabricating BGA packages
US6707159B1 (en) * 1999-02-18 2004-03-16 Rohm Co., Ltd. Semiconductor chip and production process therefor
JP4074721B2 (ja) 1999-02-23 2008-04-09 ローム株式会社 半導体チップおよび半導体チップの製造方法
US6400016B2 (en) * 2000-01-14 2002-06-04 I-Ming Chen Method for mounting a semiconductor chip on a substrate and semiconductor device adapted for mounting on a substrate
DE10014300A1 (de) * 2000-03-23 2001-10-04 Infineon Technologies Ag Halbleiterbauelement und Verfahren zu dessen Herstellung
DE10024376A1 (de) 2000-05-17 2001-12-06 Infineon Technologies Ag Halbleiterbauelement und Verfahren zu dessen Herstellung
JP2002289768A (ja) * 2000-07-17 2002-10-04 Rohm Co Ltd 半導体装置およびその製法
TW494548B (en) * 2000-08-25 2002-07-11 I-Ming Chen Semiconductor chip device and its package method
DE10055001A1 (de) * 2000-11-07 2002-05-16 Infineon Technologies Ag Speicheranordnung mit einem zentralen Anschlussfeld
US6359342B1 (en) * 2000-12-05 2002-03-19 Siliconware Precision Industries Co., Ltd. Flip-chip bumping structure with dedicated test pads on semiconductor chip and method of fabricating the same
US6703107B2 (en) 2001-05-31 2004-03-09 Fuji Photo Film Co., Ltd. Magnetic tape
US6844631B2 (en) * 2002-03-13 2005-01-18 Freescale Semiconductor, Inc. Semiconductor device having a bond pad and method therefor
US6856022B2 (en) * 2003-03-31 2005-02-15 Matsushita Electric Industrial Co., Ltd. Semiconductor device
FR2853434B1 (fr) * 2003-04-03 2005-07-01 Oberthur Card Syst Sa Carte a microcircuit fixee sur un support adaptateur, support de carte et procede de fabrication
US7394161B2 (en) * 2003-12-08 2008-07-01 Megica Corporation Chip structure with pads having bumps or wirebonded wires formed thereover or used to be tested thereto

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108701248A (zh) * 2016-03-01 2018-10-23 卡德赖博私人有限公司 集成电路卡的电路层
CN108701248B (zh) * 2016-03-01 2022-04-26 卡德赖博私人有限公司 集成电路卡的电路层

Also Published As

Publication number Publication date
EP1754256B1 (en) 2012-01-11
US9318428B2 (en) 2016-04-19
CN1961424B (zh) 2010-08-11
EP1754256A1 (en) 2007-02-21
JP2008501231A (ja) 2008-01-17
US20080017980A1 (en) 2008-01-24
WO2005117109A1 (en) 2005-12-08
KR20070034530A (ko) 2007-03-28
ATE541312T1 (de) 2012-01-15

Similar Documents

Publication Publication Date Title
US8742593B2 (en) Electrical connection for multichip modules
CN1961424A (zh) 具有两组芯片触点的芯片
CN107978585B (zh) 堆叠式存储器封装件、其制造方法和ic封装基板
CN103620773B (zh) 两个或多个晶元的多晶元背面堆叠
CN1160926A (zh) 半导体装置及其制造方法
US7211894B2 (en) Capacitor-related systems for addressing package/motherboard resonance
CN104779218B (zh) 芯片封装结构
US20190333834A1 (en) Semiconductor packages including bridge die spaced apart from semiconductor die
EP3091569A1 (en) Bonding pad arrangement design for semiconductor package
US8283765B2 (en) Semiconductor chip and stacked semiconductor package having the same
CN111384053B (zh) 微控制器及其制作方法
US6791127B2 (en) Semiconductor device having a condenser chip for reducing a noise
US8829665B2 (en) Semiconductor chip and stack package having the same
US11830849B2 (en) Semiconductor device with unbalanced die stackup
CN110071085B (zh) 半导体芯片、包括其的倒装芯片封装件以及晶圆级封装件
KR20110055985A (ko) 스택 패키지
US8399998B2 (en) Semiconductor package requiring reduced manufacturing processes
CN114078832A (zh) 存储器装置
US11742340B2 (en) Semiconductor package including stacked semiconductor chips
US20150091168A1 (en) Multi-chip package
KR20220022234A (ko) 적층 반도체 칩을 포함하는 반도체 패키지
KR20230112739A (ko) 기억 장치 및 기억 장치 모듈
KR20060036126A (ko) 배면 부착형의 칩 적층 구조를 가지는 반도체 패키지
US20090014895A1 (en) Interposer chip, method of manufacturing the interposer chip, and multi-chip package having the interposer chip

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: NXP CO., LTD.

Free format text: FORMER OWNER: KONINKLIJKE PHILIPS ELECTRONICS N.V.

Effective date: 20070824

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20070824

Address after: Holland Ian Deho Finn

Applicant after: Koninkl Philips Electronics NV

Address before: Holland Ian Deho Finn

Applicant before: Koninklijke Philips Electronics N.V.

C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20170512

Address after: Delaware

Patentee after: VLSI Technology Co., Ltd.

Address before: Holland Ian Deho Finn

Patentee before: Koninkl Philips Electronics NV