CN114078832A - 存储器装置 - Google Patents

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Abstract

本发明提供一种存储器装置，包括周边晶圆、存储器阵列芯片堆叠以及多个第一导电接触。周边晶圆具有功能表面。存储器阵列芯片堆叠设置于周边晶圆上且具有功能表面。周边晶圆的功能表面面对存储器阵列芯片堆叠的功能表面，且存储器阵列芯片堆叠的第一侧为阶梯形状配置。第一导电接触设置于存储器阵列芯片堆叠的第一侧，且位于周边晶圆的功能表面与存储器阵列芯片堆叠的功能表面之间，并连接周边晶圆的功能表面及存储器阵列芯片堆叠的功能表面。

Description

存储器装置
技术领域
本揭露内容是有关于一种存储器装置。
背景技术
近年来，半导体装置的结构不断改变，且半导体装置的储存容量不断增加。存储器装置被应用于许多产品(例如MP3播放器、数字相机及计算机文件等)的存储元件中。随着这些应用的增加，存储器装置的需求集中在小尺寸与大储存容量上。为了满足此条件，需要具有高元件密度与小尺寸的存储器装置及其制造方法。
发明内容
本揭露的技术方案为一种存储器装置。
根据本揭露一些实施方式，存储器装置包括周边晶圆、存储器阵列芯片堆叠以及多个第一导电接触。周边晶圆具有功能表面。存储器阵列芯片堆叠设置于周边晶圆上且具有功能表面。周边晶圆的功能表面面对存储器阵列芯片堆叠的功能表面，且存储器阵列芯片堆叠的第一侧为阶梯形状配置。第一导电接触设置于存储器阵列芯片堆叠的第一侧，且位于周边晶圆的功能表面与存储器阵列芯片堆叠的功能表面之间，并连接周边晶圆的功能表面及存储器阵列芯片堆叠的功能表面。
在本揭露一些实施方式中，存储器阵列芯片堆叠的第二侧为阶梯形状配置，且第二侧相邻于存储器阵列芯片堆叠的第一侧。
在本揭露一些实施方式中，存储器装置还包括多个第二导电接触，设置于存储器阵列芯片堆叠的第二侧，且位于周边晶圆的功能表面与存储器阵列芯片堆叠的功能表面之间，并连接周边晶圆的功能表面及存储器阵列芯片堆叠的功能表面。
在本揭露一些实施方式中，存储器阵列芯片堆叠相对于第一侧的第三侧为倒阶梯形状配置。
在本揭露一些实施方式中，存储器阵列芯片堆叠包括多个存储器阵列芯片，以面朝下的方式垂直地堆叠。
在本揭露一些实施方式中，每一个存储器阵列芯片由相邻的存储器阵列芯片的其中一者以相同的间隔裸露。
在本揭露一些实施方式中，周边晶圆的长度及宽度分别大于存储器阵列芯片堆叠的长度及宽度。
在本揭露一些实施方式中，存储器装置还包括多个第三导电接触，设置于周边晶圆的功能表面上，且围绕存储器阵列芯片堆叠。
在本揭露一些实施方式中，存储器装置还包括第一介电层，横向地延伸于周边晶圆上方，且围绕存储器阵列芯片堆叠及第一导电接触。
在本揭露一些实施方式中，存储器阵列芯片堆叠相对于第二侧的第四侧为倒阶梯形状配置。
根据本揭露上述实施方式，由于存储器阵列芯片堆叠的第一侧为阶梯形状配置，因此大量的第一导电接触可形成于存储器阵列芯片堆叠的第一侧，并位于周边晶圆与存储器阵列芯片堆叠之间。如此一来，可形成一种高密度及高速度的存储器装置。此外，由于存储器阵列芯片堆叠是设置于周边晶圆的上方，而并非横向地相邻于周边晶圆，因此存储器阵列芯片堆叠上的导电图案以及周边晶圆上的导电图案可分开制作。借此，可分别针对存储器阵列芯片堆叠及周边晶圆来调整两者在工艺方面(例如，热工艺)的优化条件，使得存储器阵列芯片堆叠及周边晶圆的工艺不会相互牵制与干扰。
附图说明
为让本揭露的上述和其他目的、特征、优点与实施例能更明显易懂，所附附图的说明如下：
图1A绘示根据本揭露一些实施方式的存储器装置的上视图；
图1B绘示根据本揭露一些实施方式的图1A的存储器装置沿线段1B-1B′截取的剖面图；
图1C绘示根据本揭露一些实施方式的图1A的存储器装置沿线段1C-1C′截取的剖面图；
图2A、图3A、图4A、图5A、图6A及图7A绘示根据本揭露一些实施方式的存储器装置的制造方法在各步骤的上视图；
图2B及2C图、图3B及3C、图4B及4C、图5B及5C、图6B及6C及图7B及7C绘示根据本揭露一些实施方式的存储器装置的制造方法在各步骤的剖面图；以及
图8至图10绘示根据本揭露其他实施方式的存储器装置的剖面图。
【符号说明】
100，100a，100b，100c：存储器装置
110：周边晶圆
112：硅基板
113：功能表面
120：存储器阵列芯片堆叠
121：非功能表面
122：硅基板
123：功能表面
124：存储器阵列芯片
130：第一导电接触
133：底面(顶面)
140：第二导电接触
143：底面(顶面)
150：第三导电接触
151：顶面
160：第一介电层
161：顶面(底面)
163：底面(顶面)
170：载板
171：表面
180：第二介电层
190：重分布层
200：介电层
S1：第一侧
S2：第二侧
S3：第三侧
S4：第四侧
S：侧壁
R：凹槽
D：横向距离
F：界面
TS：顶面(底面)
BS：底面(顶面)
L1～L3，X1～X2：长度
W1～W3，Y1～Y2：宽度
T1～T3：厚度
H1～H3：高度
S10～S60：步骤
1B-1B′～7B-7B′，1C-1C′～7C-7C′：线段
具体实施方式
以下将以图式揭露本揭露的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本揭露。也就是说，在本揭露部分实施方式中，这些实务上的细节是非必要的，因此不应用以限制本揭露。此外，为简化图式起见，一些现有惯用的结构与元件在附图中将以简单示意的方式绘示。另外，为了便于读者观看，图式中各元件的尺寸并非依实际比例绘示。
本文所用「约」、「近似」或「实质上」应通常是指给定值或范围的百分之二十以内，优选地为百分之十以内，且更优选地为百分之五以内。在此给出的数值是近似的，意味着若没有明确说明，则术语「约」、「近似」或「实质上」的含义可被推断出来。
图1A绘示根据本揭露一些实施方式的存储器装置100的上视图。图1B绘示根据本揭露一些实施方式的图1A的存储器装置100沿线段1B-1B′截取的剖面图。图1C绘示根据本揭露一些实施方式的图1A的存储器装置100沿线段1C-1C′截取的剖面图。请同时参阅图1A至图1C，存储器装置100包括周边晶圆110以及设置于周边晶圆110上方的存储器阵列芯片堆叠120。周边晶圆110包括具有功能表面113的硅基板112。存储器阵列芯片堆叠120包括多个存储器阵列芯片124，垂直地堆叠于周边晶圆110上方。每一个存储器阵列芯片124包括具有功能表面123的硅基板122。应了解到，此处的「功能表面」是指在其上具有诸如导电迹线、导线或导电层的导电图案的表面，且在图1B中可被绘示为「功能层」。在一些实施方式中，存储器阵列芯片124是以面朝下(face-to-bottom)的方式垂直地堆叠于周边晶圆110的上方，使得每一个存储器阵列芯片124的硅基板122面对相邻的存储器阵列芯片124的功能表面123，并直接接触相邻的存储器阵列芯片124的功能表面123。此外，存储器阵列芯片124的功能表面123共同地被视为存储器阵列芯片堆叠120的功能表面，且存储器阵列芯片堆叠120的功能表面面对周边晶圆110的功能表面113。
在本揭露中，周边晶圆包括用于存储器阵列芯片的周边电路或用于存储器阵列芯片的控制器逻辑。控制器逻辑包括控制器。存储器阵列芯片包括非易失性存储器(NAND、AND、NOR或其他闪存)或易失性存储器(DRAM或SRAM)。
在一些实施方式中，存储器阵列芯片包括非易失性存储器阵列区域，且周边晶圆包括用于非易失性存储器阵列区域的周边电路。
在一些实施方式中，存储器阵列芯片包括非易失性存储器阵列区域及用于非易失性存储器阵列区域的周边电路，且周边晶圆包括用于非易失性存储器的控制器逻辑。
在一些实施方式中，存储器阵列芯片包括DRAM或SRAM存储器阵列区域以及用于DRAM或SRAM存储器阵列区域的周边电路，且周边晶圆包括用于DRAM或SRAM存储器的控制器逻辑。
在一些实施方式中，存储器阵列芯片124是以偏移的方式堆叠，也就是说，每一个存储器阵列芯片124堆叠于相邻的存储器阵列芯片124上，而不完全覆盖相邻的存储器阵列芯片124。举例而言，每一个存储器阵列芯片124可以是矩形，且其四个边中的两个边从上视角度由相邻的存储器阵列芯片124裸露，如图1A所示。换句话说，每一个存储器阵列芯片124的非功能表面121(亦即存储器阵列芯片124的硅基板122背对于功能表面123的表面)的边缘部分从图1A所示的上视角度由相邻的存储器阵列芯片124裸露，从而形成倒阶梯形状配置。另一方面，每一个存储器阵列芯片124的四个边中的另两个边则从下视角度由相邻的存储器阵列芯片124裸露，其中图1B仅绘示出两个边中的一个边由相邻的存储器阵列芯片124裸露。换句话说，每一个存储器阵列芯片124的功能表面123的边缘部分从下视角度由相邻的存储器阵列芯片124裸露，从而形成阶梯形状配置。
根据上述，由于存储器阵列芯片124是以前述方式堆叠，因此所形成的存储器阵列芯片堆叠120会具有四个侧，其中两个侧为阶梯形状配置，而另两个侧为倒阶梯形状配置。举例而言，存储器阵列芯片堆叠120的第一侧S1及第二侧S2为阶梯形状配置，其中存储器阵列芯片堆叠120的第一侧S1相邻于第二侧S2，且存储器阵列芯片124的功能表面123的边缘部分共同地形成部分的阶梯形状配置。举另一例而言，存储器阵列芯片堆叠120的第三侧S3及第四侧S4为倒阶梯形状配置，其中第三侧S3相邻于第四侧S4，第三侧S3及第四侧S4分别相对于第一侧S1及第二侧S2，且存储器阵列芯片124的非功能表面121的边缘部分共同地形成部分的倒阶梯形状配置。应了解到，存储器阵列芯片堆叠120的四个侧邻接且相邻于存储器阵列芯片堆叠120的顶面TS(亦即最顶部的存储器阵列芯片124的非功能表面121)以及存储器阵列芯片堆叠120的底面BS(亦即最底部的存储器阵列芯片124的功能表面123)。
在一些实施方式中，周边晶圆110与存储器阵列芯片堆叠120相互隔开，且存储器装置100还包括多个第一导电接触130垂直地设置于周边晶圆110与存储器阵列芯片堆叠120之间，从而电性连接周边晶圆110及存储器阵列芯片堆叠120。举例而言，第一导电接触130可设置于存储器阵列芯片堆叠120的第一侧S1，且设置于存储器阵列芯片124的功能表面123的裸露的边缘部分上，并位于存储器阵列芯片124的功能表面123(亦即存储器阵列芯片堆叠120的功能表面)与周边晶圆110的功能表面113之间，且连接存储器阵列芯片124的功能表面123与周边晶圆110的功能表面113。在一些实施方式中，第一导电接触130电性连接至字线(word lines，WLs)。在一些实施方式中，存储器装置100还包括多个第二导电接触140垂直地设置于周边晶圆110与存储器阵列芯片堆叠120之间，从而电性连接周边晶圆110及存储器阵列芯片堆叠120。举例而言，第二导电接触140可设置于存储器阵列芯片堆叠120的第二侧S2，且设置于存储器阵列芯片124的功能表面123的裸露的边缘部分上，并位于存储器阵列芯片124的功能表面123与周边晶圆110的功能表面113之间，且连接存储器阵列芯片124的功能表面123与周边晶圆110的功能表面113。在一些实施方式中，第二导电接触140电性连接至位线(bit lines，BLs)。
在一些实施方式中，第一导电接触130及第二导电接触140可包括铜、金或其他合适的导电金属材料。通过第一导电接触130及第二导电接触140的配置，位于周边晶圆110上的电子元件(例如，记忆控制单元等)可电性连接至存储器阵列芯片堆叠120，从而维持存储器装置100的运作。在一些实施方式中，第一导电接触130及第二导电接触140的总数量介于约100,000个至约100,000,000个之间，或较佳地介于约1,000,000个至10,000,000约个之间。详细而言，若第一导电接触130及第二导电接触140的总数量小于100,000个时，可能无法形成高密度及高速度的存储器装置100；而若第一导电接触130及第二导电接触140的总数量大于100,000,000个时，容易使得第一导电接触130及第二导电接触140因密度过高而造成电性短路。在一些实施方式中，每一个第一导电接触130及第二导电接触140各自的长度L1、L2及宽度W1、W2(请先参阅图3)介于约0.1微米至约2微米之间。详细而言，若所述长度L1、L2及宽度W1、W2小于约0.1微米时，可能不易控制第一导电接触130(及第二导电接触140)在制造过程中的接合；而若所述长度L1、L2及宽度W1、W2大于约2微米时，可能无法形成高密度的第一及第二导电第二导电接触130、140以及高速度的存储器装置100。
在一些实施方式中，存储器阵列芯片堆叠120可包括至少四个存储器阵列芯片124堆叠于周边晶圆110上方，使得存储器阵列芯片124的功能表面123具有足够的表面积是裸露的。如此一来，大量的第一导电接触130以及第二导电接触140可被设置于裸露的功能表面123上。在一些实施方式中，每一个存储器阵列芯片124具有相同的尺寸(亦即具有相同的长度以及相同的宽度)，使得存储器阵列芯片124的堆叠较简单且稳固。在一些实施方式中，位于同一侧(例如，第一侧S1、第二侧S2、第三侧S3或第四侧S4)的每一个存储器阵列芯片124的边缘部分以相同的间隔裸露。换句话说，存储器阵列芯片124位于同一侧(例如，第三侧S3)的侧壁S之间的横向距离D皆相同。举例而言，最顶部的存储器阵列芯片124位于第三侧S3的侧壁S与次顶部的存储器阵列芯片124位于第三侧S3的侧壁S之间的横向距离D实质上等同于次顶部的存储器阵列芯片124位于第三侧S3的侧壁S与第三顶部的存储器阵列芯片124位于第三侧S3的侧壁S之间的横向距离D。如此一来，存储器阵列芯片124的堆叠可较简单且稳固。
在一些实施方式中，每一个存储器阵列芯片124的厚度T1介于约1微米至约50微米之间，使得存储器装置100的整体厚度得以被维持在一个合适的范围中，并使得存储器阵列芯片124的堆叠较简单且稳固。举例而言，若每一个存储器阵列芯片124的厚度T1小于约1微米，存储器阵列芯片124可能因太薄而无法被功能化，且存储器阵列芯片124可能因其不易被拾取而难以堆叠；而若每一个存储器阵列芯片124的厚度T1大于约50微米，存储器装置100的整体厚度可能太厚，从而不利于减小存储器装置100的体积。
在一些实施方式中，存储器装置100还包括多个第三导电接触150垂直地设置于周边晶圆110的功能表面113上，且围绕存储器阵列芯片堆叠120。第三导电接触150配置以电性连接位于周边晶圆110上的电子元件及外部电子元件(例如，输入/输出电源)。在一些实施方式中，可进一步以导线由第三导电接触150的顶面151连接至外部电子元件。第三导电接触150可进一步配置以将第一导电接触130及第二导电接触140分别连接至字线及位线。在一些实施方式中，每一个第三导电接触150的顶面151实质上与存储器阵列芯片堆叠120的顶面TS(亦即最顶部的存储器阵列芯片124的非功能表面121)共平面。在一些实施方式中，每一个第三导电接触150的高度H3大于每一个第一导电接触130及第二导电接触140各自的高度H1、H2。在一些实施方式中，每一个第三导电接触150的长度L3及宽度W3介于约0.1微米至约2微米之间。详细而言，若所述长度L3及宽度W3小于约0.1微米时，可能不易控制第三导电接触150在制造过程中的接合；而若所述长度L3及宽度W3大于约2微米时，可能无法形成高密度的第三导电接触150及高速度的存储器装置100。在一些实施方式中，第三导电接触150可包括铜、金或其他合适的导电金属材料。
在一些实施方式中，周边晶圆110的长度X1及宽度Y1分别大于存储器阵列芯片堆叠120的长度X2及宽度Y2，使得第三导电接触150可形成于周边晶圆110的功能表面113上并围绕存储器阵列芯片堆叠120。换句话说，由于周边晶圆110的长度X1及宽度Y1分别大于存储器阵列芯片堆叠120的长度X2及宽度Y2，因此在周边晶圆110上得以保留空间以供第三导电接触150形成。此外，由于周边晶圆110的长度X1及宽度Y1分别大于存储器阵列芯片堆叠120的长度X2及宽度Y2，因此在将存储器阵列芯片堆叠120接合至周边晶圆110上时，不需精准地对齐，也因此可节省用于对齐的成本。在一些实施方式中，第三导电接触150阵列地排列于周边晶圆110上，如图1A所示。在一些实施方式中，相邻于存储器阵列芯片堆叠120的每一侧(例如，第一侧S1、第二侧S2、第三侧S3或第四侧S4)的第三导电接触150的数量可相异。
在一些实施方式中，存储器装置100还包括第一介电层160，横向地延伸于周边晶圆110上方，且围绕存储器阵列芯片堆叠120。在一些实施方式中，第一介电层160更围绕第一导电接触130、第二导电接触140以及第三导电接触150。换句话说，第一介电层160完全地填充于位于周边晶圆110、存储器阵列芯片堆叠120、第一导电接触130、第二导电接触140与第三导电接触150之间的空间中，以电性绝缘上述各元件。在一些实施方式中，第一介电层160的顶面161实质上与存储器阵列芯片堆叠120的顶面TS(亦即最顶部的存储器阵列芯片124的非功能表面121)及第三导电接触150的顶面151共平面。在一些实施方式中，第一介电层160可包括例如是聚酰亚胺的有机材料。在替代的实施方式中，第一介电层160可包括例如是旋涂式玻璃(spin-on glass，SOG)的二氧化硅(SiO2)的无机材料。
根据上述，由于存储器阵列芯片堆叠的至少一侧为阶梯形状配置，因此大量的第一导电接触可形成于存储器阵列芯片堆叠的所述侧，并位于周边晶圆与存储器阵列芯片堆叠之间。如此一来，可形成一种高密度及高速度的存储器装置。此外，由于周边晶圆的尺寸(亦即长度及宽度)大于存储器阵列芯片堆叠的尺寸，因此在将存储器阵列芯片堆叠接合至周边晶圆上时，不需精准地对齐，也因此可节省用于对齐的成本。
图2A、3A、4A、5A、6A以及图7A绘示根据本揭露一些实施方式的存储器装置100的制造方法在各步骤的上视图。图2B及2C、3A及3C、4A及4C、5A及5C、6A及6C以及7A及图7C绘示根据本揭露一些实施方式的存储器装置100的制造方法在各步骤的剖面图。应了解到，已叙述过的元件连接关系、材料与功效将不再重复赘述，合先叙明。在以下叙述中，将说明存储器装置100的制造方法。
请参阅图2A至图2C，其中图2B是沿图2A的线段2B-2B′截取的剖面图，且图2C是沿图2A的线段2C-2C′截取的剖面图。在步骤S10中，提供载板170。在一些实施方式中，载板170可为二氧化硅晶圆，但并不用以限制本揭露。在提供载板170之后，多个存储器阵列芯片124接着以面朝下的方式(亦即每一个存储器阵列芯片124的硅基板122面对相邻的存储器阵列芯片124的功能表面123)及偏移的方式堆叠于载板170的表面171，以形成具有阶梯/倒阶梯形状配置的多个存储器阵列芯片堆叠120。举例而言，每一个存储器阵列芯片堆叠120的第一侧S1及第二侧S2为阶梯形状配置，而第三侧S3及第四侧S4为倒阶梯形状配置。在一些实施方式中，每一个存储器阵列芯片堆叠120的方向皆实质上相同，如图2A所示。
请参阅图3A至图3C，其中图3B是沿图3A的线段3B-3B′截取的剖面图，且图3C是沿图3A的线段3C-3C′截取的剖面图。在步骤S20中，第一介电层160横向地形成于载板170上方，并覆盖存储器阵列芯片堆叠120。在形成第一介电层160后，第一导电接触130及第二导电接触140形成于第一介电层160中以及每一个存储器阵列芯片堆叠120位于第一侧S1及第二侧S2的部分的功能表面上。在一些实施方式中，第一导电接触130及第二导电接触140的形成是通过移除部分的第一介电层160，以形成暴露每一个存储器阵列芯片堆叠120的部分的功能表面123的凹槽R，并于凹槽R中填充导电材料来完成。在一些实施方式中，移除部分的第一介电层160是通过干式或湿式刻蚀工艺来执行。在一些实施方式中，硬掩模(未绘示)可于刻蚀工艺期间形成于部分的第一介电层160上方，以移除未被硬掩模覆盖的暴露部分的第一介电层160。此外，可执行例如是化学机械研磨工艺的平坦化工艺，以移除剩余部分的导电材料及第一介电层160，使得第一介电层160的顶面163(将于存储器装置100形成后成为第一介电层160的底面163)实质上与第一导电接触130的顶面133(将于存储器装置100形成后成为第一导电接触130的底面133)以及第二导电接触140的顶面143(将于存储器装置100形成后成为第二导电接触140的底面143)共平面。
在一些实施方式中，形成于不同的存储器阵列芯片124上的第一导电接触130及第二导电接触140的高度H1、H2可相异，其中形成在较靠近于载板170的存储器阵列芯片124上的第一导电接触130及第二导电接触140具有较大的高度H1、H2，而形成在较远离于载板170的存储器阵列芯片124上的第一导电接触130及第二导电接触140具有较小的高度H1、H2。在一些实施方式中，可预先形成多个导电垫(未绘示)于每一个存储器阵列芯片124的功能表面123上，使得第一导电接触130及第二导电接触140可直接形成于导电垫上，以形成电性连接。在一些实施方式中，导电垫可包括铜、金或其他合适的导电金属材料。在较佳的实施方式中，导电垫、第一导电接触130以及第二导电接触140可包括相同的材料。
请参阅图4A至图4C，其中图4B是沿图4A的线段4B-4B′截取的剖面图，且图4C是沿图4A的线段4C-4C′截取的剖面图。在步骤S30中，将图3A至图3C的结构由存储器阵列芯片堆叠120之间分开。详细而言，垂直地切割位于存储器阵列芯片堆叠120之间的第一介电层160以及载板170，从而形成包括一个存储器阵列芯片堆叠120于其上的载板170。
请参阅图5A至图5C，其中图5B是沿图5A的线段5B-5B′截取的剖面图，且图5C是沿图5A的线段5C-5C′截取的剖面图。在步骤S40中，将载板170(见图4B)由存储器阵列芯片堆叠120及第一介电层160脱离，使得第一介电层160的底面161(将于存储器装置100形成后成为第一介电层160的顶面161)及存储器阵列芯片堆叠120的底面TS(将于存储器装置100形成后成为存储器阵列芯片堆叠120的顶面TS)裸露。在一些实施方式中，可选择性地执行步骤S40，此将于后文中进行详细的说明。
请参阅图6A至图6C，其中图6B是沿图6A的线段6B-6B′截取的剖面图，且图6C是沿图6A的线段6C-6C′截取的剖面图。在步骤S50中，提供周边晶圆110，并接着将图5A至图5C的结构倒置(亦即以颠倒的方式设置)于周边晶圆110的功能表面113上，以进行面朝面(face-to-face，亦即周边晶圆110的功能表面113面对存储器阵列芯片堆叠120的功能表面)的接合。在一些实施方式中，可预先形成多个导电垫(未绘示)于周边晶圆110的功能表面113上，使得第一导电接触130及第二导电接触140可直接形成于导电垫上，以形成电性连接。在一些实施方式中，导电垫可包括铜、金或其他合适的导电金属材料。在较佳的实施方式中，导电垫、第一导电接触130以及第二导电接触140可包括相同的材料。
在接合工艺期间，位于导电垫与第一导电接触130的连接处以及导电垫与第二导电接触140的连接处的导电金属材料因受到相对高温及高压(相对于常温常压的状态，normaltemperature and pressure，NTP)的作用而扩散。所述扩散可导致导电垫与第一导电接触130之间的相连接以及导电垫与第二导电接触140之间的相连接。在一些实施方式中，导电垫与第一导电接触130在接合工艺后为一体成型，且两者之间不具有接口。类似而言，导电垫与第二导电接触140在接合工艺后为一体成型，且两者之间不具有接口。由于此接合工艺为无焊料工艺(solderless process)，因此每一个第一导电接触130及第二导电接触140各自的长度L1、L2以及宽度W1、W2(见图3A)可以很小(亦即介于约0.1微米至约2微米之间)，从而为通过第一导电接触130及第二导电接触140的电流提供较小的电阻。
请参阅图7A至图7C，其中图7B是沿图7A的线段7B-7B′截取的剖面图，且图7C是沿图7A的线段7C-7C′截取的剖面图。在步骤S60中，第三导电接触150形成于第一介电层160中以及周边晶圆110的部分的功能表面113上。在一些实施方式中，第三导电接触150的形成是通过移除部分的第一介电层160以形成暴露周边晶圆110的部分的功能表面113的凹槽R，并于凹槽R中填充导电材料来完成。在一些实施方式中，移除部分的第一介电层160是通过干式或湿式刻蚀工艺来执行。在一些实施方式中，硬掩模(未绘示)可于刻蚀工艺期间形成于部分的第一介电层160上方，以移除未被硬掩模(覆盖的暴露部分的第一介电层160。此外，可执行例如是化学机械研磨工艺的平坦化工艺，以移除剩余部分的导电材料及第一介电层160，使得第一介电层160的顶面161实质上与存储器阵列芯片堆叠120的顶面TS(亦即最顶部的存储器阵列芯片124的非功能表面121)以及第三导电接触150的顶面151共平面。在完成步骤S60之后，便可形成如图1A至图1C所示的存储器装置100。
图8绘示根据本揭露其他实施方式的存储器装置100a的剖面图。图8的存储器装置100a与图1B的存储器装置100的至少一差异在于：存储器装置100a还包括第二介电层180横向地延伸于第一介电层160上方，且覆盖存储器阵列芯片堆叠120。在一些实施方式中，第三导电接触150可更进一步穿过第二介电层180，使得第三导电接触150的顶面151高于存储器阵列芯片堆叠120的顶面TS，并使得第三导电接触150的顶面151更进一步由第二介电层180裸露。在一些实施方式中，第二介电层180可包括例如是聚酰亚胺的有机材料。在替代的实施方式中，第二介电层180可包括例如是旋涂式玻璃的二氧化硅的无机材料。详细而言，当第二介电层180所包括的材料与第一介电层160所包括的材料相异时，可于第一介电层160与第二介电层180之间观察到接口F；而当第二介电层180所包括的材料与第一介电层160所包括的材料实质上相同时，于第一介电层160与第二介电层180之间无法观察到接口F，也就是说，第一介电层160与第二介电层180为一体成型，且两者之间不具有接口F。然而，当将存储器装置100浸入酸性溶液(例如，氟化氢溶液)中时，即便第二介电层180所包括的材料与第一介电层160所包括的材料相异，仍可于第一介电层160与第二介电层180之间观察到接口F。
在一些实施方式中，第二介电层180可形成于第三导电接触150形成之前以及面朝面的接合工艺之后。在替代的实施方式中，第二介电层180可以是前述步骤S10中的载板170(见图2B)。详细而言，如前述步骤S40中所述，可选择性地执行载板170脱离的步骤，且当载板170在步骤S40中未脱离时，载板170可被保留以作为此处的第二介电层180。在此情况下，第二介电层180可包括与载板170实质上相同的材料(例如，二氧化硅)。由于载板170可于面朝面的接合工艺之前被保留下来，因此可提升将图5A至图5C的结构倒置于周边晶圆110的功能表面113上的便利性。
图9绘示根据本揭露其他实施方式的存储器装置100b的剖面图。图9的存储器装置100b与图8的存储器装置100a的至少一差异在于：存储器装置100b还包括多个重分布层(redistribution layers，RDLs)190于第二介电层180中，并连接至第三导电接触150。在一些实施方式中，重分布层190可包括铜、金或其他合适的导电金属材料。在一些实施方式中，在存储器装置100b中的第二介电层180的厚度T3大于在存储器装置100a中的第二介电层180的厚度T2，从而保留空间以供重分布层190形成。
图10绘示根据本揭露其他实施方式的存储器装置100c的剖面图。图10的存储器装置100c与图8的存储器装置100a的至少一差异在于：存储器装置100c包括多个介电层200横向地延伸并堆叠于周边晶圆110上方，而并非仅包括一个介电层(例如，第一介电层160)位于周边晶圆110上方。此外，介电层200围绕存储器阵列芯片堆叠120、第一导电接触130、第二导电接触140(未绘示)以及第三导电接触150。在一些实施方式中，介电层200可进一步横向地插入至存储器阵列芯片124之间。换句话说，相邻的存储器阵列芯片124可被介电层200隔开。举例而言，插入至最顶部的存储器阵列芯片124与次顶部的存储器阵列芯片124之间的介电层200可直接接触最顶部的存储器阵列芯片124的功能表面123以及次顶部的存储器阵列芯片124的非功能表面121。在一些实施方式中，介电层200可包括例如是聚酰亚胺的有机材料。在替代的实施方式中，介电层200可包括例如是旋涂式玻璃的二氧化硅的无机材料。在一些实施方式中，每一个介电层200可包括相同的材料。在其他实施方式中，每一个介电层200可包括不同的材料。在替代的实施方式中，相邻的介电层200可包括不同的材料。
根据本揭露上述实施方式，由于存储器阵列芯片堆叠的至少一侧为阶梯形状配置，因此大量的第一导电接触可形成于存储器阵列芯片堆叠的所述侧，并位于周边晶圆与存储器阵列芯片堆叠之间。如此一来，可形成一种高密度及高速度的存储器装置。此外，由于存储器阵列芯片堆叠是设置于周边晶圆的上方，而并非横向地相邻于周边晶圆，因此存储器阵列芯片堆叠上的导电图案以及周边晶圆上的导电图案可分开制作。借此，可分别针对存储器阵列芯片堆叠及周边晶圆来调整两者在工艺方面(例如，热工艺)的优化条件，使得存储器阵列芯片堆叠及周边晶圆的工艺不会相互牵制与干扰。此外，由于周边晶圆的尺寸大于存储器阵列芯片堆叠的尺寸，因此在将存储器阵列芯片堆叠以面朝面的方式接合至周边晶圆上时，不需精准地对齐，也因此可节省用于对齐的成本。此外，具有控制器的堆叠易失性工作存储器(DRAM或SRAM)芯片可实现高带宽存储器(high-bandwidth-memory，HBM)及高速读写能力，并且本揭露是采用介电穿孔(through dielectric via)而并非采用硅穿孔(through silicon via)，因此可带来低成本的优点。一个堆叠易失性工作存储器(DRAM或SRAM)芯片的输入/输出(I/O)数量可大于等于1024。
虽然本揭露已以实施方式揭露如上，然其并非用以限定本揭露，任何本领域技术人员，在不脱离本揭露的精神和范围内，当可作各种的更动与润饰，因此本揭露的保护范围当以随附的权利要求所界定的为准。

Claims (10)

1.一种存储器装置，包括：
一周边晶圆，具有一功能表面；
一存储器阵列芯片堆叠，设置于该周边晶圆上且具有一功能表面，其中该周边晶圆的该功能表面面对该存储器阵列芯片堆叠的该功能表面，且该存储器阵列芯片堆叠的一第一侧为一阶梯形状配置；以及
多个第一导电接触，设置于该存储器阵列芯片堆叠的该第一侧，且位于该周边晶圆的该功能表面与该存储器阵列芯片堆叠的该功能表面之间，并连接该周边晶圆的该功能表面及该存储器阵列芯片堆叠的该功能表面。
2.如权利要求1所述的存储器装置，其中该存储器阵列芯片堆叠的一第二侧为一阶梯形状配置，且该第二侧相邻于该存储器阵列芯片堆叠的该第一侧。
3.如权利要求2所述的存储器装置，还包括多个第二导电接触，设置于该存储器阵列芯片堆叠的该第二侧，且位于该周边晶圆的该功能表面与该存储器阵列芯片堆叠的该功能表面之间，并连接该周边晶圆的该功能表面及该存储器阵列芯片堆叠的该功能表面。
4.如权利要求2所述的存储器装置，其中该存储器阵列芯片堆叠相对于该第一侧的一第三侧为一倒阶梯形状配置。
5.如权利要求1所述的存储器装置，其中该存储器阵列芯片堆叠包括多个存储器阵列芯片，以面朝下的方式垂直地堆叠。
6.如权利要求5所述的存储器装置，其中每一这些存储器阵列芯片由相邻的这些存储器阵列芯片的其中一者以相同的间隔裸露。
7.如权利要求1所述的存储器装置，其中该周边晶圆的一长度及一宽度分别大于该存储器阵列芯片堆叠的一长度及一宽度。
8.如权利要求1所述的存储器装置，还包括多个第三导电接触，设置于该周边晶圆的该功能表面上，且围绕该存储器阵列芯片堆叠。
9.如权利要求1所述的存储器装置，还包括一第一介电层，横向地延伸于该周边晶圆上方，且围绕该存储器阵列芯片堆叠及这些第一导电接触。
10.如权利要求1所述的存储器装置，其中该存储器阵列芯片堆叠相对于该第二侧的一第四侧为一倒阶梯形状配置。
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