TWI719927B - 記憶體裝置 - Google Patents

Abstract

一種記憶體裝置包括周邊晶圓、記憶體陣列晶片堆疊以及複數個第一導電接觸。周邊晶圓具有功能表面。記憶體陣列晶片堆疊設置於周邊晶圓上且具有功能表面。周邊晶圓的功能表面面對記憶體陣列晶片堆疊的功能表面，且記憶體陣列晶片堆疊的第一側為階梯形狀配置。第一導電接觸設置於記憶體陣列晶片堆疊的第一側，且位於周邊晶圓的功能表面與記憶體陣列晶片堆疊的功能表面之間，並連接周邊晶圓的功能表面及記憶體陣列晶片堆疊的功能表面。

Description

記憶體裝置

本揭露內容是有關於一種記憶體裝置。

近年來，半導體裝置的結構不斷改變，且半導體裝置的儲存容量不斷增加。記憶體裝置被應用於許多產品(例如MP3播放器、數位相機及電腦檔案等)的儲存元件中。隨著這些應用的增加，記憶體裝置的需求集中在小尺寸與大儲存容量上。為了滿足此條件，需要具有高元件密度與小尺寸的記憶體裝置及其製造方法。

本揭露之技術態樣為一種記憶體裝置。

根據本揭露一些實施方式，記憶體裝置包括周邊晶圓、記憶體陣列晶片堆疊以及複數個第一導電接觸。周邊晶圓具有功能表面。記憶體陣列晶片堆疊設置於周邊晶圓上且具有功能表面。周邊晶圓的功能表面面對記憶體陣列晶片堆疊的功能表面，且記憶體陣列晶片堆疊的第一側為階梯形狀配置。第一導電接觸設置於記憶體陣列晶片堆 疊的第一側，且位於周邊晶圓的功能表面與記憶體陣列晶片堆疊的功能表面之間，並連接周邊晶圓的功能表面及記憶體陣列晶片堆疊的功能表面。

在本揭露一些實施方式中，記憶體陣列晶片堆疊的第二側為階梯形狀配置，且第二側相鄰於記憶體陣列晶片堆疊的第一側。

在本揭露一些實施方式中，記憶體裝置更包括複數個第二導電接觸，設置於記憶體陣列晶片堆疊的第二側，且位於周邊晶圓的功能表面與記憶體陣列晶片堆疊的功能表面之間，並連接周邊晶圓的功能表面及記憶體陣列晶片堆疊的功能表面。

在本揭露一些實施方式中，記憶體陣列晶片堆疊相對於第一側的第三側為倒階梯形狀配置。

在本揭露一些實施方式中，記憶體陣列晶片堆疊包括複數個記憶體陣列晶片，以面朝背的方式垂直地堆疊。

在本揭露一些實施方式中，每一個記憶體陣列晶片由相鄰的記憶體陣列晶片的其中一者以相同的間隔裸露。

在本揭露一些實施方式中，周邊晶圓的長度及寬度分別大於記憶體陣列晶片堆疊的長度及寬度。

在本揭露一些實施方式中，記憶體裝置更包括複數個第三導電接觸，設置於周邊晶圓的功能表面上，且圍繞記憶體陣列晶片堆疊。

在本揭露一些實施方式中，記憶體裝置更包括第一介電層，橫向地延伸於周邊晶圓上方，且圍繞記憶體陣列晶片堆疊及第一導電接觸。

在本揭露一些實施方式中，記憶體陣列晶片堆疊相對於第二側的第四側為倒階梯形狀配置。

根據本揭露上述實施方式，由於記憶體陣列晶片堆疊的第一側為階梯形狀配置，因此大量的第一導電接觸可形成於記憶體陣列晶片堆疊的第一側，並位於周邊晶圓與記憶體陣列晶片堆疊之間。如此一來，可形成一種高密度及高速度的記憶體裝置。此外，由於記憶體陣列晶片堆疊是設置於周邊晶圓的上方，而並非橫向地相鄰於周邊晶圓，因此記憶體陣列晶片堆疊上的導電圖案以及周邊晶圓上的導電圖案可分開製作。藉此，可分別針對記憶體陣列晶片堆疊及周邊晶圓來調整兩者在製程方面(例如，熱製程)的最佳化條件，使得記憶體陣列晶片堆疊及周邊晶圓的製程不會相互牽制與干擾。

100,100a,100b,100c:記憶體裝置

110:周邊晶圓

112:矽基板

113:功能表面

120:記憶體陣列晶片堆疊

121:非功能表面

122:矽基板

123:功能表面

124:記憶體陣列晶片

130:第一導電接觸

133:底面(頂面)

140:第二導電接觸

143:底面(頂面)

150:第三導電接觸

151:頂面

160:第一介電層

161:頂面(底面)

163:底面(頂面)

170:載板

171:表面

180:第二介電層

190:重分佈層

200:介電層

S1:第一側

S2:第二側

S3:第三側

S4:第四側

S:側壁

R:凹槽

D:橫向距離

F:介面

TS:頂面(底面)

BS:底面(頂面)

L1~L3,X1~X2:長度

W1~W3,Y1~Y2:寬度

T1~T3:厚度

H1~H3:高度

S10~S60:步驟

1B-1B'~7B-7B',1C-1C'~7C-7C':線段

為讓本揭露之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1A圖繪示根據本揭露一些實施方式之記憶體裝置的上視圖；第1B圖繪示根據本揭露一些實施方式之第1A圖的記憶體裝置沿線段1B-1B'截取的剖面圖； 第1C圖繪示根據本揭露一些實施方式之第1A圖的記憶體裝置沿線段1C-1C'截取的剖面圖；第2A圖、第3A圖、第4A圖、第5A圖、第6A圖及第7A圖繪示根據本揭露一些實施方式之記憶體裝置的製造方法在各步驟的上視圖；第2B及2C圖、第3A及3C圖、第4A及4C圖、第5A及5C圖、第6A及6C圖及第7A及7C圖繪示根據本揭露一些實施方式之記憶體裝置的製造方法在各步驟的剖面圖；以及第8圖至第10圖繪示根據本揭露其他實施方式之記憶體裝置的剖面圖。

以下將以圖式揭露本揭露之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本揭露。也就是說，在本揭露部分實施方式中，這些實務上的細節是非必要的，因此不應用以限制本揭露。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。另外，為了便於讀者觀看，圖式中各元件的尺寸並非依實際比例繪示。

本文所用「約」、「近似」或「實質上」應通常是指給定值或範圍的百分之二十以內，優選地為百分之十以內，且更優選地為百分之五以內。在此給出的數值是近 似的，意味著若沒有明確說明，則術語「約」、「近似」或「實質上」的涵意可被推斷出來。

第1A圖繪示根據本揭露一些實施方式之記憶體裝置100的上視圖。第1B圖繪示根據本揭露一些實施方式之第1A圖的記憶體裝置100沿線段1B-1B'截取的剖面圖。第1C圖繪示根據本揭露一些實施方式之第1A圖的記憶體裝置100沿線段1C-1C'截取的剖面圖。請同時參閱第1A圖至第1C圖，記憶體裝置100包括周邊晶圓110以及設置於周邊晶圓110上方的記憶體陣列晶片堆疊120。周邊晶圓110包括具有功能表面113的矽基板112。記憶體陣列晶片堆疊120包括複數個記憶體陣列晶片124，垂直地堆疊於周邊晶圓110上方。每一個記憶體陣列晶片124包括具有功能表面123的矽基板122。應瞭解到，此處的「功能表面」是指在其上具有諸如導電跡線、導線或導電層之導電圖案的表面，且在第1B圖中可被繪示為「功能層」。在一些實施方式中，記憶體陣列晶片124是以面朝背(face-to-bottom)的方式垂直地堆疊於周邊晶圓110的上方，使得每一個記憶體陣列晶片124的矽基板122面對相鄰之記憶體陣列晶片124的功能表面123，並直接接觸相鄰之記憶體陣列晶片124的功能表面123。此外，記憶體陣列晶片124的功能表面123共同地被視為記憶體陣列晶片堆疊120的功能表面，且記憶體陣列晶片堆疊120的功能表面面對周邊晶圓110的功能表面113。

在本揭露中，周邊晶圓包括用於記憶體陣列晶片的周邊電路或用於記憶體陣列晶片的控制器邏輯。控制器邏輯包括控制器。記憶體陣列晶片包括非揮發性記憶體(NAND、AND、NOR或其他快閃記憶體)或揮發性記憶體(DRAM或SRAM)。

在一些實施方式中，記憶體陣列晶片包括非揮發性記憶體陣列區域，且周邊晶圓包括用於非揮發性記憶體陣列區域的周邊電路。

在一些實施方式中，記憶體陣列晶片包括非揮發性記憶體陣列區域及用於非揮發性記憶體陣列區域的周邊電路，且周邊晶圓包括用於非揮發性記憶體的控制器邏輯。

在一些實施方式中，記憶體陣列晶片包括DRAM或SRAM記憶體陣列區域以及用於DRAM或SRAM記憶體陣列區域的周邊電路，且周邊晶圓包括用於DRAM或SRAM記憶體的控制器邏輯。

在一些實施方式中，記憶體陣列晶片124是以偏移的方式堆疊，也就是說，每一個記憶體陣列晶片124堆疊於相鄰的記憶體陣列晶片124上，而不完全覆蓋相鄰的記憶體陣列晶片124。舉例而言，每一個記憶體陣列晶片124可以是矩形，且其四個邊中的兩個邊從上視角度由相鄰的記憶體陣列晶片124裸露，如第1A圖所示。換句話說，每一個記憶體陣列晶片124之非功能表面121(亦即記憶體陣列晶片124之矽基板122背對於功能表面123 的表面)的邊緣部分從第1A圖所示的上視角度由相鄰的記憶體陣列晶片124裸露，從而形成倒階梯形狀配置。另一方面，每一個記憶體陣列晶片124的四個邊中的另兩個邊則從下視角度由相鄰的記憶體陣列晶片124裸露，其中第1B圖僅繪示出兩個邊中的一個邊由相鄰的記憶體陣列晶片124裸露。換句話說，每一個記憶體陣列晶片124之功能表面123的邊緣部分從下視角度由相鄰的記憶體陣列晶片124裸露，從而形成階梯形狀配置。

根據上述，由於記憶體陣列晶片124是以前述方式堆疊，因此所形成的記憶體陣列晶片堆疊120會具有四個側，其中兩個側為階梯形狀配置，而另兩個側為倒階梯形狀配置。舉例而言，記憶體陣列晶片堆疊120的第一側S1及第二側S2為階梯形狀配置，其中記憶體陣列晶片堆疊120的第一側S1相鄰於第二側S2，且記憶體陣列晶片124之功能表面123的邊緣部分共同地形成部分的階梯形狀配置。舉另一例而言，記憶體陣列晶片堆疊120的第三側S3及第四側S4為倒階梯形狀配置，其中第三側S3相鄰於第四側S4，第三側S3及第四側S4分別相對於第一側S1及第二側S2，且記憶體陣列晶片124之非功能表面121的邊緣部分共同地形成部分的倒階梯形狀配置。應瞭解到，記憶體陣列晶片堆疊120的四個側鄰接且相鄰於記憶體陣列晶片堆疊120的頂面TS(亦即最頂部之記憶體陣列晶片124的非功能表面121)以及記憶體陣列晶片堆疊120的底面BS(亦即最底部之記憶體陣列 晶片124的功能表面123)。

在一些實施方式中，周邊晶圓110與記憶體陣列晶片堆疊120相互隔開，且記憶體裝置100更包括複數個第一導電接觸130垂直地設置於周邊晶圓110與記憶體陣列晶片堆疊120之間，從而電性連接周邊晶圓110及記憶體陣列晶片堆疊120。舉例而言，第一導電接觸130可設置於記憶體陣列晶片堆疊120的第一側S1，且設置於記憶體陣列晶片124的功能表面123之裸露的邊緣部分上，並位於記憶體陣列晶片124的功能表面123(亦即記憶體陣列晶片堆疊120的功能表面)與周邊晶圓110的功能表面113之間，且連接記憶體陣列晶片124的功能表面123與周邊晶圓110的功能表面113。在一些實施方式中，第一導電接觸130電性連接至字元線(word lines，WLs)。在一些實施方式中，記憶體裝置100更包括複數個第二導電接觸140垂直地設置於周邊晶圓110與記憶體陣列晶片堆疊120之間，從而電性連接周邊晶圓110及記憶體陣列晶片堆疊120。舉例而言，第二導電接觸140可設置於記憶體陣列晶片堆疊120的第二側S2，且設置於記憶體陣列晶片124的功能表面123之裸露的邊緣部分上，並位於記憶體陣列晶片124的功能表面123與周邊晶圓110的功能表面113之間，且連接記憶體陣列晶片124的功能表面123與周邊晶圓110的功能表面113。在一些實施方式中，第二導電接觸140電性連接至位元線(bit lines，BLs)。

在一些實施方式中，第一導電接觸130及第二導電接觸140可包括銅、金或其他合適的導電金屬材料。藉由第一導電接觸130及第二導電接觸140的配置，位於周邊晶圓110上的電子元件(例如，記憶控制單元等)可電性連接至記憶體陣列晶片堆疊120，從而維持記憶體裝置100的運作。在一些實施方式中，第一導電接觸130及第二導電接觸140的總數量介於約100,000個至約100,000,000個之間，或較佳地介於約1,000,000個至10,000,000約個之間。詳細而言，若第一導電接觸130及第二導電接觸140的總數量小於100,000個時，可能無法形成高密度及高速度的記憶體裝置100；而若第一導電接觸130及第二導電接觸140的總數量大於100,000,000個時，容易使得第一導電接觸130及第二導電接觸140因密度過高而造成電性短路。在一些實施方式中，每一個第一導電接觸130及第二導電接觸140各自的長度L1、L2及寬度W1、W2(請先參閱第3圖)介於約0.1微米至約2微米之間。詳細而言，若所述長度L1、L2及寬度W1、W2小於約0.1微米時，可能不易控制第一導電接觸130(及第二導電接觸140)在製造過程中的接合；而若所述長度L1、L2及寬度W1、W2大於約2微米時，可能無法形成高密度的第一及第二導電第二導電接觸130、140以及高速度的記憶體裝置100。

在一些實施方式中，記憶體陣列晶片堆疊120可包括至少四個記憶體陣列晶片124堆疊於周邊晶圓110 上方，使得記憶體陣列晶片124的功能表面123具有足夠的表面積是裸露的。如此一來，大量的第一導電接觸130以及第二導電接觸140可被設置於裸露的功能表面123上。在一些實施方式中，每一個記憶體陣列晶片124具有相同的尺寸(亦即具有相同的長度以及相同的寬度)，使得記憶體陣列晶片124的堆疊較簡單且穩固。在一些實施方式中，位於同一側(例如，第一側S1、第二側S2、第三側S3或第四側S4)之每一個記憶體陣列晶片124的邊緣部分以相同的間隔裸露。換句話說，記憶體陣列晶片124位於同一側(例如，第三側S3)的側壁S之間的橫向距離D皆相同。舉例而言，最頂部之記憶體陣列晶片124位於第三側S3的側壁S與次頂部之記憶體陣列晶片124位於第三側S3的側壁S之間的橫向距離D實質上等同於次頂部之記憶體陣列晶片124位於第三側S3的側壁S與第三頂部之記憶體陣列晶片124位於第三側S3的側壁S之間的橫向距離D。如此一來，記憶體陣列晶片124的堆疊可較簡單且穩固。

在一些實施方式中，每一個記憶體陣列晶片124的厚度T1介於約1微米至約50微米之間，使得記憶體裝置100的整體厚度得以被維持在一個合適的範圍中，並使得記憶體陣列晶片124的堆疊較簡單且穩固。舉例而言，若每一個記憶體陣列晶片124的厚度T1小於約1微米，記憶體陣列晶片124可能因太薄而無法被功能化，且記憶體陣列晶片124可能因其不易被拾取而難以堆疊；而若每 一個記憶體陣列晶片124的厚度T1大於約50微米，記憶體裝置100的整體厚度可能太厚，從而不利於減小記憶體裝置100的體積。

在一些實施方式中，記憶體裝置100更包括複數個第三導電接觸150垂直地設置於周邊晶圓110的功能表面113上，且圍繞記憶體陣列晶片堆疊120。第三導電接觸150配置以電性連接位於周邊晶圓110上的電子元件及外部電子元件(例如，輸入/輸出電源)。在一些實施方式中，可進一步以導線由第三導電接觸150的頂面151連接至外部電子元件。第三導電接觸150可進一步配置以將第一導電接觸130及第二導電接觸140分別連接至字元線及位元線。在一些實施方式中，每一個第三導電接觸150的頂面151實質上與記憶體陣列晶片堆疊120的頂面TS(亦即最頂部之記憶體陣列晶片124的非功能表面121)共平面。在一些實施方式中，每一個第三導電接觸150的高度H3大於每一個第一導電接觸130及第二導電接觸140各自的高度H1、H2。在一些實施方式中，每一個第三導電接觸150的長度L3及寬度W3介於約0.1微米至約2微米之間。詳細而言，若所述長度L3及寬度W3小於約0.1微米時，可能不易控制第三導電接觸150在製造過程中的接合；而若所述長度L3及寬度W3大於約2微米時，可能無法形成高密度的第三導電接觸150及高速度的記憶體裝置100。在一些實施方式中，第三導電接觸150可包括銅、金或其他合適的導電金屬材料。

在一些實施方式中，周邊晶圓110的長度X1及寬度Y1分別大於記憶體陣列晶片堆疊120的長度X2及寬度Y2，使得第三導電接觸150可形成於周邊晶圓110的功能表面113上並圍繞記憶體陣列晶片堆疊120。換句話說，由於周邊晶圓110的長度X1及寬度Y1分別大於記憶體陣列晶片堆疊120的長度X2及寬度Y2，因此在周邊晶圓110上得以保留空間以供第三導電接觸150形成。此外，由於周邊晶圓110的長度X1及寬度Y1分別大於記憶體陣列晶片堆疊120的長度X2及寬度Y2，因此在將記憶體陣列晶片堆疊120接合至周邊晶圓110上時，不需精準地對齊，也因此可節省用於對齊的成本。在一些實施方式中，第三導電接觸150陣列地排列於周邊晶圓110上，如第1A圖所示。在一些實施方式中，相鄰於記憶體陣列晶片堆疊120之每一側(例如，第一側S1、第二側S2、第三側S3或第四側S4)的第三導電接觸150的數量可相異。

在一些實施方式中，記憶體裝置100更包括第一介電層160，橫向地延伸於周邊晶圓110上方，且圍繞記憶體陣列晶片堆疊120。在一些實施方式中，第一介電層160更圍繞第一導電接觸130、第二導電接觸140以及第三導電接觸150。換句話說，第一介電層160完全地填充於位於周邊晶圓110、記憶體陣列晶片堆疊120、第一導電接觸130、第二導電接觸140與第三導電接觸150之間的空間中，以電性絕緣上述各元件。在一些實施方式 中，第一介電層160的頂面161實質上與記憶體陣列晶片堆疊120的頂面TS(亦即最頂部之記憶體陣列晶片124的非功能表面121)及第三導電接觸150的頂面151共平面。在一些實施方式中，第一介電層160可包括例如是聚醯亞胺的有機材料。在替代的實施方式中，第一介電層160可包括例如是旋塗式玻璃(spin-on glass，SOG)之二氧化矽(SiO₂)的無機材料。

根據上述，由於記憶體陣列晶片堆疊的至少一側為階梯形狀配置，因此大量的第一導電接觸可形成於記憶體陣列晶片堆疊的所述側，並位於周邊晶圓與記憶體陣列晶片堆疊之間。如此一來，可形成一種高密度及高速度的記憶體裝置。此外，由於周邊晶圓的尺寸(亦即長度及寬度)大於記憶體陣列晶片堆疊的尺寸，因此在將記憶體陣列晶片堆疊接合至周邊晶圓上時，不需精準地對齊，也因此可節省用於對齊的成本。

第2A、3A、4A、5A、6A以及7A圖繪示根據本揭露一些實施方式之記憶體裝置100的製造方法在各步驟的上視圖。第2B及2C、3A及3C、4A及4C、5A及5C、6A及6C以及7A及7C圖繪示根據本揭露一些實施方式之記憶體裝置100的製造方法在各步驟的剖面圖。應瞭解到，已敘述過的元件連接關係、材料與功效將不再重複贅述，合先敘明。在以下敘述中，將說明記憶體裝置100的製造方法。

請參閱第2A圖至第2C圖，其中第2B圖是沿第 2A圖之線段2B-2B'截取的剖面圖，且第2C圖是沿第2A圖之線段2C-2C'截取的剖面圖。在步驟S10中，提供載板170。在一些實施方式中，載板170可為二氧化矽晶圓，但並不用以限制本揭露。在提供載板170之後，複數個記憶體陣列晶片124接著以面朝背的方式(亦即每一個記憶體陣列晶片124的矽基板122面對相鄰之記憶體陣列晶片124的功能表面123)及偏移的方式堆疊於載板170的表面171，以形成具有階梯/倒階梯形狀配置的複數個記憶體陣列晶片堆疊120。舉例而言，每一個記憶體陣列晶片堆疊120的第一側S1及第二側S2為階梯形狀配置，而第三側S3及第四側S4為倒階梯形狀配置。在一些實施方式中，每一個記憶體陣列晶片堆疊120的方向皆實質上相同，如第2A圖所示。

請參閱第3A圖至第3C圖，其中第3B圖是沿第3A圖之線段3B-3B'截取的剖面圖，且第3C圖是沿第3A圖之線段3C-3C'截取的剖面圖。在步驟S20中，第一介電層160橫向地形成於載板170上方，並覆蓋記憶體陣列晶片堆疊120。在形成第一介電層160後，第一導電接觸130及第二導電接觸140形成於第一介電層160中以及每一個記憶體陣列晶片堆疊120位於第一側S1及第二側S2之部分的功能表面上。在一些實施方式中，第一導電接觸130及第二導電接觸140的形成是透過移除部分之第一介電層160，以形成暴露每一個記憶體陣列晶片堆疊120之部分的功能表面123之凹槽R，並於凹槽 R中填充導電材料來完成。在一些實施方式中，移除部分之第一介電層160是透過乾式或濕式蝕刻製程來執行。在一些實施方式中，硬遮罩(未繪示)可於蝕刻製程期間形成於部分之第一介電層160上方，以移除未被硬遮罩覆蓋之暴露部分的第一介電層160。此外，可執行例如是化學機械研磨製程的平坦化製程，以移除剩餘部分之導電材料及第一介電層160，使得第一介電層160的頂面163(將於記憶體裝置100形成後成為第一介電層160的底面163)實質上與第一導電接觸130的頂面133(將於記憶體裝置100形成後成為第一導電接觸130的底面133)以及第二導電接觸140的頂面143(將於記憶體裝置100形成後成為第二導電接觸140的底面143)共平面。

在一些實施方式中，形成於不同之記憶體陣列晶片124上的第一導電接觸130及第二導電接觸140的高度H1、H2可相異，其中形成在較靠近於載板170之記憶體陣列晶片124上的第一導電接觸130及第二導電接觸140具有較大的高度H1、H2，而形成在較遠離於載板170之記憶體陣列晶片124上的第一導電接觸130及第二導電接觸140具有較小的高度H1、H2。在一些實施方式中，可預先形成複數個導電墊(未繪示)於每一個記憶體陣列晶片124的功能表面123上，使得第一導電接觸130及第二導電接觸140可直接形成於導電墊上，以形成電性連接。在一些實施方式中，導電墊可包括銅、金或其他合適的導電金屬材料。在較佳的實施方式中，導電墊、第一 導電接觸130以及第二導電接觸140可包括相同的材料。

請參閱第4A圖至第4C圖，其中第4B圖是沿第4A圖之線段4B-4B'截取的剖面圖，且第4C圖是沿第4A圖之線段4C-4C'截取的剖面圖。在步驟S30中，將第3A圖至第3C圖的結構由記憶體陣列晶片堆疊120之間分開。詳細而言，垂直地切割位於記憶體陣列晶片堆疊120之間的第一介電層160以及載板170，從而形成包括一個記憶體陣列晶片堆疊120於其上的載板170。

請參閱第5A圖至第5C圖，其中第5B圖是沿第5A圖之線段5B-5B'截取的剖面圖，且第5C圖是沿第5A圖之線段5C-5C'截取的剖面圖。在步驟S40中，將載板170(見第4B圖)由記憶體陣列晶片堆疊120及第一介電層160脫離，使得第一介電層160的底面161(將於記憶體裝置100形成後成為第一介電層160的頂面161)及記憶體陣列晶片堆疊120的底面TS(將於記憶體裝置100形成後成為記憶體陣列晶片堆疊120的頂面TS)裸露。在一些實施方式中，可選擇性地執行步驟S40，此將於後文中進行詳細的說明。

請參閱第6A圖至第6C圖，其中第6B圖是沿第6A圖之線段6B-6B'截取的剖面圖，且第6C圖是沿第6A圖之線段6C-6C'截取的剖面圖。在步驟S50中，提供周邊晶圓110，並接著將第5A圖至第5C圖的結構倒置(亦即以顛倒的方式設置)於周邊晶圓110的功能表面 113上，以進行面朝面(face-to-face，亦即周邊晶圓110的功能表面113面對記憶體陣列晶片堆疊120的功能表面)的接合。在一些實施方式中，可預先形成複數個導電墊(未繪示)於周邊晶圓110的功能表面113上，使得第一導電接觸130及第二導電接觸140可直接形成於導電墊上，以形成電性連接。在一些實施方式中，導電墊可包括銅、金或其他合適的導電金屬材料。在較佳的實施方式中，導電墊、第一導電接觸130以及第二導電接觸140可包括相同的材料。

在接合製程期間，位於導電墊與第一導電接觸130之連接處以及導電墊與第二導電接觸140之連接處的導電金屬材料因受到相對高溫及高壓(相對於常溫常壓的狀態，normal temperature and pressure，NTP)的作用而擴散。所述擴散可導致導電墊與第一導電接觸130之間的相連接以及導電墊與第二導電接觸140之間的相連接。在一些實施方式中，導電墊與第一導電接觸130在接合製程後為一體成型，且兩者之間不具有介面。類似而言，導電墊與第二導電接觸140在接合製程後為一體成型，且兩者之間不具有介面。由於此接合製程為無焊料製程(solderless process)，因此每一個第一導電接觸130及第二導電接觸140各自的長度L1、L2以及寬度W1、W2(見第3A圖)可以很小(亦即介於約0.1微米至約2微米之間)，從而為通過第一導電接觸130及第二導電接觸140的電流提供較小的電阻。

請參閱第7A圖至第7C圖，其中第7B圖是沿第7A圖之線段7B-7B'截取的剖面圖，且第7C圖是沿第7A圖之線段7C-7C'截取的剖面圖。在步驟S60中，第三導電接觸150形成於第一介電層160中以及周邊晶圓110之部分的功能表面113上。在一些實施方式中，第三導電接觸150的形成是透過移除部分之第一介電層160以形成暴露周邊晶圓110之部分的功能表面113之凹槽R，並於凹槽R中填充導電材料來完成。在一些實施方式中，移除部分之第一介電層160是透過乾式或濕式蝕刻製程來執行。在一些實施方式中，硬遮罩(未繪示)可於蝕刻製程期間形成於部分之第一介電層160上方，以移除未被硬遮罩覆蓋之暴露部分的第一介電層160。此外，可執行例如是化學機械研磨製程的平坦化製程，以移除剩餘部分之導電材料及第一介電層160，使得第一介電層160的頂面161實質上與記憶體陣列晶片堆疊120的頂面TS(亦即最頂部之記憶體陣列晶片124的非功能表面121)以及第三導電接觸150的頂面151共平面。在完成步驟S60之後，便可形成如第1A圖至第1C圖所示的記憶體裝置100。

第8圖繪示根據本揭露其他實施方式之記憶體裝置100a的剖面圖。第8圖的記憶體裝置100a與第1B圖的記憶體裝置100的至少一差異在於：記憶體裝置100a更包括第二介電層180橫向地延伸於第一介電層160上方，且覆蓋記憶體陣列晶片堆疊120。在一些實施 方式中，第三導電接觸150可更進一步穿過第二介電層180，使得第三導電接觸150的頂面151高於記憶體陣列晶片堆疊120的頂面TS，並使得第三導電接觸150的頂面151更進一步由第二介電層180裸露。在一些實施方式中，第二介電層180可包括例如是聚醯亞胺的有機材料。在替代的實施方式中，第二介電層180可包括例如是旋塗式玻璃之二氧化矽的無機材料。詳細而言，當第二介電層180所包括的材料與第一介電層160所包括的材料相異時，可於第一介電層160與第二介電層180之間觀察到介面F；而當第二介電層180所包括的材料與第一介電層160所包括的材料實質上相同時，於第一介電層160與第二介電層180之間無法觀察到介面F，也就是說，第一介電層160與第二介電層180為一體成型，且兩者之間不具有介面F。然而，當將記憶體裝置100浸入酸性溶液(例如，氟化氫溶液)中時，即便第二介電層180所包括的材料與第一介電層160所包括的材料相異，仍可於第一介電層160與第二介電層180之間觀察到介面F。

在一些實施方式中，第二介電層180可形成於第三導電接觸150形成之前以及面朝面的接合製程之後。在替代的實施方式中，第二介電層180可以是前述步驟S10中的載板170(見第2B圖)。詳細而言，如前述步驟S40中所述，可選擇性地執行載板170脫離的步驟，且當載板170在步驟S40中未脫離時，載板170可被保留以作為此處的第二介電層180。在此情況下，第二介電層180可 包括與載板170實質上相同的材料(例如，二氧化矽)。由於載板170可於面朝面的接合製程之前被保留下來，因此可提升將第5A圖至第5C圖的結構倒置於周邊晶圓110的功能表面113上的便利性。

第9圖繪示根據本揭露其他實施方式之記憶體裝置100b的剖面圖。第9圖的記憶體裝置100b與第8圖的記憶體裝置100a的至少一差異在於：記憶體裝置100b更包括複數個重分佈層(redistribution layers，RDLs)190於第二介電層180中，並連接至第三導電接觸150。在一些實施方式中，重分佈層190可包括銅、金或其他合適的導電金屬材料。在一些實施方式中，在記憶體裝置100b中之第二介電層180的厚度T3大於在記憶體裝置100a中之第二介電層180的厚度T2，從而保留空間以供重分佈層190形成。

第10圖繪示根據本揭露其他實施方式之記憶體裝置100c的剖面圖。第10圖的記憶體裝置100c與第8圖的記憶體裝置100a的至少一差異在於：記憶體裝置100c包括複數個介電層200橫向地延伸並堆疊於周邊晶圓110上方，而並非僅包括一個介電層(例如，第一介電層160)位於周邊晶圓110上方。此外，介電層200圍繞記憶體陣列晶片堆疊120、第一導電接觸130、第二導電接觸140(未繪示)以及第三導電接觸150。在一些實施方式中，介電層200可進一步橫向地插入至記憶體陣列晶片124之間。換句話說，相鄰的記憶體陣列晶片124可被介 電層200隔開。舉例而言，插入至最頂部之記憶體陣列晶片124與次頂部之記憶體陣列晶片124之間的介電層200可直接接觸最頂部之記憶體陣列晶片124的功能表面123以及次頂部之記憶體陣列晶片124的非功能表面121。在一些實施方式中，介電層200可包括例如是聚醯亞胺的有機材料。在替代的實施方式中，介電層200可包括例如是旋塗式玻璃之二氧化矽的無機材料。在一些實施方式中，每一個介電層200可包括相同的材料。在其他實施方式中，每一個介電層200可包括不同的材料。在替代的實施方式中，相鄰之介電層200可包括不同的材料。

根據本揭露上述實施方式，由於記憶體陣列晶片堆疊的至少一側為階梯形狀配置，因此大量的第一導電接觸可形成於記憶體陣列晶片堆疊的所述側，並位於周邊晶圓與記憶體陣列晶片堆疊之間。如此一來，可形成一種高密度及高速度的記憶體裝置。此外，由於記憶體陣列晶片堆疊是設置於周邊晶圓的上方，而並非橫向地相鄰於周邊晶圓，因此記憶體陣列晶片堆疊上的導電圖案以及周邊晶圓上的導電圖案可分開製作。藉此，可分別針對記憶體陣列晶片堆疊及周邊晶圓來調整兩者在製程方面(例如，熱製程)的最佳化條件，使得記憶體陣列晶片堆疊及周邊晶圓的製程不會相互牽制與干擾。此外，由於周邊晶圓的尺寸大於記憶體陣列晶片堆疊的尺寸，因此在將記憶體陣列晶片堆疊以面朝面的方式接合至周邊晶圓上時，不需精準地對齊，也因此可節省用於對齊的成本。此外，具有控制器的 堆疊揮發性工作記憶體(DRAM或SRAM)晶片可實現高帶寬記憶體(high-bandwidth-memory，HBM)及高速讀寫能力，並且本揭露是採用介電穿孔(through dielectric via)而並非採用矽穿孔(through silicon via)，因此可帶來低成本的優點。一個堆疊揮發性工作記憶體(DRAM或SRAM)晶片的輸入/輸出(I/O)數量可大於等於1024。

雖然本揭露已以實施方式揭露如上，然其並非用以限定本揭露，任何熟習此技藝者，在不脫離本揭露之精神和範圍內，當可作各種之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。

100:記憶體裝置

110:周邊晶圓

112:矽基板

113:功能表面

120:記憶體陣列晶片堆疊

121:非功能表面

122:矽基板

123:功能表面

124:記憶體陣列晶片

130:第一導電接觸

150:第三導電接觸

151:頂面

160:第一介電層

161:頂面

S1:第一側

S3:第二側

TS:頂面

BS:底面

T1:厚度

H1,H3:高度

Claims (10)

1. 一種記憶體裝置，包括：一周邊晶圓，具有一功能表面；一記憶體陣列晶片堆疊，設置於該周邊晶圓上，且包括複數個記憶體陣列晶片，其中該些記憶體陣列晶片垂直地堆疊於該周邊晶圓上方，每一該些記憶體陣列晶片包括具有一功能表面的一矽基板，該周邊晶圓的該功能表面面對該些矽基板的該些功能表面，且該記憶體陣列晶片堆疊的一第一側為一階梯形狀配置；以及複數個第一導電接觸，設置於該記憶體陣列晶片堆疊的該第一側，且位於該周邊晶圓的該功能表面與該些矽基板的該些功能表面之間，並連接該周邊晶圓的該功能表面及該些矽基板的該些功能表面。
2. 如請求項1所述的記憶體裝置，其中該記憶體陣列晶片堆疊的一第二側為一階梯形狀配置，且該第二側相鄰於該記憶體陣列晶片堆疊的該第一側。
3. 如請求項2所述的記憶體裝置，更包括複數個第二導電接觸，設置於該記憶體陣列晶片堆疊的該第二側，且位於該周邊晶圓的該功能表面與該些矽基板的該些功能表面之間，並連接該周邊晶圓的該功能表面及該些矽基板的該些功能表面。
4. 如請求項2所述的記憶體裝置，其中該記憶體陣列晶片堆疊相對於該第一側的一第三側為一倒階梯形狀配置。
5. 如請求項1所述的記憶體裝置，其中該些記憶體陣列晶片以面朝背的方式垂直地堆疊。
6. 如請求項5所述的記憶體裝置，其中每一該些記憶體陣列晶片由相鄰的該些記憶體陣列晶片的其中一者以相同的間隔裸露。
7. 如請求項1所述的記憶體裝置，其中該周邊晶圓的一長度及一寬度分別大於該記憶體陣列晶片堆疊的一長度及一寬度。
8. 如請求項1所述的記憶體裝置，更包括複數個第三導電接觸，設置於該周邊晶圓的該功能表面上，且圍繞該記憶體陣列晶片堆疊。
9. 如請求項1所述的記憶體裝置，更包括一第一介電層，橫向地延伸於該周邊晶圓上方，且圍繞該記憶體陣列晶片堆疊及該些第一導電接觸。
10. 如請求項1所述的記憶體裝置，其中該記憶 體陣列晶片堆疊相對於該第二側的一第四側為一倒階梯形狀配置。

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