JPS63216994A - 段差メツキ方法 - Google Patents
段差メツキ方法Info
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- JPS63216994A JPS63216994A JP5036687A JP5036687A JPS63216994A JP S63216994 A JPS63216994 A JP S63216994A JP 5036687 A JP5036687 A JP 5036687A JP 5036687 A JP5036687 A JP 5036687A JP S63216994 A JPS63216994 A JP S63216994A
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- Japan
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- plating
- resist
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- Pending
Links
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- 238000000034 method Methods 0.000 title claims description 11
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
段差メッキ法であって、厚さＴ、のメッキ及び厚さＴ、
の第２のメッキ予定部分を第１のレジストでパターン形
成し、その上に厚さＴ、の第１のメッキ予定部分を前記
第１のレジストに対し選択除去できる第２のレジストで
パターン形成したのちＴ、−Ｔ、の厚さにメッキし、そ
の酸第２のレジストを除去し、さらに厚さＴ２のメッキ
を行なうことにより段差メッキを可能とする。
の第２のメッキ予定部分を第１のレジストでパターン形
成し、その上に厚さＴ、の第１のメッキ予定部分を前記
第１のレジストに対し選択除去できる第２のレジストで
パターン形成したのちＴ、−Ｔ、の厚さにメッキし、そ
の酸第２のレジストを除去し、さらに厚さＴ２のメッキ
を行なうことにより段差メッキを可能とする。
本発明は半導体素子搭載用のフィルムキャリヤーに対応
して半導体素子に形成する段差メッキに関するものであ
る。
して半導体素子に形成する段差メッキに関するものであ
る。
以下半導体素子として磁気バブルメモリを例にとり説明
する。従来の磁気バブルメモリでは４Ｍピントまでは外
部に配線するために必要な端子部分のみをメッキしてい
た。しかし記憶密度が増加し１６Ｍビットになると高密
度大容量化に伴う端子数の増加を抑えるためにメッキリ
ード線を用いてチップ内配線を行ない、また高密度パッ
ケージのためフィルムキャリヤーを使用するようになっ
てきたため端子部以外のメッキも必要となってきた。こ
のフィルムキャリヤーのインナーリードをチップにポン
ディングする場合、チップの端子のメッキ膜厚はボンデ
ィングの信鎖性の上から３０μｌ程度を必要としている
。
する。従来の磁気バブルメモリでは４Ｍピントまでは外
部に配線するために必要な端子部分のみをメッキしてい
た。しかし記憶密度が増加し１６Ｍビットになると高密
度大容量化に伴う端子数の増加を抑えるためにメッキリ
ード線を用いてチップ内配線を行ない、また高密度パッ
ケージのためフィルムキャリヤーを使用するようになっ
てきたため端子部以外のメッキも必要となってきた。こ
のフィルムキャリヤーのインナーリードをチップにポン
ディングする場合、チップの端子のメッキ膜厚はボンデ
ィングの信鎖性の上から３０μｌ程度を必要としている
。
従来のメッキプロセスは第３図ａ −ｃに示すように先
ずａ図の如くチップ１の上に下地メッキ２及びレジスト
パターン３を形成（図は近接した２本のリード線部分を
示す）したのち、ｂ図の如く厚さ３０μ−のメッキ４を
行ない、その後Ｃ図の如くレジスト３及びメッキ下地２
の不要部を除去している。
ずａ図の如くチップ１の上に下地メッキ２及びレジスト
パターン３を形成（図は近接した２本のリード線部分を
示す）したのち、ｂ図の如く厚さ３０μ−のメッキ４を
行ない、その後Ｃ図の如くレジスト３及びメッキ下地２
の不要部を除去している。
上記従来のメッキプロセスでは、リード線に端子と同じ
厚さの厚さ３０μｍのメッキを行なっているため、リー
ド線間の間隔が狭い場合には第３図゛Ｃのようにリード
線同士がショートしたり、リード線間にレジスト３ａが
残留したりする欠点があった。
厚さの厚さ３０μｍのメッキを行なっているため、リー
ド線間の間隔が狭い場合には第３図゛Ｃのようにリード
線同士がショートしたり、リード線間にレジスト３ａが
残留したりする欠点があった。
本発明はこのような点にかんがみて創作されたものでリ
ード線同士がショートしたり、レジストが残留すること
等がない段差メッキ法を提供することを目的としている
。
ード線同士がショートしたり、レジストが残留すること
等がない段差メッキ法を提供することを目的としている
。
このため本発明においては、第１図に例示するように、
同一基板１０上に厚さＴ１の第１のメッキ１１と、該第
１のメッキ１１より薄い厚さＴ２の第２のメッキ１２を
形成するメッキ法であって、ａ、第１のメッキ１１及び
第２のメッキ１２のメッキ予定部分を抜いた第１のレジ
ストパターン１４を第１のレジストで形成する工程、ｂ
、上記レジストパターン１４の上に、第１のメッキ１１
の、メッキ予定部分を抜いた第２のレジストパターン１
５を前記第１のレジストに対して選択除去できる第２の
レジストで形成する工程、Ｃ０上記第１のメッキ１１予
定部分に厚さＴ、−Ｔｔのメッキ１６を形成する工程、
ｄ、上記第２のレジストパターン１５を除去したのち厚
さＴ３のメッキ１７を形成し、その後前記第１のレジス
トパターン１４を除去する工程とを含んでなることを特
徴としている。
同一基板１０上に厚さＴ１の第１のメッキ１１と、該第
１のメッキ１１より薄い厚さＴ２の第２のメッキ１２を
形成するメッキ法であって、ａ、第１のメッキ１１及び
第２のメッキ１２のメッキ予定部分を抜いた第１のレジ
ストパターン１４を第１のレジストで形成する工程、ｂ
、上記レジストパターン１４の上に、第１のメッキ１１
の、メッキ予定部分を抜いた第２のレジストパターン１
５を前記第１のレジストに対して選択除去できる第２の
レジストで形成する工程、Ｃ０上記第１のメッキ１１予
定部分に厚さＴ、−Ｔｔのメッキ１６を形成する工程、
ｄ、上記第２のレジストパターン１５を除去したのち厚
さＴ３のメッキ１７を形成し、その後前記第１のレジス
トパターン１４を除去する工程とを含んでなることを特
徴としている。
第１のレジストと、該第１のレジストに対して選択除去
できる第２のレジストを用い、２段階のメッキを行なう
ことにより、厚さを必要とする部分は厚く、ショート又
はレジストの残りの生じ易い部分は厚さの薄いメッキを
行うことができ、ショート及びレジスト残りを防止する
ことが可能となる。
できる第２のレジストを用い、２段階のメッキを行なう
ことにより、厚さを必要とする部分は厚く、ショート又
はレジストの残りの生じ易い部分は厚さの薄いメッキを
行うことができ、ショート及びレジスト残りを防止する
ことが可能となる。
第１図は本発明の詳細な説明するための図であり、ａ−
ｆはその工程を示す図である。
ｆはその工程を示す図である。
本実施例は端子部（バンブ）に厚さＴＩ＝３０μ諧メッ
キした（第１のメッキと称す）とをリード線同士のショ
ートをな（すためメンキリード線部分を厚さＴ２−５μ
ｍ程度のメッキ（第２のメッキと称す）とした段差メッ
キ法であって、その作製工程は、先ず第１図ａに示すよ
うに基板１０の上に全面下地メッキ（ＴａＭｏ／Ａｕ／
Ｃｒの３層メブキ）１３を行ない、その上に第１のメッ
キ１１及び第２のメッキ１２の形成予定部分を抜いた第
１のレジストパターン１４を第１のレジストで形成する
０次に第１図すに示すように第１のメッキ１１予定部分
のみを抜いた第２のレジストパターン１５を前記第１の
レジストに対して選択除去できる第２のレジストで形成
する０次に第１図Ｃに示すように下地メンキ１３の露出
している部分のＣｒ層を除去した後、厚さＴＩ−Ｔ、−
２５μｌのメッキ１６を行なう０次に第１図ｄに示すよ
うに第２のレジストパターン１５のみを選択除去し第２
のメッキ予定部分の下地メッキ１３を露出させる。
キした（第１のメッキと称す）とをリード線同士のショ
ートをな（すためメンキリード線部分を厚さＴ２−５μ
ｍ程度のメッキ（第２のメッキと称す）とした段差メッ
キ法であって、その作製工程は、先ず第１図ａに示すよ
うに基板１０の上に全面下地メッキ（ＴａＭｏ／Ａｕ／
Ｃｒの３層メブキ）１３を行ない、その上に第１のメッ
キ１１及び第２のメッキ１２の形成予定部分を抜いた第
１のレジストパターン１４を第１のレジストで形成する
０次に第１図すに示すように第１のメッキ１１予定部分
のみを抜いた第２のレジストパターン１５を前記第１の
レジストに対して選択除去できる第２のレジストで形成
する０次に第１図Ｃに示すように下地メンキ１３の露出
している部分のＣｒ層を除去した後、厚さＴＩ−Ｔ、−
２５μｌのメッキ１６を行なう０次に第１図ｄに示すよ
うに第２のレジストパターン１５のみを選択除去し第２
のメッキ予定部分の下地メッキ１３を露出させる。
次に第１図ｅに示すように露出した下地メッキ１３のＣ
ｒ層をエツチング除去したのち厚さＴ２＝５μｍのメッ
キ１７ （これは第２のメッキと同一）を形成する。最
後に第１図ｆの如く第１のレジストパターン１４を除去
し、更にイオンミーリングにより下地メッキ１３の不要
部を除去するのである。
ｒ層をエツチング除去したのち厚さＴ２＝５μｍのメッ
キ１７ （これは第２のメッキと同一）を形成する。最
後に第１図ｆの如く第１のレジストパターン１４を除去
し、更にイオンミーリングにより下地メッキ１３の不要
部を除去するのである。
以上の本実施例によれば、ボンディングを行なう端子部
には３０μｍの厚いメッキを形成し、ショートの恐れの
あるリード線部には５μｍ程度の薄いメッキを形成する
ことにより、リード線間のレジスト残り及びショートを
防止することができる。
には３０μｍの厚いメッキを形成し、ショートの恐れの
あるリード線部には５μｍ程度の薄いメッキを形成する
ことにより、リード線間のレジスト残り及びショートを
防止することができる。
第２図は本発明を磁気バブルメモリに用いた例を示した
もので、バンプ２０からのメッキリード線２１の間隔が
狭い場合に、バンプ２０には厚さ３０μｍ、メッキリー
ド線２１には厚さ５μ−をメッキしてショートの防止を
行なったものである。
もので、バンプ２０からのメッキリード線２１の間隔が
狭い場合に、バンプ２０には厚さ３０μｍ、メッキリー
ド線２１には厚さ５μ−をメッキしてショートの防止を
行なったものである。
なお前記の第１のレジスト及び該第１のレジストに対し
選択除去できる第２のレジストとしては、例えば第１の
レジストにはアセトン等の有機溶剤には溶けないネガ型
レジスト（例えば酸素プラズマで除去できる東京応化Ｋ
Ｋの商品名ＯＭＲ）を、第２のレジストにはアセトン等
の有機溶剤で除去できるポジ型レジスト（例えば米国シ
プレ社の商品名０ＮＰＲ）を用いることができる。
選択除去できる第２のレジストとしては、例えば第１の
レジストにはアセトン等の有機溶剤には溶けないネガ型
レジスト（例えば酸素プラズマで除去できる東京応化Ｋ
Ｋの商品名ＯＭＲ）を、第２のレジストにはアセトン等
の有機溶剤で除去できるポジ型レジスト（例えば米国シ
プレ社の商品名０ＮＰＲ）を用いることができる。
以上述べてきたように、本発明によれば、選択除去でき
る２つのレジストを用いることにより段差メッキを容易
に行なうことができ、それにより近接したメッキリード
線間のショートやレジスト残りを防止でき、実用的には
極めて有用である。
る２つのレジストを用いることにより段差メッキを容易
に行なうことができ、それにより近接したメッキリード
線間のショートやレジスト残りを防止でき、実用的には
極めて有用である。
第１図は本発明の詳細な説明するための図、第２図は本
発明を磁気バブルメモリに用いた例を示した図、 第３図は従来のメッキプロセスを示す図である。 第１図において、 １０は基板、 １１は第１のメッキ、 １２は第２のメッキ、 １３は下地メッキ、 １４は第１のレジストパターン、 １５は第２のレジストパターン、 １６は厚ざＴ、−Ｔ、のメッキ、 １７は厚さＴ２のメッキである。
発明を磁気バブルメモリに用いた例を示した図、 第３図は従来のメッキプロセスを示す図である。 第１図において、 １０は基板、 １１は第１のメッキ、 １２は第２のメッキ、 １３は下地メッキ、 １４は第１のレジストパターン、 １５は第２のレジストパターン、 １６は厚ざＴ、−Ｔ、のメッキ、 １７は厚さＴ２のメッキである。
Claims (1)
- １、同一基板（１０）上に厚さＴ＿１の第１のメッキ（
１１）と、該第１のメッキ（１１）より薄い厚さＴ＿１
の第２のメッキ（１２）を形成するメッキ法であって、
ａ、第１のメッキ（１１）及び第２のメッキ（１２）の
メッキ予定部分を抜いた第１のレジストパターン（１４
）を第１のレジストで形成する工程、ｂ、上記レジスト
パターン（１４）の上に、第１のメッキ（１１）のメッ
キ予定部分を抜いた第２のレジストパターン（１５）を
前記第１のレジストに対して選択除去できる第２のレジ
ストで形成する工程、ｃ、上記第１のメッキ（１１）予
定部分に厚さＴ＿１−Ｔ＿２のメッキ（１６）を形成す
る工程、ｄ、上記第２のレジストパターン（１５）を除
去したのち厚さＴ＿２のメッキ（１７）を形成し、その
後前記第１のレジストパターン（１４）を除去する工程
とを含んでなることを特徴とした段差メッキ法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5036687A JPS63216994A (ja) | 1987-03-06 | 1987-03-06 | 段差メツキ方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5036687A JPS63216994A (ja) | 1987-03-06 | 1987-03-06 | 段差メツキ方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63216994A true JPS63216994A (ja) | 1988-09-09 |
Family
ID=12856891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5036687A Pending JPS63216994A (ja) | 1987-03-06 | 1987-03-06 | 段差メツキ方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63216994A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007251188A (ja) * | 2007-04-27 | 2007-09-27 | Rohm Co Ltd | 半導体装置 |
| JP2008501231A (ja) * | 2004-05-28 | 2008-01-17 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | ２つのチップコンタクト群を備えるチップ |
| US7329562B2 (en) | 1999-02-18 | 2008-02-12 | Rohm Co., Ltd. | Process of producing semiconductor chip with surface interconnection at bump |
-
1987
- 1987-03-06 JP JP5036687A patent/JPS63216994A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7329562B2 (en) | 1999-02-18 | 2008-02-12 | Rohm Co., Ltd. | Process of producing semiconductor chip with surface interconnection at bump |
| JP2008501231A (ja) * | 2004-05-28 | 2008-01-17 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | ２つのチップコンタクト群を備えるチップ |
| US9318428B2 (en) | 2004-05-28 | 2016-04-19 | Nxp B.V. | Chip having two groups of chip contacts |
| JP2007251188A (ja) * | 2007-04-27 | 2007-09-27 | Rohm Co Ltd | 半導体装置 |
| JP4495189B2 (ja) * | 2007-04-27 | 2010-06-30 | ローム株式会社 | 半導体装置 |
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