CN110060969A - 半导体器件 - Google Patents

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Abstract

一种半导体器件包括：半导体衬底，具有芯片区域和边缘区域；多个连接结构，提供在边缘区域的下绝缘层中并在第一方向上以第一间隔布置；覆盖连接结构的上绝缘层；以及多个再分配焊盘，设置在上绝缘层上并分别连接到连接结构。每个再分配焊盘包括提供在芯片区域上的焊盘部分。当在平面图中观看时，再分配焊盘的焊盘部分在与第一方向相交的第二方向上与连接结构间隔开第一距离。

Description

半导体器件
技术领域
本发明构思涉及一种半导体器件，更具体地，涉及一种包括再分配焊盘的半导体器件。
背景技术
半导体封装可以包括能够存储大量数据并能够在短时间内处理所存储的数据的半导体器件。半导体器件可以包括用于存储和/或处理数据的内部集成电路以及用于将数据从外部系统输入到内部集成电路和/或将数据从内部集成电路输出到外部系统的芯片焊盘。此外，半导体器件可以包括形成内部互连结构的再分配层，该内部互连结构连接到芯片焊盘并且连接到设置在半导体器件的顶部的预定位置处的再分配焊盘。
发明内容
根据本发明构思的一方面，一种半导体器件包括：半导体衬底，具有芯片区域和在芯片区域周围的边缘区域；下绝缘层，覆盖边缘区域；多个连接结构，在下绝缘层中并设置在边缘区域之上，所述连接结构在第一方向上彼此间隔开第一间隔；覆盖连接结构的上绝缘层；以及设置在上绝缘层上的多个再分配焊盘，每个再分配焊盘分别电连接到连接结构。再分配焊盘分别包括焊盘部分。焊盘部分位于芯片区域之上。此外，当在平面图中观看时，再分配焊盘的焊盘部分在与第一方向交叉的第二方向上共同地与连接结构间隔开。
根据本发明构思的另一方面，一种半导体器件包括：半导体衬底，具有芯片区域和在芯片区域周围的边缘区域，该芯片区域包括彼此间隔开的第一焊盘区域和第二焊盘区域；多个芯片焊盘，位于第一焊盘区域之上，芯片焊盘彼此间隔开；多个再分配焊盘，位于第二焊盘区域之上，再分配焊盘在第一方向上彼此间隔开；以及多个连接结构，连接到所述多个再分配焊盘。连接结构位于边缘区域之上并在与第一方向交叉的第二方向上与再分配焊盘间隔开。
根据本发明构思的另一方面，一种半导体器件包括：半导体衬底，具有芯片区域和在芯片区域周围的边缘区域；下绝缘层，设置在半导体衬底上；多个连接结构，在下绝缘层中，位于半导体衬底的边缘区域之上并在第一方向上彼此间隔开第一间隔；上绝缘层，设置在下绝缘层上并覆盖连接结构；以及再分配焊盘，设置在上绝缘层上并分别电连接到连接结构。每个再分配焊盘包括通路部分、焊盘部分和线形部分。通路部分在上绝缘层中垂直地延伸，位于边缘区域之上，并且再分配焊盘通过该通路部分电连接到连接结构中的一个。焊盘部分设置在上绝缘层上并位于芯片区域之上。并且线形部分在上绝缘层的顶表面上在与第一方向交叉的第二方向上延伸并将通路部分电连接到焊盘部分。
根据本发明构思的另一方面，一种作为将被分割为芯片的制品的半导体器件包括：半导体衬底，具有芯片区域的阵列和在芯片区域之间中的划片槽区域，该划片槽区域包括切割区域和边缘区域，该边缘区域与芯片区域直接相邻从而位于切割区域和芯片区域之间；分别在半导体衬底的芯片区域中的集成电路；测试电路，配置为测试集成电路，在半导体衬底的划片槽区域中；下器件绝缘体，在半导体衬底的芯片区域和边缘区域之上延伸；上器件绝缘体，在下器件绝缘体之上延伸；连接结构，延伸穿过下器件绝缘体并电连接到测试电路；以及多个再分配焊盘，电连接到连接结构从而通过连接结构电连接到测试电路。所述多个再分配焊盘包括设置在上器件绝缘体上同时位于半导体衬底的多个芯片区域中的每个之上的导电焊盘的相应阵列，从而测试电路能够使用导电焊盘访问。此外，如平面图中可见，每个再分配焊盘从芯片区域中的相应一个延伸到划片槽区域的至少边缘区域。
附图说明
考虑到附图和随附的详细描述，本发明构思将变得更加明显。
图1是根据本发明构思的一些示例的包括衬底的半导体器件结构的平面图，半导体器件被集成在该衬底中。
图2是图1的部分“A”的放大图。
图3是图2所示的测试元件组的示意性平面图。
图4是根据本发明构思的一些示例的用于制造半导体器件的方法的流程图。
图5是根据本发明构思的一些示例的半导体器件的一部分的放大平面图。
图6A、图6B、图6C、图6D和图6E是半导体器件在其制造的过程中在图5的线I-I'的方向上截取的剖视图，并一起示出根据本发明构思的一些示例的用于制造半导体器件的方法。
图7是根据本发明构思的一些示例的半导体器件的一部分的放大平面图。
图8是沿着图7的线II-II'截取的剖视图，用于示出根据本发明构思的一些示例的半导体器件。
图9是根据本发明构思的一些示例的半导体器件的一部分的放大平面图。
图10是衬底的其上集成根据本发明构思的一些示例的半导体器件的部分的平面图。
图11是图10的部分“B”的放大图。
图12是沿着图11的线III-III'截取的剖视图。
图13A、图13B、图13C、图13D、图13E和图13F是根据本发明构思的一些示例的具有集成的半导体器件的衬底的部分的平面图。
具体实施方式
在下文，将参照附图描述本发明构思的示例。
图1是半导体衬底的平面图，根据本发明构思的一些示例的半导体器件被集成在该半导体衬底上。图2是图1的部分“A”的放大图。
参照图1和图2，半导体衬底100可以包括芯片区域10和在芯片区域10之间的划片槽区域20。半导体集成电路可以分别形成在芯片区域10上。
芯片区域10可以沿着方向D1和垂直于方向D1的方向D2布置在半导体衬底100的前表面上。每个芯片区域10可以由划片槽区域20围绕。
划片槽区域20可以包括将由锯切或切割机器切割的切割区域21和设置在切割区域21与芯片区域10之间的边缘区域23。
半导体衬底100可以包括具有半导体特性的材料(例如硅晶片)，或者可以包括设置在绝缘材料上或覆盖有绝缘材料的半导体层。例如，半导体衬底100可以是具有第一导电类型的硅晶片。
在一些示例中，形成在半导体衬底100的芯片区域10上的半导体集成电路可以包括半导体存储器件，诸如动态随机存取存储器(DRAM)器件、静态随机存取存储器(SRAM)器件、NAND闪存器件、或者电阻随机存取存储器(RRAM)器件。在某些示例中，半导体衬底100的芯片区域10中形成的半导体集成电路可以包括微机电系统(MEMS)器件、光电器件、或处理器(例如中央处理单元(CPU)或数字信号处理器(DSP))。在某些示例中，形成在半导体衬底100的芯片区域10上的半导体集成电路可以包括标准单元，该标准单元包括半导体部件诸如或门和/或与门。此外，用于输入数据或信号到半导体集成电路/从半导体集成电路输出数据或信号的再分配芯片焊盘141以及用于输入信号到测试电路/从测试电路输出信号的再分配焊盘143可以提供在每个芯片区域10上。
用于评估半导体集成电路的电特性的测试元件组(TEG)30可以提供在半导体衬底100的划片槽区域20上。因此，每个测试元件组(TEG)30可以简称为测试电路，这样的电路配置为测试芯片区域10中的一个或更多个集成电路101。此外，工艺控制图案40可以与测试元件组30一起提供在划片槽区域20上。这里，工艺控制图案40可以包括在执行用于制造半导体器件(即半导体集成电路)的各种工艺时用作对准参考的对准图案(例如各种类型的标记或键)以及用于监测用来制造半导体器件的各种工艺的监测图案。
图3是图2所示的测试元件组的示意性平面图。
参照图3，每个测试元件组30可以包括至少一个测试结构103和多个测试焊盘123a和123b。
测试结构103可以包括用于测试形成在芯片区域10上的半导体集成电路的各种测试电路中的至少一个。例如，测试结构103可以包括NMOS场效应晶体管、PMOS场效应晶体管、或电阻器。一对测试焊盘123a和123b可以连接到测试结构103以向测试结构103输入电信号/从测试结构103输出电信号。
图4是根据本发明构思的一些示例的用于制造半导体器件的方法的流程图。
参照图4，可以制备包括多个芯片区域和划片槽区域的半导体衬底(S10)。芯片区域和划片槽区域可以与参照图1和图2描述的那些基本上相同。
可以在半导体衬底上执行用于制造半导体器件的各种工艺以形成工艺控制图案、半导体集成电路和测试元件组(S20)。在一些示例中，工艺控制图案中的至少一些可以形成为用于制造半导体器件的工艺的参考物，因此可以形成工艺控制图案中的所述至少一些的每个，然后可以形成半导体集成电路和测试元件组的相应部件。在划片槽区域上，测试元件组可以形成在与其上形成工艺控制图案的区域不同的区域上。
在已经形成半导体集成电路和测试元件组之后，可以使用测试元件组执行测试工艺(S30)。在测试工艺中，电信号可以通过测试焊盘被提供到测试元件组的测试结构，并且半导体集成电路的电特性可以通过测试元件组来评估。
在测试工艺之后，可以沿着划片槽区域的切割区域执行锯切或切割工艺。因此，半导体衬底的其上形成有半导体集成电路的芯片区域可以被彼此分离(S40)。每个分离的芯片区域可以对应于半导体芯片。
接下来，可以对各个分离的半导体芯片的每个执行封装工艺(S50)。
图5是根据本发明构思的一些示例的半导体器件的一部分的放大平面图。图6A至图6E是在图5的线I-I'方向上截取的剖视图，以示出根据本发明构思的一些示例的用于制造半导体器件的方法。
参照图5和图6A，半导体衬底100可以包括多个芯片区域10a和10b以及划片槽区域20。更详细地，第一芯片区域10a和第二芯片区域10b可以彼此相邻而使划片槽区域20插设在其间，并且划片槽区域20可以包括第一边缘区域23a、切割区域21和第二边缘区域23b。第一边缘区域23a可以设置在第一芯片区域10a和切割区域21之间，第二边缘区域23b可以设置在第二芯片区域10b和切割区域21之间。
半导体集成电路101可以形成在半导体衬底100的第一芯片区域10a和第二芯片区域10b中的每个上。半导体集成电路101可以包括包含开关元件和数据存储元件的存储单元阵列以及包含MOS场效应晶体管、电容器和电阻器的逻辑元件。
多个测试结构103可以形成在半导体衬底100的划片槽区域20上。更具体地，测试结构103可以在切割区域21上在方向D2上彼此间隔开。测试结构103可以与芯片区域10a和10b的半导体集成电路101同时形成。测试结构103可以包括测试电路，该测试电路包括与半导体集成电路101的至少一些部件基本上相同的结构。
下绝缘层110可以形成在具有半导体集成电路101和测试结构103的半导体衬底100的整个顶表面上。下绝缘层110(或简称为“下器件绝缘体”)可以是多层绝缘结构并可以由介电常数比硅氧化物层的介电常数低的低k电介质材料形成。下绝缘层110可以具有约1.0至约3.0的介电常数，并可以包括有机材料、无机材料、和有机-无机混合材料中的至少一种。此外，下绝缘层110可以是多孔的或无孔的。例如，下绝缘层110可以由杂质掺杂的基于氧化物的材料和/或低k有机聚合物形成。合适的杂质掺杂的基于氧化物的材料的示例包括氟掺杂的氧化物(或氟硅酸盐玻璃(FSG))、碳掺杂的氧化物、硅氧化物、氢倍半硅氧烷(SiO:H；HSQ)、甲基倍半硅氧烷(SiO:CH3；MSQ)和a-SiOC(SiOC:H)。合适的低k有机聚合物的示例包括基于聚烯丙基醚的树脂、环状氟树脂、硅氧烷共聚物、基于聚烯丙基醚氟化物的树脂、基于聚五氟苯乙烯的树脂、基于聚四氟苯乙烯的树脂、聚酰亚胺氟化物树脂、聚萘氟化物和聚酰胺树脂。此外，阻挡层(未示出)可以提供在构成下绝缘层110的层中的垂直相邻的层之间。阻挡层可以包括从由SiN、SiON、SiC、SiCN、SiOCH、SiOC和SiOF组成的组中选择的至少一种绝缘材料。
电连接到半导体集成电路101的内部互连结构111可以设置在芯片区域10a和10b的每个上的下绝缘层110中。内部互连结构111可以包括第一金属图案CLa和第一金属通路CPa。每个第一金属通路CPa可以穿过下绝缘层110的至少一部分以将设置在不同水平面的第一金属图案CLa彼此连接。
连接到测试结构103的连接结构113a和113b可以形成在下绝缘层110中且在划片槽区域20上。连接结构113a和113b可以包括第二金属图案CLb和第二金属通路CPb，第二金属通路CPb将设置在不同水平面处的第二金属图案CLb彼此连接。连接结构113a和113b可以与内部互连结构111一起形成，并可以包括与内部互连结构111相同的金属材料。
内部互连结构111和连接结构113a和113b可以由第一金属材料形成。第一金属材料可以包括金属氮化物(例如TiN、WN、TaN或TaSiN)和金属(例如W、Al、Ti、Ta、Co或Cu)中的至少一种。例如，第一金属材料可以包括铜(Cu)。
根据一些示例，连接结构113a和113b包括在测试结构103的第一端处连接到测试结构103中的一个的第一连接结构113a以及在测试结构103的第二端处连接到测试结构103中的一个的第二连接结构113b。第一连接结构113a和第二连接结构113b可以具有基本上相同的结构。
第一连接结构113a可以彼此间隔开，并可以在第一边缘区域23a上在方向D2上以第一间隔S1布置。第二连接结构113b可以彼此间隔开，并可以在第二边缘区域23b上在方向D2上以第一间隔S1布置。此外，第一连接结构113a和第二连接结构113b可以被不对称地布置。换句话说，第二连接结构113b可以在方向D2上从第一连接结构113a偏移。连接到每个测试结构103的第一连接结构113a和第二连接结构113b可以在方向D2上彼此间隔开(或偏移)第二间隔S2，并且第二间隔S2可以小于第一间隔S1。例如，第二间隔S2可以是第一间隔S1的约一半。
芯片焊盘121可以连接到芯片区域10a和10b的每个上的内部互连结构111，并且测试焊盘123a和123b可以连接到划片槽区域20上的连接结构113a和113b。
芯片焊盘121可以通过内部互连结构111电连接到半导体集成电路101。芯片焊盘121可以包括用于发送/接收数据信号的数据焊盘、用于发送/接收命令/地址信号的命令/地址焊盘、以及供应有接地和/或电源电压的电源焊盘。在一些示例中，芯片焊盘121可以用于测试半导体集成电路101。
测试焊盘123a和123b可以通过连接结构113a和113b电连接到测试结构103。测试焊盘123a和123b可以具有相同的尺寸并可以在第一边缘区域23a和第二边缘区域23b上在方向D2上彼此间隔开，像连接结构113a和113b一样。换句话说，设置在第一边缘区域23a和第二边缘区域23b的每个上的测试焊盘123a或123b可以在方向D2上以第一间隔S1布置。
芯片焊盘121和测试焊盘123a和123b可以由与第一金属材料不同的第二金属材料形成。第二金属材料可以包括金属氮化物(例如TiN、WN、TaN或TaSiN)和金属(例如W、Al、Ti、Ta、Co或Cu)中的至少一种。例如，第二金属材料可以包括铝(Al)。
上绝缘层130(或简称为“上器件绝缘体”)可以形成在半导体衬底100上，并可以覆盖下绝缘层110上的芯片焊盘121和测试焊盘123a和123b。在一些示例中，上绝缘层130可以包括其强度大于下绝缘层110的绝缘材料的强度的绝缘材料。此外，上绝缘层130可以包括其介电常数大于下绝缘层110的介电常数的绝缘材料。上绝缘层130可以包括硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一种。更详细地，上绝缘层130可以包括例如硅氮化物(SiN)层、硅氮氧化物(SiON)层、硅碳氮化物(SiCN)层、高密度等离子体(HDP)氧化物层、原硅酸四乙酯(TEOS)层、等离子体增强原硅酸四乙酯(PE-TEOS)层、原硅酸三乙酯(O3-TEOS)层、未掺杂的硅酸盐玻璃(USG)层、磷硅酸盐玻璃(PSG)层、硼硅酸盐玻璃(BSG)层、硼磷硅酸盐玻璃(BPSG)层、氟化硅酸盐玻璃(FSG)层、玻璃上旋涂(SOG)层、东燃硅氮烷(TOSZ)层、或其任何组合。
在一些示例中，上绝缘层130可以是多层结构。例如，上绝缘层130可以包括顺序地堆叠在下绝缘层110上的第一上绝缘层131、第二上绝缘层133和第三上绝缘层135。这里，第二上绝缘层133可以由相对于第一上绝缘层131和第三上绝缘层135具有蚀刻选择性的绝缘材料形成，并可以比第一上绝缘层131和第三上绝缘层135中的每个薄。第一上绝缘层131和第三上绝缘层135可以由彼此不同的绝缘材料形成，并且第三上绝缘层135可以比第一上绝缘层131厚。例如，第一上绝缘层131可以是HDP氧化物层，第二上绝缘层133可以是硅氮化物层，第三上绝缘层135可以是TEOS层。
参照图5和图6B，上绝缘层130可以被图案化以形成暴露芯片焊盘121的第一开口OP1、暴露测试焊盘123a和123b的第二开口OP2以及提供在切割区域21上的第三开口OP3。形成第一至第三开口OP1、OP2和OP3的工艺可以包括在上绝缘层130上形成具有开口的第一掩模图案MP1以及使用第一掩模图案MP1作为蚀刻掩模各向异性地蚀刻上绝缘层130的部分。在形成第一至第三开口OP1、OP2和OP3之后，可以去除第一掩模图案MP1。
在芯片区域10a和10b的每个上，第一开口OP1可以具有基本上相同的尺寸并可以以基本上相等的间隔布置。在边缘区域23a和23b的每个上，第二开口OP2可以具有基本上相同的尺寸并可以以基本上相等的间隔布置。根据一些示例，第二开口OP2的宽度可以小于第一开口OP1或第三开口OP3的宽度。由于第三开口OP3形成在切割区域21上的上绝缘层130中，所以切割区域21上的上绝缘层130的厚度可以小于芯片区域10a和10b上的上绝缘层130的厚度。
参照图5和图6C，再分配层140可以形成在具有第一至第三开口OP1、OP2和OP3的上绝缘层130上。形成再分配层140的工艺可以包括形成共形地覆盖具有第一至第三开口OP1、OP2和OP3的上绝缘层130的表面的金属籽晶层以及在金属籽晶层上形成金属层。金属籽晶层和金属层可以通过沉积方法诸如电镀方法、无电镀方法和/或溅射方法形成。例如，再分配层140可以由金属或金属合金形成，该金属或金属合金包括从由铜(Cu)、铝(Al)、镍(Ni)、银(Ag)、金(Au)、铂(Pt)、锡(Sn)、铅(Pb)、钛(Ti)、铬(Cr)、钯(Pd)、铟(In)、锌(Zn)和碳(C)组成的组中选择的至少一种材料。在一些示例中，再分配层140可以包括与内部互连结构111和连接结构113a和113b的第一金属材料不同的第二金属材料。例如，再分配层140可以包括铝(Al)。
再分配层140可以部分地填充第一至第三开口OP1、OP2和OP3。再分配层140可以与第一开口OP1中的芯片焊盘121接触，并可以与第二开口OP2中的测试焊盘123a和123b接触。
在形成再分配层140的工艺之后，可以在再分配层140上形成第二掩模图案MP2。第二掩模图案MP2可以覆盖芯片焊盘121和测试焊盘123a和123b。随后，再分配层140可以使用第二掩模图案MP2作为蚀刻掩模来图案化。换句话说，由第二掩模图案MP2暴露的再分配层140可以被蚀刻。
因此，如图5和图6D所示，可以形成连接到芯片焊盘121的再分配芯片焊盘141，并且可以形成连接到测试焊盘123a和123b的再分配焊盘143a和143b。此外，通过形成再分配芯片焊盘141和再分配焊盘143a和143b的蚀刻工艺，可以从第三开口OP3的底部去除再分配层140。在一些示例中，在蚀刻工艺之后，再分配层的部分143r可以沿着第三开口OP3的侧部保留。
参照图5和图6D，再分配焊盘143a和143b可以具有基本上相同的结构。再分配焊盘143a和143b可以包括连接到设置在第一边缘区域23a上的第一测试焊盘123a的第一再分配焊盘143a以及连接到设置在第二边缘区域23b上的第二测试焊盘123b的第二再分配焊盘143b。第一再分配焊盘143a可以彼此间隔开并可以在第一边缘区域23a上在方向D2上以第一间隔S1布置，像第一测试焊盘123a一样。第二再分配焊盘143b可以彼此间隔开并可以在第二边缘区域23b上在方向D2上以第一间隔S1布置。在图5所示的示例中，边缘区域23a和23b的每个上的连接结构113a或113b的数量和再分配焊盘143a或143b的数量可以等于测试元件组30中的测试结构103的数量。
更详细地，如图5和图6D所示，再分配焊盘143a和143b中的每个可以包括设置在边缘区域23a和23b的每个上的通路部分143v(或“导电通路”)、设置在芯片区域10a和10b的每个上的焊盘部分143p(或“导电焊盘”)以及将通路部分143v连接到焊盘部分143p的线部分143c(或“导电线形部分”)。通路部分143v可以穿过边缘区域23a和23b的每个上的上绝缘层130从而连接到测试焊盘123a和123b的每个。线部分143c可以设置在上绝缘层130的顶表面上并可以在与划片槽区域20的纵向方向(即器件的代表部分中的方向D2)交叉的方向D1上延伸。尽管该编号，但是方向D2可以被称为第一方向，并且方向D1可以被称为第二方向，包括以下的整个描述。焊盘部分143p的宽度可以大于线部分143c的宽度和通路部分143v的宽度，并且通路部分143v的宽度可以小于测试焊盘123a或123b的宽度。
在一些示例中，再分配焊盘143a和143b的线部分143c可以在方向D1上具有基本上相同的长度。换句话说，当在平面图中观看时，第一再分配焊盘143a的焊盘部分143p可以在方向D1上与第一连接结构113a或第一测试焊盘123a间隔开第一距离d。这里，如附图所示，距离d可以指当在平面图中观看时第一再分配焊盘143a的焊盘部分143p与第一连接结构113a之间的(几何)中心至中心距离。距离d还可以指当在平面图中观看时第一再分配焊盘143a的焊盘部分143p的几何中心与第一再分配焊盘143a和第一测试焊盘123a之间的接触的中心之间的距离。或者，距离d可以简单地对应于线部分143c的长度。也就是，当在平面图中观看时，第二再分配焊盘143b的焊盘部分143p可以在方向D1上与第二连接结构113b或第二测试焊盘123b间隔开。
接下来，可以在半导体衬底100的整个顶表面上顺序地形成保护层151和钝化层153。保护层151可以是硅氮化物层或硅氮氧化物层。钝化层153可以由基于聚酰亚胺的材料诸如光敏聚酰亚胺(PSPI)形成。钝化层153可以通过旋涂工艺形成在保护层151上并可以通过曝光工艺被图案化而不用额外的光致抗蚀剂层。换句话说，再分配芯片焊盘141的一部分和再分配焊盘143a和143b的焊盘部分143p可以被钝化层153暴露。此外，钝化层153可以被图案化以再次暴露切割区域21上的上绝缘层130的第三开口OP3。
在形成再分配芯片焊盘141和再分配焊盘143a和143b的工艺之后，可以如以上参照图4所述执行测试工艺。在某些示例中，可以在形成保护层151和钝化层153的工艺之前执行测试工艺。
探针卡的探针可以设置为与再分配焊盘143a和143b接触，并且测试信号可以通过探针施加到再分配焊盘143a和143b以执行测试工艺。根据示例，可以确保在测试结构103上执行的测试工艺中测量的值的完整性或一致性，因为连接结构113a或113b以及连接到边缘区域23a或23b上的测试结构103的再分配焊盘143a或143b构成一体的结构。再次参照图6D，在测试工艺之后，半导体衬底100可以通过切割工艺沿着切割区域21切割。更详细地，切割区域21可以通过半导体衬底100的后表面用激光束照射。因此，半导体衬底100的物理性质可以在由激光束照射的光斑区域SP中改变。因此，半导体衬底100的物理强度可以在照射的光斑区域SP中减小。随后，半导体衬底100可以被放置在薄带(未示出)上，然后薄带被水平地拉伸，从而沿着切割区域21向半导体衬底100施加切断衬底100的力。或者，半导体衬底100可以沿着切割区域21完全机械地切割，因此芯片区域10a和10b可以彼此分离。这里，切割工艺可以使用旋转的圆形锯条或通过烧蚀工艺的激光来执行。
根据本发明构思的示例，连接结构113a和113b以及连接到测试结构103的再分配焊盘143a和143b不设置在切割区域21上，而是设置在边缘区域23a和23b和芯片区域10a和10b上。因此，划片槽区域20上的再分配焊盘143a和143b的面积被最小化。结果，当沿着切割区域21切割半导体衬底100时，可以防止半导体衬底100被不均匀地切割，和/或可以防止在分离的芯片区域10a和10b处发生裂缝。此外，由于切割区域21上的上绝缘层130比边缘区域23a和23b和芯片区域10a和10b上的上绝缘层130薄，所以可以容易地切割半导体衬底100。
参照图6E，半导体衬底100可以通过切割工艺分为多个半导体器件(或半导体芯片)。每个半导体器件(或半导体芯片)可以包括其上已经形成半导体集成电路101的芯片区域10a和10b中的一个。
更详细地，彼此分离的半导体器件的每个可以包括一个芯片区域10a或10b和在芯片区域10a或10b周围的边缘区域23a或23b，连接结构113a或113b和测试焊盘123a或123b可以保留在边缘区域23a或23b上。此外，连接到测试焊盘123a或123b的再分配焊盘143a或143b可以保留在上绝缘层130上。在某些示例中，部分的连接结构113a或113b可以在切割工艺之后暴露。
图7是根据本发明构思的一些示例的半导体器件的一部分的放大平面图。图8是沿着图7的线II-II'截取的剖视图，用于示出根据本发明构思的一些示例的半导体器件。在下文，为了简洁起见，将省略或简要地提及与图5和图6A至图6E的以上示例中的技术特征相同的技术特征的描述。
参照图7和图8，第一芯片区域10a和第二芯片区域10b可以彼此相邻而使划片槽区域20插设在其间，第一边缘区域23a可以设置在第一芯片区域10a和切割区域21之间，第二边缘区域23b可以设置在第二芯片区域10b和切割区域21之间。如上所述，包括多个测试结构103的测试元件组30可以提供在划片槽区域20上。测试结构103可以通过连接结构113和测试焊盘123电连接到再分配焊盘143。在本示例中，再分配焊盘143设置在与划片槽区域20相邻的芯片区域10a和10b中的一个上。
更详细地，第一芯片区域10a的再分配芯片焊盘141可以与第一边缘区域23a相邻，第二芯片区域10b的再分配焊盘143可以与第二边缘区域23b相邻。第一芯片区域10a的再分配芯片焊盘141可以布置为面对第二芯片区域10b的再分配焊盘143。
连接到测试结构103的连接结构113可以在第二边缘区域23b上在第一方向D2上以第一间隔S1布置。再分配焊盘143也可以在第二边缘区域23b和与第二边缘区域23b相邻的第二芯片区域10b上在方向D2上以第一间隔S1布置。如上所述，每个再分配焊盘143可以包括通路部分143v、线部分143c和焊盘部分143p，并且再分配焊盘143可以具有基本上相同的尺寸。当在平面图中观看时，再分配焊盘143的焊盘部分143p可以在第二方向D1上与连接结构113间隔开恒定的距离d。彼此相邻的再分配焊盘143的焊盘部分143p之间的距离可以小于彼此相邻的连接结构113之间的距离。
布置在第二边缘区域23b上的连接结构113的数量可以等于布置在第二芯片区域10b上的再分配焊盘143的数量。在一些示例中，N个连接结构113和N个再分配焊盘143可以提供在第二边缘区域23b和第二芯片区域10b上，并且“N”可以是测试结构103的数量的两倍。
如上所述，半导体衬底100的芯片区域10a和10b可以在测试工艺之后通过锯切工艺彼此分离。由于连接结构113，测试焊盘123和再分配焊盘143没有设置在切割区域21上，所以可以完全地切割划片槽区域20并可以防止在芯片区域10a和10b中形成裂缝。
图9是根据本发明构思的一些示例的半导体器件的一部分的放大平面图。在下文，为了简洁起见，将省略或简要地提及与图7和图8的示例中的技术特征相同的技术特征的描述，并将主要描述本示例与图7和图8的示例之间的差异。
参照图9，连接结构113a和113b在第二边缘区域23b上在第一方向D2上布置成一行，并且再分配焊盘143a和143b在D2方向上布置成两行。
更详细地，第一连接结构113a和第二连接结构113b可以在第二边缘区域23b上在方向D2上交替地布置。第一连接结构113a的数量和第二连接结构113b的数量可以等于测试结构103的数量。
第一再分配焊盘143a可以分别连接到第一连接结构113a，第二再分配焊盘143b可以分别连接到第二连接结构113b。第一再分配焊盘143a可以在方向D2上以相等的间隔布置，第二再分配焊盘143b也可以在方向D2上以相等的间隔布置。
如上所述，第一再分配焊盘143a和第二再分配焊盘143b的每个可以包括通路部分143v、线部分143c和焊盘部分143p。这里，第一再分配焊盘143a和第二再分配焊盘143b的焊盘部分143p可以具有基本上相同的宽度，但是第二再分配焊盘143b的线部分143c可以在第二方向D1上比第一再分配焊盘143a的线部分143c长。换句话说，当在平面图中观看时，第一再分配焊盘143a的焊盘部分143p可以在方向D1上与第一连接结构113a间隔开第一距离d1。当在平面图中观看时，第二再分配焊盘143b的焊盘部分143p可以在方向D1上与第二连接结构113b间隔开大于第一距离d1的第二距离d2。
由于第一再分配焊盘143a和第二再分配焊盘143b如上所述地布置，所以每单位面积的再分配焊盘143a和143b的数量可以被最大化，并可以确保或改善再分配工艺的工艺余量。
图10是衬底的其上集成根据本发明构思的一些示例的半导体器件的部分的平面图。图11是图10的部分“B”的放大图。图12是沿着图11的线III-III'截取的剖视图。在下文，为了简洁起见，将省略或简要地提及与以上示例中的技术特征相同的技术特征的描述，并将主要描述本示例与以上示例之间的差异。
参照图10、图11和图12，测试元件组30和工艺控制图案40可以提供在划片槽区域20上。测试元件组30形成在划片槽区域20中的由工艺控制图案40留下的未使用的空间中。因此，测试元件组30的至少一些的尺寸可以彼此不同。
更详细地，半导体衬底100可以包括第一划片槽区域20a和第二划片槽区域20b，第一划片槽区域20a和第二划片槽区域20b彼此相对而使芯片区域10插设在其间。在一些示例中，第一测试元件组30a和工艺控制图案40可以提供在第一划片槽区域20a上，第二测试元件组30b可以提供在第二划片槽区域20b上。这里，第一测试元件组30a中的测试结构103的数量可以与第二测试元件组30b中的测试结构103的数量不同。例如，第一测试元件组30a中的测试结构103的数量可以小于第二测试元件组30b中的测试结构103的数量。
根据一些示例，再分配焊盘143和再分配虚设焊盘145可以规则地提供在与划片槽区域20a和20b相邻的芯片区域10上。更详细地，再分配焊盘143可以在第一方向D2上以第一间隔布置。再分配虚设焊盘145可以在方向D2上与再分配焊盘143中的一个间隔开。再分配虚设焊盘145可以具有与再分配焊盘143相同的尺寸和相同的结构。换句话说，每个再分配虚设焊盘145可以包括虚设通路部分145v、虚设线部分145c和虚设焊盘部分145p，像再分配焊盘143一样。
第一测试元件组30a的连接结构113可以分别连接到再分配焊盘143。第二测试元件组30b的连接结构113可以分别连接到再分配焊盘143和再分配虚设焊盘145。
与第一划片槽区域20a相邻的再分配虚设焊盘145可以不连接到连接结构，并可以设置在上绝缘层130上。在这种情况下，再分配虚设焊盘145的虚设通路部分145v的底表面可以与上绝缘层130接触。与第二划片槽区域20b相邻的再分配虚设焊盘145可以分别连接到第二测试元件组30b的连接结构113中的一些。
在一些示例中，第一测试元件组30a的位置和工艺控制图案40的位置被互换。在这种情况下，第一测试元件组30a的连接结构113可以连接到再分配虚设焊盘145。换句话说，即使第一测试元件组30a的位置改变，第一测试元件组30a的测试结构103也可以通过再分配虚设焊盘145测试。此外，即使在第一测试元件组30a中提供更多数量的测试结构103，测试结构103也可以通过再分配虚设焊盘145和再分配焊盘143测试。
图13A至图13F是根据本发明构思的一些示例的衬底的具有集成半导体器件的部分的平面图。
根据本发明构思的一些示例，连接到测试结构103的再分配焊盘143的位置可以取决于连接到半导体集成电路101的再分配芯片焊盘141的布置。将参照图13A至图13F描述再分配芯片焊盘141和再分配焊盘143的各种布局。此外，为了简洁起见，将省略或简要地提及与以上示例中的技术特征相同的技术特征的描述，并且下面将主要描述本示例与以上示例之间的差异。
参照图13A至图13F，多个芯片区域10可以在第二方向D1和第一方向D2上布置在半导体衬底100上。芯片区域10可以由在彼此交叉的第二方向D1和第一方向D2上延伸的划片槽区域20限定。每个芯片区域10可以具有第一至第四侧S1、S2、S3和S4。第一侧S1和第三侧S3可以与方向D2平行，第二侧S2和第四侧S4可以与方向D1平行。第一侧S1和第三侧S3可以彼此相反，第二侧S2和第四侧S4可以彼此相反。
每个芯片区域10可以包括：第一焊盘区域11，其上提供再分配芯片焊盘141；和第二焊盘区域13，其上提供再分配焊盘143和再分配虚设焊盘145。
根据图13A所示的示例，测试元件组30设置在第二方向D1上彼此相邻的芯片区域10之间的划片槽区域20上。第一焊盘区域11设置在每个芯片区域10的中央部分，第二焊盘区域13分别与芯片区域10的第一侧S1和第三侧S3相邻设置。再分配芯片焊盘141彼此间隔开并在第一焊盘区域11上在第一方向D2上布置。再分配焊盘143和再分配虚设焊盘145彼此间隔开并在第二焊盘区域13上在方向D2上布置。如上所述，再分配焊盘143和145连接到测试元件组30的与芯片区域10的第一侧S1和第三侧S3的每个相邻的测试焊盘123。
根据图13B所示的示例，测试元件组30设置在第一方向D2上彼此相邻的芯片区域10之间的划片槽区域20上。第一焊盘区域11设置在每个芯片区域10的中心部分，第二焊盘区域13分别与芯片区域10的第二侧S2和第四侧S4相邻设置。再分配芯片焊盘141在第一焊盘区域11上彼此间隔开并在第二方向D1上布置。再分配焊盘143和再分配虚设焊盘145在第二焊盘区域13上彼此间隔开并在方向D1上布置。再分配焊盘143和145连接到测试元件组30的与芯片区域10的第二侧S2和第四侧S4的每个相邻的测试焊盘123。
根据图13C所示的示例，测试元件组30设置在第一方向D2上彼此相邻的芯片区域10之间的划片槽区域20上。第一焊盘区域11分别与芯片区域10的第一侧S1和第三侧S3相邻设置，第二焊盘区域13分别与第二侧S2和第四侧S4相邻设置。再分配芯片焊盘141在每个第一焊盘区域11上彼此间隔开并在方向D2上布置。再分配焊盘143和再分配虚设焊盘145在每个第二焊盘区域13上彼此间隔开并在第二方向D1上布置。如上所述，再分配焊盘143和145连接到测试元件组30的测试焊盘123。
根据图13D和图13E所示的示例，测试元件组30设置在第一方向D2上彼此相邻的芯片区域10之间的划片槽区域20上。第一焊盘区域11沿着芯片区域10的第一至第三侧S1、S2和S3设置，第二焊盘区域13与芯片区域10的第四侧S4相邻。测试元件组30的测试焊盘123邻近芯片区域10的第四侧S4设置并且连接到芯片区域10的第二焊盘区域13的再分配焊盘143和145。
在图13D所示的示例中，再分配焊盘143和再分配虚设焊盘145在第二焊盘区域13上在第二方向D1上布置成一行。在图13E所示的示例中，再分配焊盘143和再分配虚设焊盘145在第二焊盘区域13上在方向D1上布置成两行，如以上参照图9所述。
根据图13F所示的示例，测试元件组30提供在第二方向D1上彼此相邻的芯片区域10之间以及在方向D2上彼此相邻的芯片区域10之间。第一焊盘区域11和第二焊盘区域13中的每个沿着芯片区域10的第一至第四侧S1、S2、S3和S4设置。第二焊盘区域13可以比第一焊盘区域11更靠近划片槽区域20。换句话说，第二焊盘区域13可以设置在第一焊盘区域11和划片槽区域20之间。
根据本发明构思的一方面，连接到测试结构的再分配焊盘可以设置在与边缘区域相邻的芯片区域上，因此可以最小化划片槽区域上的再分配焊盘的面积。结果，当沿着划片槽区域切割半导体衬底时可以完全地切割划片槽区域，和/或可以防止在芯片区域处形成裂缝。
根据本发明构思的另一方面，连接结构和再分配焊盘(其连接到边缘区域上的测试结构)可以形成为一体的结构。因此，可以在对测试结构执行的测试工艺中确保测量值的完整性。
根据本发明构思的另一方面，再分配焊盘可以与芯片区域上的再分配虚设焊盘一起设置，因此测试结构可以自由地设置在划片槽区域上。换句话说，与测试结构在划片槽区域上的位置无关，测试结构可以通过提供在芯片区域上的再分配焊盘和再分配虚设焊盘来测试。
尽管已经参照其各种示例描述了本发明构思，但是对于本领域技术人员将是明显的，可以对所公开的示例进行各种改变和修改，而没有脱离本发明构思的精神和范围。因此，应当理解，以上示例不是限制性的，而是说明性的。
本申请要求于2018年1月18日在韩国知识产权局提交的韩国专利申请第10-2018-0006538号的优先权，其公开内容通过引用整体地结合于此。

Claims (25)

1.一种半导体器件，包括：
半导体衬底，包括芯片区域和在所述芯片区域周围的边缘区域；
覆盖所述边缘区域的下绝缘层；
多个连接结构，在所述下绝缘层中并设置在所述边缘区域之上，所述连接结构在第一方向上彼此间隔开第一间隔；
覆盖所述连接结构的上绝缘层；以及
多个再分配焊盘，设置在所述上绝缘层上，每个所述再分配焊盘分别电连接到所述连接结构，
其中所述再分配焊盘分别包括焊盘部分，
所述再分配焊盘的所述焊盘部分位于所述芯片区域之上，
当在平面图中观看时，所述再分配焊盘的所述焊盘部分在与所述第一方向相交的第二方向上共同地与所述连接结构间隔开。
2.根据权利要求1所述的半导体器件，其中所述再分配焊盘的所述焊盘部分中的相应焊盘部分彼此相邻地设置且在所述第一方向上以第二间隔间隔开。
3.根据权利要求2所述的半导体器件，其中所述第一间隔是基本上均匀的，所述第二间隔是基本上均匀的，并且每个所述第二间隔基本上等于或小于每个所述第一间隔。
4.根据权利要求1所述的半导体器件，其中所述下绝缘层包括具有比所述上绝缘层的介电常数小的介电常数的电介质材料，并且
每个所述连接结构包括第一金属图案和与所述第一金属图案交替地堆叠的第一金属通路。
5.根据权利要求1所述的半导体器件，其中所述再分配焊盘的每个所述焊盘部分具有比其电连接的所述连接结构的宽度大的宽度。
6.根据权利要求1所述的半导体器件，其中每个所述再分配焊盘还包括：
通路部分，延伸穿过所述边缘区域上的所述上绝缘层并与所述连接结构中的一个接触；和
线形部分，在所述上绝缘层的顶表面上在所述第二方向上纵长地延伸，并将所述通路部分连接到所述焊盘部分。
7.根据权利要求6所述的半导体器件，其中所述通路部分的宽度小于所述连接结构的宽度。
8.根据权利要求6所述的半导体器件，其中所述再分配焊盘的所述线形部分的长度基本上彼此相等。
9.根据权利要求6所述的半导体器件，其中每个再分配焊盘的所述焊盘部分具有比所述再分配焊盘的所述线形部分的宽度大的宽度。
10.根据权利要求1所述的半导体器件，还包括：
半导体集成电路，在所述半导体衬底的所述芯片区域中；和
第二金属图案和第二金属通路，电连接到所述半导体集成电路，
其中所述下绝缘层覆盖所述半导体集成电路、所述第二金属图案和所述第二金属通路。
11.根据权利要求10所述的半导体器件，其中所述芯片区域包括与所述边缘区域间隔开的第一焊盘区域以及与所述边缘区域相邻从而位于所述第一焊盘区域和所述边缘区域之间的第二焊盘区域，并且
所述再分配焊盘位于所述第二焊盘区域之上，并且
还包括：
再分配芯片焊盘，设置在所述上绝缘层上并位于所述第一焊盘区域之上。
12.根据权利要求1所述的半导体器件，其中所述第一间隔是基本上均匀的，并且
还包括：
再分配虚设焊盘，设置在所述芯片区域上并通过所述第一间隔中的一个与所述再分配焊盘中的一个间隔开，所述再分配虚设焊盘包括设置在所述上绝缘层中的虚设通路部分、设置在所述上绝缘层的顶表面上并位于所述芯片区域之上的虚设焊盘部分、以及在所述上绝缘层的所述顶表面上在所述第二方向上延伸并将所述虚设通路部分连接到所述虚设焊盘部分的虚设线部分，所述虚设通路部分具有接触所述上绝缘层的底表面。
13.一种半导体器件，包括：
半导体衬底，具有芯片区域和在所述芯片区域周围的边缘区域，所述芯片区域包括彼此间隔开的第一焊盘区域和第二焊盘区域；
多个芯片焊盘，位于所述第一焊盘区域之上，所述芯片焊盘彼此间隔开；
多个再分配焊盘，位于所述第二焊盘区域之上，所述再分配焊盘在第一方向上彼此间隔开；以及
多个连接结构，连接到所述多个再分配焊盘，
其中所述连接结构位于所述边缘区域之上并在与所述第一方向交叉的第二方向上与所述再分配焊盘间隔开。
14.根据权利要求13所述的半导体器件，其中所述第二焊盘区域比所述第一焊盘区域更靠近所述边缘区域。
15.根据权利要求13所述的半导体器件，其中所述芯片区域具有平行于所述第一方向的第一侧和平行于所述第二方向的第二侧，并且
所述第二焊盘区域与所述第一侧相邻，所述第一焊盘区域与所述第二侧相邻。
16.根据权利要求15所述的半导体器件，其中所述芯片区域还具有第三侧，所述第三侧与所述第一侧相反并与所述第一方向平行，并且
所述第一焊盘区域与所述第二侧和所述第三侧相邻。
17.根据权利要求13所述的半导体器件，其中所述再分配焊盘中的相邻的再分配焊盘彼此间隔开第一间隔，所述连接结构彼此间隔开第二间隔，所述第一间隔是基本上均匀的，所述第二间隔是基本上均匀的，每个所述第二间隔基本上等于或小于每个所述第一间隔。
18.根据权利要求13所述的半导体器件，还包括：
下绝缘层，覆盖所述半导体衬底；和
上绝缘层，设置在所述下绝缘层上，
其中所述连接结构设置在所述下绝缘层中，
所述芯片焊盘和部分的所述再分配焊盘设置在所述上绝缘层中，并且
所述下绝缘层包括介电常数低于所述上绝缘层的介电常数的电介质材料。
19.根据权利要求18所述的半导体器件，其中每个所述再分配焊盘包括：
通路部分，在所述半导体衬底的所述边缘区域之上的所述上绝缘层中垂直地延伸，并且所述再分配焊盘在所述通路部分处电连接到所述连接结构；
焊盘部分，设置在所述上绝缘层上并位于所述半导体衬底的所述芯片区域之上；和
线形部分，在所述第二方向上在所述上绝缘层的顶表面上延伸并将所述通路部分连接到所述焊盘部分。
20.根据权利要求19所述的半导体器件，其中所述焊盘部分的宽度大于所述线形部分的宽度和所述通路部分的宽度。
21.根据权利要求19所述的半导体器件，其中所述再分配焊盘的所述线形部分在所述第二方向上的长度基本上彼此相等。
22.根据权利要求13所述的半导体器件，其中所述再分配焊盘的数量与所述连接结构的数量不同。
23.一种半导体器件，包括：
半导体衬底，具有芯片区域和在所述芯片区域周围的边缘区域；
下绝缘层，设置在所述半导体衬底上；
多个连接结构，在所述下绝缘层中，位于所述半导体衬底的所述边缘区域之上，并在第一方向上彼此间隔开第一间隔；
上绝缘层，设置在所述下绝缘层上并覆盖所述连接结构；以及
再分配焊盘，设置在所述上绝缘层上并分别电连接到所述连接结构，
其中每个所述再分配焊盘包括：
通路部分，在所述上绝缘层中垂直地延伸，位于所述边缘区域之上，并且所述再分配焊盘通过该通路部分电连接到所述连接结构中的一个；
焊盘部分，设置在所述上绝缘层上并位于所述芯片区域之上；和
线形部分，在所述上绝缘层的顶表面上在与所述第一方向交叉的第二方向上延伸，并将所述通路部分电连接到所述焊盘部分。
24.根据权利要求23所述的半导体器件，其中所述通路部分具有比所述连接结构中的所述一个的宽度小的宽度，所述焊盘部分具有比所述通路部分的宽度大的宽度，并且所述线形部分具有比所述焊盘部分的宽度小的宽度。
25.根据权利要求23所述的半导体器件，其中所述线形部分的宽度等于或大于所述通路部分的宽度。
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