TW201721747A - 半導體裝置及其製造方法 - Google Patents

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TW201721747A
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insulating film
rewiring
film
semiconductor device
dummy pattern
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TW105131440A
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Inventor
Masahiro Matsumoto
Kazuhito Ichinose
Akira Yajima
Original Assignee
Renesas Electronics Corp
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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Abstract

藉由使再配線從上層絶緣膜露出，以防止再配線因為與水份或離子等反應而導致的再配線劣化。作為其手段，係在具有與焊墊電極連接之再配線的半導體裝置，在比再配線更靠近劃線區域的區域，配置虛擬圖案；該焊墊電極係形成於元件形成領域上所形成之複數之配線層中，位於最上層的配線層。

Description

半導體裝置及其製造方法
本發明係有關於半導體裝置及其製造方法，可以利用於例如具有「再配線」之半導體裝置的製造。
近年，基於對半導體裝置之高速化及小型化等的要求，而使用一種稱為再配線的配線層，該再配線形成於半導體基板上的疊層配線層之最上部的第1焊墊(pad)上。再配線係例如以電鍍法形成之厚Cu(銅)膜所構成，由於配線電阻低，因此用於高速處理用途或類比元件。於再配線之頂面形成有第2焊墊電極，再配線係透過連接至第2焊墊電極的焊線或焊球，而電性連接於印刷基板等。
專利文獻1(日本特開2010-278040號公報)、專利文獻2(日本特開2012-221984號公報)及專利文獻3(日本特開2009-88002號公報)，記載著在疊層配線層上形成再配線一事。 [習知技術文獻] [專利文獻]
[專利文獻1]日本特開2010-278040號公報 [專利文獻2]日本特開2012-221984號公報 [專利文獻3]日本特開2009-88002號公報
[發明所欲解決的問題] 為了保護構成電路之再配線不受水份等侵襲，所以再配線需要以形成於再配線上的聚醯亞胺等所構成的絶緣膜包覆。但是，由於劃割線(Scribe line)的頂面、與晶片端部之再配線的頂面之間的階差，會導致以塗佈法所形成之該絶緣膜在晶片端部的膜厚變薄。因此，形成於晶片端部之再配線的局部容易從該絶緣膜露出，而產生半導體裝置之可靠度降低的問題。再者，若為了避免此問題而使再配線配置成遠離晶片端部，則難以使半導體晶片微細化。如此一來會產生晶片面積增加、平均每片晶圓所取得之晶片數減少的問題。亦即，產生了製造成本增加的問題。
其他的課題及新穎之特徴，當可由本說明書之記載及隨附圖式釋明。 [解決問題之技術手段]
對於本案所揭露之實施形態中具代表性者，簡單說明其概要如下。
一實施形態之半導體裝置及其製造方法，包含一半導體基板，該半導體基板具有元件形成區域、以及包圍著該元件形成區域的劃線區域。再者，包含形成於元件形成區域上的複數之配線層、以及形成於該複數之配線層的最上層的焊墊電極。再者，包含形成於焊墊電極上、且具有第1開口部之第1絶緣膜，以及形成於第1絶緣膜上、且具有第2開口部之第2絶緣膜。再者，包含形成於第2絶緣膜上，且透過第1及第2開口部而與焊墊電極電性連接之再配線。再者，包含配置在第2絶緣膜上，且係配置在較該再配線更靠近劃線區域的區域的虛擬圖案。再者，包含第3絶緣膜，該第3絶緣膜在再配線上具有第3開口部，且第3絶緣膜係形成於再配線上與虛擬圖案上。 [發明之效果]
根據本發明之一實施形態，可提升半導體裝置之可靠度。尤其可以防止肇因於再配線從上層絶緣膜露出所導致之配線劣化。
根據本發明之另一實施形態，則可使半導體裝置微細化，壓低半導體裝置的製造成本。
以下基於圖式對實施形態進行詳細說明。又，在用以說明實施形態的所有圖式中，對於具有相同功能之構件標註相同符號，並省略其重覆說明。再者，於以下的實施形態中，除非特別有需要之時，否則原則上不針對同一或同樣之部分進行重覆說明。
(實施形態1) 本實施形態及以下之實施形態的半導體裝置，係具備再配線的半導體裝置。
＜關於半導體裝置之結構＞ 針對本實施形態之結構，使用圖1~圖3進行說明。圖1係作為本實施形態之半導體裝置的半導體晶片之平面佈局。圖2係圖1之A-A線的剖面圖，此剖面圖繪示作為本實施形態之半導體裝置的半導體晶片的端部。圖3之剖面圖，繪示在基板上裝載作為本實施形態之半導體裝置的半導體晶片之結構。於圖1，省略了形成於再配線上之上層絶緣膜IF3(參照圖2)的圖示。又，於本案中，有時會僅以「基板」來稱呼印刷基板(配線基板)、或作為引線架之局部的晶粒焊墊等等裝載晶片的板片。
如圖1所示，在本實施形態之半導體晶片CP，於俯視觀察下具有矩形之形狀。 在半導體晶片CP之上部，形成有第1焊墊電極(配線)M3。為連接至此第1焊墊電極M3，而形成有複數之再配線(RDL：Redistribution Layer)RL，各個再配線RL之頂面的局部上，形成有第2焊墊電極(接合焊墊)PD。第2焊墊電極PD在此係由：與再配線RL之頂面相接而形成之金屬膜所構成。再配線RL除了由第2焊墊電極PD所覆蓋之頂面的局部以外，皆係由上層絶緣膜IF3(未圖示)所覆蓋。第2焊墊電極PD之頂面，則係由上層絶緣膜IF3露出。
又，於本實施形態，有時會將形成於第3配線層且連接再配線RL之配線M3稱為第1焊墊電極M3、將形成於再配線RL之上部的基底金屬膜PD稱為第2焊墊電極PD。
在半導體晶片CP的中央部，於俯視觀察下，形成有具有矩形形狀的下層絶緣膜IF2；而在半導體晶片CP的外周部之頂面，由下層絶緣膜IF2露出高耐濕性的絶緣膜IF1。也就是說，於俯視觀察下，下層絶緣膜IF2形成為：受到環狀之絶緣膜IF1的環繞。下層絶緣膜IF2如圖2所示，係形成於絶緣膜IF1上；而緊接在下層絶緣膜IF2的上方，則形成有再配線RL及虛擬(dummy)再配線DL。虛擬再配線DL係一金屬膜，而於俯視觀察下，其覆蓋「下層絶緣膜IF2之端部的頂面」、以及「環繞著下層絶緣膜IF2之絶緣膜IF1之頂面」。
如圖1所示，於本實施形態，虛擬再配線(虛擬圖案)DL係沿著半導體晶片CP的外周部(邊緣部、端部)而環狀地形成，以環繞複數之再配線RL。也就是說，虛擬再配線DL係沿著構成半導體晶片CP之半導體基板(未圖示)的外周部(邊緣部、端部)而環狀地形成。於俯視觀察下，絶緣膜IF1係位於虛擬再配線DL之外側，下層絶緣膜IF2係位於虛擬再配線DL之內側。為使虛擬再配線DL於俯視觀察下覆蓋絶緣膜IF1與下層絶緣膜IF2之境界，而使下層絶緣膜IF2、以及由下層絶緣膜IF2露出之絶緣膜IF1，重疊形成。
再者，於俯視觀察下，位於虛擬再配線DL之外側的絶緣膜IF1之表面上，形成有凹溝D1。凹溝D1係絶緣膜IF1的開口部，於俯視觀察下係在虛擬再配線DL之外側環狀地形成。再配線RL經由圖1中以虛線繪示之層間連接點而連接著配線M3，該配線M3形成於「下層絶緣膜IF2及絶緣膜IF1」所構成之疊層膜之下(參照圖2)。相對於此，虛擬再配線DL未連接任何配線。
如圖2所示，半導體晶片CP具有半導體基板SB。在半導體基板SB的主面附近，形成有MISFET(Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣半導體場效電晶體)Q1、Q2，其具有形成於該主面上的閘極電極、以及形成於該主面的源極・汲極區域。再者，雖未圖示，但在半導體基板SB之主面附近，亦可形成二極體、雙極性電晶體、電容元件、電阻元件等半導體元件。
半導體基板SB例如係由高電阻之單晶矽所構成。於半導體基板SB上，形成有覆蓋住上述閘極電極的層間絶緣膜CL。層間絶緣膜CL例如係由氧化矽所構成。於層間絶緣膜CL上，形成有配線M1、以及覆蓋配線M1的層間絶緣膜IL1。層間絶緣膜IL1例如係由氧化矽所構成，配線M1例如係主要由Cu(銅)所構成。配線M1經由貫穿層間絶緣膜CL的接觸窗插塞PG，而與MISFETQ1、Q2電性連接。
於層間絶緣膜IL1上，形成有配線M2、以及覆蓋配線M2的層間絶緣膜IL2。層間絶緣膜IL2例如係由氧化矽所構成，配線M2例如係主要由Cu(銅)所構成。配線M2經由貫穿層間絶緣膜IL1的層間連接點V1，而與配線M1電性連接。層間絶緣膜IL1、配線M1及層間連接點V1，構成第1配線層。
於層間絶緣膜IL2上，形成有配線M3、以及覆蓋配線M3的層間絶緣膜IL3。層間絶緣膜IL3例如係由氧化矽所構成，配線M3例如係主要由Cu(銅)或Al(鋁)所構成。配線M3經由貫穿層間絶緣膜IL2的層間連接點V2，而與配線M2電性連接。 層間絶緣膜IL2、配線M2及層間連接點V2，構成第2配線層；層間絶緣膜IL3、及配線M3，構成第3配線層。第1~第3配線層，構成在半導體基板SB上所形成的疊層配線層。
又，於本實施形態，形成於第1~第3配線層之中的最上層、並且與再配線RL連接的配線M3，有時也會稱為第1焊墊電極M3。
再者，在半導體晶片CP之外周部(端部)附近的半導體基板SB之主面上，形成包含配線M1~M3、接觸窗插塞PG、層間連接點V1及V2的封止圈SLG。封止圈SLG係由以下所構成：在相對於半導體基板SB之主面係垂直之方向上依序層疊的接觸窗插塞PG、配線M1、層間連接點V1、配線M2、層間連接點V2及配線M3；於俯視觀察下，係沿著半導體晶片CP之外周而環狀地形成。
封止圈SLG之設置，係用以在切割半導體晶圓(半導體基板SB)的劃線區域(劃割線)以形成經切割之複數的半導體晶片CP之際，防止因切割而在半導體晶片CP之端部所產生之龜裂，延伸到比半導體晶片CP的端部附近更靠近中央部之區域。故而在半導體晶片CP內，不會在比封止圈SLG更為外側之處，配置構成電路的元件及配線等。封止圈SLG雖連接著半導體基板SB，但並未構成半導體晶片CP內的電路。
又，封止圈SLG亦可不包含配線M1~M3，而僅由接觸窗插塞PG、層間連接點V1及V2構成。由於封止圈SLG在俯視觀察下，係形成為環狀，因此構成封止圈SLG的接觸窗插塞PG、層間連接點V1及V2，係形成為沿著半導體基板SB之主面而延伸的壁狀。
於層間絶緣膜IL3上，形成有高耐濕性之材料(例如氮化矽)所構成的絶緣膜IF1，於絶緣膜IF1上則形成有下層絶緣膜IF2。在半導體晶片CP之外周部附近，絶緣膜IF1之頂面係由下層絶緣膜IF2露出。再者，緊接在下層絶緣膜IF2的上方，則形成虛擬再配線DL的局部、以及再配線RL。換言之，虛擬再配線DL之局部，係緊接在半導體晶片CP之端部——也就是半導體基板SB之端部、與再配線RL之間的下層絶緣膜IF2的上方形成。
虛擬再配線DL之其他的局部，係緊接在由下層絶緣膜IF2露出之絶緣膜IF1的上方形成。也就是說，虛擬再配線DL係綿延形成於：緊接在「由下層絶緣膜IF2露出之絶緣膜IF1」的上方之區域、以及緊接在下層絶緣膜IF2上方之區域。再配線RL及虛擬再配線DL，係在半導體基板SB上所形成之配線之中，位居最上層的配線。
再配線RL及虛擬再配線DL，係由絶緣膜IF1上、以及下層絶緣膜IF2上依序形成之「阻隔金屬膜BM」及「主導體膜MF」所構成。主導體膜MF例如係由Cu(銅)所構成之金屬膜。阻隔金屬膜BM例如係包含Ti(鈦)、TiN(氮化鈦)、Cr(鉻)、或Ta(鉭)的導體膜，具有防止構成阻隔金屬膜BM上之主導體膜MF的銅擴散至絶緣膜IF1中的功能。
下層絶緣膜IF2例如係由聚醯亞胺等的有機絶緣膜所構成。絶緣膜IF1及下層絶緣膜IF2所構成之疊層膜，在緊接著再配線RL的下方，具有開口；其開口部內，填塞有再配線RL的局部。再者，於該開口部之底部，再配線RL與疊層配線層內之最上層配線連接，也就是與配線M3的頂面連接。連接再配線RL的配線M3，經由層間連接點V1、V2、配線M1、M2及接觸窗插塞PG，而和形成於半導體基板SB之主面附近的半導體元件(例如MISFETQ1、Q2)電性連接。也就是說，再配線RL構成電路。
相對於此，虛擬再配線DL並未與配線M1~M3等電性連接，並未構成半導體晶片CP內的電路。也就是說，虛擬再配線DL係模擬配線。然而，虛擬再配線DL亦可與構成封止圈SLG的配線M3連接。在此情況，虛擬再配線DL一樣不會構成電路。
在半導體晶片CP之外周部附近的絶緣膜IF1的頂面，形成有凹溝D1。在此，凹溝D1係從絶緣膜IF1的頂面貫穿層間絶緣膜IL3，而到達層間絶緣膜IL2的頂面。又，凹溝D1亦可形成得更深，亦可形成得更淺。凹溝D1之設置，係用以在上述切割步驟，防止在半導體晶片CP之端部產生的龜裂，延伸到比半導體晶片CP之外周部更靠近中央部之區域。又，亦可不形成凹溝D1。
凹溝D1係形成於比封止圈SLG更靠近半導體晶片CP之外周部的區域。於俯視觀察下，下層絶緣膜IF2、再配線RL及虛擬再配線DL，皆形成於比凹溝D1及封止圈SLG更偏向半導體晶片CP的中央部側。故而，凹溝D1，不會受到下層絶緣膜IF2、再配線RL或虛擬再配線DL覆蓋。再者，在俯視觀察下，下層絶緣膜IF2之末端，比起在封止圈SLG正上方的區域，更靠近半導體晶片CP之中央部位。然而，虛擬再配線DL亦可形成於封止圈SLG的正上方。亦即，虛擬再配線DL之劃線區域1B側的端部，位於封止圈SLG內側或者正上方。
在再配線RL的局部之頂面上，依序層疊金屬膜PM1及PM2；金屬膜PM1及PM2所構成之疊層膜，構成第2焊墊電極PD。金屬膜PM1例如係由Ni(鎳)所構成，金屬膜PM2例如係由Au(金)或鈀(Pd)或者該等之合金所構成。第2焊墊電極PD係以覆蓋再配線RL的局部之頂面的方式，而與該頂面相接。
在絶緣膜IF1、下層絶緣膜IF2、再配線RL及虛擬再配線DL上，形成有例如聚醯亞胺所構成之上層絶緣膜IF3。由第2焊墊電極PD露出之部分的再配線RL之頂面及側壁，係由上層絶緣膜IF3所覆蓋。再者，虛擬再配線DL之側壁及頂面，皆為上層絶緣膜IF3所所覆蓋。又，如同使用圖16之後文敍述，虛擬再配線DL之頂面及側壁的局部，亦可由上層絶緣膜IF3露出。然而，至少會有與再配線RL相鄰的虛擬再配線DL之側壁、且係與該再配線RL之側壁相向的虛擬再配線DL之側壁，在下層絶緣膜IF2的正上方，受到上層絶緣膜IF3所覆蓋。
上層絶緣膜IF3的端部，於俯視觀察下，係形成於比凹溝D1更為內側處，並未形成至比凹溝D1更為外側處。亦即，上層絶緣膜IF3使凹溝D1露出。也就是說，上層絶緣膜IF3之末端，於俯視觀察下係在比凹溝D1更靠近半導體晶片CP的中央之部位。在此，上層絶緣膜IF3的局部，係形成於封止圈SLG的正上方。
於半導體晶片CP，在比凹溝D1更為外側處，也就是在半導體晶片CP之端部側，並未形成下層絶緣膜IF2、再配線RL及上層絶緣膜IF3。此係由於，若在半導體裝置製程中會以切割步驟切削之區域(劃割線)有形成下層絶緣膜IF2及再配線RL的話，則在切割時，下層絶緣膜IF2及再配線RL會變成剝落破裂的起點，所以要防止發生那樣的龜裂。
上層絶緣膜IF3具有保護構成電路之再配線RL不受水份等侵襲的功用。因此，除了形成有第2焊墊電極PD的部位，上層絶緣膜IF3皆覆蓋著再配線RL。再者，上層絶緣膜IF3係填入彼此相鄰之再配線RL與虛擬再配線DL之間而形成。之所以要以虛擬再配線DL及上層絶緣膜IF3覆蓋下層絶緣膜IF2之端部，係由於以曝光・顯影來加工上層絶緣膜IF3之際，若下層絶緣膜IF2之端部露出，則會由於顯影液而使下層絶緣膜IF2之端部溶解，有導致下層絶緣膜IF2剝離之虞。
一如使用圖1及圖2所為之說明，半導體晶片CP具有：半導體基板SB、作為構成電路之半導體元件的MISFETQ1與Q2、包含構成電路之配線M1~M3的疊層配線層、絶緣膜IF1、下層絶緣膜IF2、再配線RL、虛擬再配線DL、以及上層絶緣膜IF3。作為本實施形態之半導體裝置的變形例，不形成封止圈SLG或凹溝D1的結構亦為可行。
於圖3繪示以下結構的剖面圖：將本實施形態之半導體晶片CP裝載至基板PSB，並以絶緣膜密封之結構。
再配線RL基本上係由上層絶緣膜IF3完全覆蓋為佳。否則不僅會在外觀檢査判定為不良，再加上若再配線RL的局部從上層絶緣膜IF3露出，則作為模製樹脂 的樹脂所釋出的鹵素離子或水份等，就會很快地到達再配線RL。其結果，構成再配線RL的銅會加速氧化或離子化等，導致對抗高溫高濕的可靠度降低，而難以保證用作車載等的長期性之產品壽命。
基板PSB係例如印刷基板。於基板PSB之頂面，形成有配線PW；第2焊墊電極PD與配線PW，係由外部連接端子所連接。於本實施形態，作為外部連接端子，係例示為例如焊線或者焊點凸塊。在此，第2焊墊電極PD與配線PW，係以焊線BW而電性連接。也就是說，焊線BW的一端係連接半導體晶片CP之頂面的第2焊墊電極PD，而另一端則連接配線PW之頂面。半導體晶片CP、配線PW及焊線BW，係以密封體(模製樹脂)MD所密封，並未露出。
又，於圖3，密封體MD係形成為覆蓋基板PSB之頂面的局部，但密封體MD亦可形成為覆蓋基板PSB之頂面、側壁及下面。在此情況，部份之焊線BW的一端，亦可露出至密封體MD之外側。
再者，裝載半導體晶片CP的基板PSB，亦可係例如金屬板所構成之晶粒焊墊。在此情況，焊線BW的一端連接半導體晶片CP之頂面的第2焊墊電極PD，而另一端係在密封體MD內連接至：局部由密封體露出之金屬板所構成的引線。
再者，在將半導體晶片CP用作倒裝晶片(Flip-Chip)而裝載(安裝)至基板PSB之頂面的情況，可以形成與第2焊墊電極PD之頂面相接的焊球，而使半導體晶片CP上下顛倒，再使該焊球與基板PSB之頂面的配線PW連接。
在此，雖然圖3所示之密封體MD與上層絶緣膜IF3相接，但並未與再配線RL及下層絶緣膜IF2相接。在虛擬再配線DL的局部由上層絶緣膜IF3露出之情況下， 密封體MD亦可與虛擬再配線DL的局部相接。
如圖2所示之再配線RL係具有將第2焊墊電極之位置重新分配之功用的配線，該第2焊墊電極係用以對半導體晶片連接焊線或晶粒焊墊等。作為半導體晶片之結構的一例，可思及不設置虛擬再配線DL、再配線RL、下層絶緣膜IF2及上層絶緣膜IF3，而是將「由絶緣膜IF1露出之配線M3」的頂面用作為第2焊墊電極，並對該該第2焊墊電極連接例如焊線。在使複數之焊線不相接觸、且適度地分開並連接該半導體晶片之頂面的情況下，作為該複數焊線之各自的連接部位之第2焊墊電極，較佳係彼此分開足夠距離。
但是，要使配線M3之頂面的第2焊墊電極分開足夠距離而配置，在配線M3之佈局設計上，有時會有窒礙難行的情況。在那樣的情況下，為了對第2焊墊電極之位置進行重新分配，會使用再配線RL。如圖1所示，以再配線RL拉出的第2焊墊電極PD，於俯視觀察下，係配置成行列狀。藉由使用這樣的再配線RL而將第2焊墊電極PD之位置排列成規則的行列狀，而易於進行焊線之連接。再者，在使焊球連接至第2焊墊電極PD之情況下，藉由用再配線RL而將第2焊墊電極PD的位置進行規則的排列，可以提高半導體晶片CP與半導體晶片CP之連接對象間的連接強度。
又，於本實施形態，作為第2焊墊電極PD，係使用在再配線RL上形成之金屬膜PM1、PM2所構成的疊層膜，但亦可不設置金屬膜PM1，而將金屬膜PM2形成為直接與再配線RL的頂面相接。再者，亦可不形成金屬膜PM1、PM2，而將再配線RL之頂面的局部用作第2焊墊電極，並將焊線或焊球等直接黏合在該頂面的局部上。
因此，在如圖2所示之從上層絶緣膜IF3露出之再配線RL的頂面、或緊接在該頂面的上方，形成第2焊墊電極。於本案，係將用以降低與焊線等之間的連接電阻、以及保護再配線RL等而設於再配線RL上的金屬膜PM1、PM2，稱為第2焊墊電極PD，但由圖2所示之上層絶緣膜IF3露出之再配線RL之頂面，亦構成第2焊墊電極。
接著，針對本實施形態之半導體裝置的效果，使用圖23及圖24所示之比較例，進行說明。圖23及圖24的剖面圖，繪示作為比較例之半導體裝置的半導體晶片之端部。
圖23所示之比較例，不同於圖2所示之半導體晶片CP，並不具有虛擬再配線DL。也就是說，再配線RL與下層絶緣膜IF2之末端部位之間的下層絶緣膜IF2上，並未形成其他配線。因此，上層絶緣膜IF3分別對於再配線RL之側壁、下層絶緣膜IF2之頂面、下層絶緣膜IF2之側壁、以及絶緣膜IF1之頂面，連續性地相接形成。
在此，上層絶緣膜IF3係在半導體裝置的製程中，以塗佈法而形成之膜所構成。於塗佈法中，例如係由旋轉中之晶圓的上方，對晶圓之主面供給低黏度的聚醯亞胺，並藉由旋轉中之晶圓的離心力而使該聚醯亞胺流動延伸，而使該晶圓之頂面以聚醯亞胺覆蓋。低黏度之液狀聚醯亞胺在再配線RL上，膜厚會變薄。相對於此，由於在相鄰之再配線RL彼此間之區域，聚醯亞胺所構成之液體會聚積，因此在該區域之聚醯亞胺膜的厚度會變大。
液狀之聚醯亞胺，在塗佈後會藉由燒結而凝固，並形成凝固之聚醯亞胺膜所構成的上層絶緣膜IF3。聚醯亞胺膜之膜厚的大小係設定為：要完全覆蓋複數之再配線RL及第2焊墊電極PD；該第2焊墊電極PD係密接該等再配線RL的局部之頂面而形成。聚醯亞胺膜之膜厚的控制，係藉由例如控制液狀之聚醯亞胺的黏性而進行。但是在比較例之半導體裝置，若要在俯視觀察下藉由上層絶緣膜IF3來完全覆蓋與半導體晶片CP之端部相鄰的再配線，實屬困難，其原因如下。
如圖23所示，於俯視觀察下，在半導體晶片CP內形成於最外側的再配線RL、 與半導體晶片CP的端部之間，並未形成其他配線。因此，在半導體裝置之製程，在較該再配線RL更偏向半導體晶片CP之端部側，並不存在液狀之聚醯亞胺所聚積之區域。
再者，為了防止在切割步驟之際，龜裂延伸至半導體晶片CP內的情形，所以在較凹溝D1更偏向半導體晶片CP之端部側，並未形成下層絶緣膜IF2及再配線RL。也就是說，於半導體裝置之製程，在就要進行上述聚醯亞胺之塗佈步驟前，於半導體元件形成區域的端部附近及劃線區域的上側之表面，凹溝D1及絶緣膜IF1係露出。
由於液狀之聚醯亞胺容易流往低處，因此被塗在較再配線RL更靠近半導體元件形成區域之端部側的聚醯亞胺，會流向露出絶緣膜IF1之頂面的劃線區域及導體晶片之形成區域的端部側，也就是說會流向高度較低的區域。再者，由於導體元件形成區域之端部的絶緣膜IF1之頂面還形成有凹溝D1，因此聚醯亞胺也會流入凹溝D1內。
因為如此，聚醯亞胺會形成為：連綿在該再配線RL到半導體晶片CP之端部及劃線區域而薄薄地延伸之形態。又，於半導體裝置之製程，以光微影法去除部份之聚醯亞胺膜後，會藉由燒結使其固化而固定。藉此，聚醯亞胺膜所構成之上層絶緣膜IF3之末端，在俯視觀察下會比凹溝D1更靠近半導體晶片CP的中央部位。
於比較例，由於該再配線RL和下層絶緣膜IF2之末端部很近，因此在再配線RL及下層絶緣膜IF2所構成之疊層膜的端部，形成階差，該階差所具有的高低差係：由再配線RL之頂面的高度到絶緣膜IF1之頂面的高度為止的高低差。在此所謂之階差係指以下形狀或其高低差：係再配線RL、下層絶緣膜IF2及絶緣膜IF1所構成之疊層膜的表面形狀，並具有產生在再配線RL之頂面、以及與該再配線RL之側壁鄰接之區域的底面之間的高低差。再者，若凹溝D1形成於該再配線RL之附近，則該階差之底部，係位於凹溝D1的底面。
在形成這般較大階差的狀態下，一旦塗佈用以形成上層絶緣膜IF3的液狀之聚醯亞胺，則供給至該階差部附近之聚醯亞胺的大多數，會流淌至階差之下部。因此，如上述般階差較大之上部，聚醯亞胺所構成之上層絶緣膜IF3的膜厚會變小。亦即，上層絶緣膜IF3的膜厚會在構成該階差之側壁附近變小，該膜厚尤其會在該側壁之上端附近顯著地變小。又，在此所謂之膜厚，係指相對於既定膜之基底面的垂直方向上的該膜厚度。例如，覆蓋再配線RL之側壁的上層絶緣膜IF3之膜厚，係指相對於該側壁的垂直方向上的上層絶緣膜IF3之厚度。
如此這般在上層絶緣膜IF3之膜厚較小的區域，再配線RL之側壁之中的凹溝D1側，也就是在半導體晶片CP的端部側之側壁之上部，再配線RL的局部會變得容易從上層絶緣膜IF3露出。也就是說，俯視觀察下之半導體晶片CP的端部之1邊所相向之再配線RL的側壁、與該再配線RL之頂面間的境界之邊角，會從上層絶緣膜IF3露出。
構成電路之再配線RL的局部，若由於製造偏差，也就是說由於製程中之成膜或者加工等的精度偏差，而使之從上層絶緣膜IF3露出的情況下，會產生如下問題。即：由上層絶緣膜IF3露出之部位的再配線RL，會成為導致半導體晶片CP之外觀不良的原因。
再者，由於這樣一來作為半導體晶片CP之被覆材料的模製樹脂會與再配線RL接觸，因此模製樹脂內的鹵素離子或水份等會很快地到達再配線RL。因此導致構成再配線RL的Cu(銅)會加速氧化與離子化，因而半導體裝置對抗高溫高濕環境的可靠度會降低。尤其用作車載之半導體晶片CP等，會難以保證長期性的產品壽命。
上述問題在基於對再配線之低電阻化的需求，而在今後使再配線厚膜化的情況下，會更為顯著。再者，在為了使半導體裝置微細化而縮小再配線彼此間的間隔(配線間距)，而促進上層絶緣膜之薄膜化的情況下，亦會顯著。這是由於在膜厚大的再配線彼此間之間隔小的情況下，為了藉由上層絶緣膜IF3而完全填補再配線彼此間的間隙，會需要更加降低聚醯亞胺之黏性所致。
作為防止再配線RL露出的方法，可思及將再配線RL之膜厚設定得較小的方法，或將上層絶緣膜IF3之膜厚設定得較大的方法。再者，作為其他方法，如圖24所示，可思及以下方法，即藉由將下層絶緣膜IF2大大地延伸至比再配線RL更偏向半導體晶片CP之端部側，而加大在半導體晶片CP內的再配線RL之中配置於最外側的再配線RL、與下層絶緣膜IF2之末端部間之間隔。亦即，若再配線RL與下層絶緣膜IF2之末端部分離，則由於在再配線RL之側壁附近的階差，會變小成由再配線RL之頂面到下層絶緣膜IF2之頂面為止的高度，因此半導體晶片CP的端部附近的上層絶緣膜IF3之膜厚會穩定，而可以防止與再配線RL之側壁相接的聚醯亞胺膜之薄膜化。
但是，由於若使再配線RL薄膜化，則再配線RL的電阻値會顯著增大，因此該薄膜化會妨礙半導體裝置之省電化及高速化，而且會導致半導體裝置無法正常動作。在此情況，在沿著半導體基板SB之主面的方向上，從最靠近半導體晶片CP之端部的再配線RL、到封止圈SLG之靠近凹溝D1側的端部為止的區域(封止圈區域)的寬度，係例如34~49μm。在前述方向上的封止圈SLG的寬度係例如4μm。在前述方向上，從最靠近半導體晶片CP之端部的再配線RL、到凹溝D1為止的距離，係例如50μm。
再者，若欲使塗佈形成之聚醯亞胺塗佈成一定以上之厚度，則膜厚平均性及填補性會變差。亦即，為了加厚聚醯亞胺膜，則需要提高聚醯亞胺的黏性；但若使用高黏性的聚醯亞胺，則難以填補以較小間隔相鄰之再配線RL彼此之間的間隙、以及難以在半導體晶圓之主面側的整面上以平均的膜厚形成上層絶緣膜IF3。
再者，如圖24所示，在使再配線RL與下層絶緣膜IF2的末端部之間隔加大的情況，由於需要在半導體晶片CP之端部設置一較大區域，在該區域上，再配線RL與半導體晶片CP的端部之間無法配置再配線RL，因此晶片面積會增大，而難以使半導體裝置微細化，因此會產生平均每片晶圓所取得之晶片數減少的問題。 亦即，會產生製造成本增加的問題。
故而，在使用圖23及圖24說明之比較例的半導體裝置，難以防止構成電路之再配線RL從上層絶緣膜IF3露出，並且難以實現半導體裝置之微細化。
又，亦可思及不以塗佈法、而係藉由沈積法(例如CVD(Chemical Vapor Deposition)法)等來形成上層絶緣膜IF3，以防止再配線RL從上層絶緣膜IF3露出。但是，以沈積法所形成之絶緣膜，相較於以塗佈法所形成之膜，硬度較高，使得其與覆蓋半導體晶片CP之密封體(模製樹脂)MD(參照圖3)間的密著性較低。因此，作為形成上層絶緣膜IF3之方法若採用沈積法，就確保半導體裝置之可靠度的觀點來看，係窒礙難行的。
上層絶緣膜之膜厚，在半導體晶片內於俯視觀察下位於最外側的再配線的更外側，如同以比較例之前述說明般會變小。相對於此，即使在半導體晶片的端部附近，該再配線、和與該再配線相鄰之其他再配線之間所填入之上層絶緣膜的膜厚大小，係與俯視觀察下在半導體晶片之中央部的再配線彼此之間之上層絶緣膜的膜厚大小同等。
有鑑於此，於本實施形態之半導體裝置，如圖1及如圖2所示，在再配線RL與半導體晶片CP的端部之間，緊接在下層絶緣膜IF2的上方，設有不構成電路的虛擬再配線DL。藉此，靠近半導體晶片CP之端部的再配線RL之階差的高低差，就會是再配線RL之頂面到下層絶緣膜IF2之頂面為止的大小，小於以圖23之比較例所示的階差。再者，在彼此相鄰之再配線RL與虛擬再配線DL之間，由於在形成時會積聚液狀之上層絶緣膜IF3，因此上層絶緣膜IF3的膜厚會變大。也就是說， 形成於階差部之上層絶緣膜IF3的膜厚會變大。
故而，可以防止在再配線RL之側壁、且係靠近半導體晶片CP之端部側之側壁上部的邊角附近，上層絶緣膜IF3的膜厚變小。因此，可以使半導體晶片CP的端部附近之上層絶緣膜IF3的膜厚穩定。
藉此，可以防止再配線RL的該邊角從上層絶緣膜IF3露出。也就是說，除了形成有第2焊墊電極PD的區域以外，皆可以藉由上層絶緣膜IF3而完全被覆再配線RL。故而，可以防止肇因於再配線RL露出所導致之外觀不良的發生、水份等所造成的再配線RL劣化。藉由如本實施形態般，形成虛擬再配線DL以作為調整上層絶緣膜IF3之膜厚用的模擬配線，而可以確保半導體裝置之可靠度。
再者，若如上述般設置虛擬再配線DL，則即便沒有像圖24所示之比較例般設置未於半導體晶片CP的端部附近形成再配線RL的寬廣區域，仍可防止上層絶緣膜IF3之膜厚在再配線RL之頂面的邊角變小，因此可以防止半導體晶片CP的面積增大。亦即，在該比較例中把範圍設定得很大的再配線RL禁止配置區域，在本實施形態就不需要設置了。
在此情況，在沿著半導體基板SB之主面的方向上，從最靠近半導體晶片CP之端部的再配線RL、到封止圈SLG之靠近凹溝D1側之端部為止的區域(封止圈區域)的寬度，係例如16~33μm。也就是說，例如在前述方向上，從虛擬再配線DL到封止圈SLG之靠近凹溝D1側之端部為止的寬度係6μm，而在前述方向上的虛擬再配線DL的寬度係5~12μm，在前述方向上的虛擬再配線DL與再配線RL之間的距離係5~15μm。
因此可以削減晶片面積，藉此而易於使半導體晶片CP微細化，因此可以壓低半導體裝置之製造成本。故而，半導體裝置之可靠度提升及製造成本之壓低，可以兼得。
再者，於本實施形態，如圖2所示，虛擬再配線DL係形成為：連綿在緊接著下層絶緣膜IF2的上方、以及緊接著由下層絶緣膜IF2露出之絶緣膜IF1的上方之間。也就是說，虛擬再配線DL係連續性地覆蓋在下層絶緣膜IF2之頂面及側壁、以及絶緣膜IF1之頂面上。
在此，由於虛擬再配線DL的局部，係形成為緊接在由下層絶緣膜IF2露出之絶緣膜IF1的上方，因此在俯視觀察下，虛擬再配線DL不與下層絶緣膜IF2重疊之區域，虛擬再配線DL之頂面的高度與該絶緣膜IF1之頂面的高度間的階差，係與虛擬再配線DL之膜厚大小同等，小於以圖23說明之階差。故而，虛擬再配線DL和半導體晶片CP之內部的再配線RL(未圖示)相同，係完全受到上層絶緣膜IF3被覆。
再者，下層絶緣膜IF2之側壁係楔型而斜向形成。虛擬再配線DL形成為覆蓋包含下層絶緣膜IF2之側壁的端部，橫跨著絶緣膜IF1與下層絶緣膜IF2。也就是說，虛擬再配線DL形成為：在絶緣膜IF1上，架在下層絶緣膜IF2之端部所構成之階差上。因此，在虛擬再配線DL之頂面亦形成有階差。然而，由於虛擬再配線DL之頂面之階差的高低差係與下層絶緣膜IF2之厚度同等，且係沿著下層絶緣膜IF2端部的楔型而斜向形成，因此不會從上層絶緣膜IF3露出。
藉由上層絶緣膜IF3完全覆蓋住虛擬再配線DL，而可得以下效果：對半導體晶片CP進行之外觀檢査時，提升影像辨識精度。
＜關於半導體裝置之製造方法＞ 參照圖4~圖15，針對本實施形態之半導體裝置之製造方法，進行說明。圖4~圖11及圖13~圖15，係本實施形態之半導體裝置之製程當中的剖面圖。圖12係本實施形態之半導體裝置之製程當中的俯視圖。於圖4~圖11、圖13及圖14，各圖之右側繪示元件形成區域1A，左側繪示劃線區域1B。元件形成區域1A，係在後述切割步驟後作為半導體晶片而留下的區域；劃線區域1B，係在切割步驟中，藉由切削半導體基板SB及在其上方的膜，而去除掉之區域。
又，在此針對以3層配線層構成疊層配線層，進行說明；但層疊之配線層的數量，可以少於3層、亦可更多。再者，由於本實施形態之主要的特徴，係在於比疊層配線層更為上方之結構體及其製造方法，因此對於形成於半導體基板之主面附近的半導體元件之具體的製造方法，就省略說明。
於半導體裝置之製程，首先如圖1所示，準備具有例如1~10Ωcm之比電阻的p型單晶矽(Si)等所構成之半導體基板(半導體晶圓)SB。之後，在半導體基板SB的主面，形成用以規劃活性區域之複數的元件分離區域(未圖示)。元件分離區域， 係藉由將例如主要由氧化矽膜所構成之絶緣膜，填入半導體基板SB之主面的凹溝內以形成。
接下來，對半導體基板SB之主面導入雜質以形成井孔(未圖示)後，形成MIS FETQ1、Q2，該MISFETQ1、Q2包含：透過閘極絶緣膜而在半導體基板SB的主面上形成之閘極電極、以及在半導體基板SB之主面上形成的源極・汲極區域。
接下來，在半導體基板SB的主面整面上，形成覆蓋MISFETQ1、Q2之層間絶緣膜CL後，使用CMP(Chemical Mechanical Polishing)法等來研磨層間絶緣膜CL之頂面。層間絶緣膜CL例如係由氧化矽膜所構成，可以使用例如CVD法等來形成。其後，使用光微影技術及乾蝕刻法，形成貫穿層間絶緣膜CL之複數的接觸窗。其後，形成以填入各接觸窗內的金屬膜(例如W(鎢)膜)所構成之接觸窗插塞PG。接觸窗插塞PG連接MISFETQ1或Q2等。
在此，在元件形成區域1A之端部、且靠近劃線區域1B的區域，還會形成構成稍後要形成之封止圈的接觸窗插塞PG。該接觸窗插塞PG係貫穿層間絶緣膜CL而連接至半導體基板SB之主面。
接下來，在填入接觸窗插塞PG之層間絶緣膜CL上，形成包含第1層配線M1的第1配線層。配線M1可以藉由例如濺鍍法而在層間絶緣膜CL上形成Al(鋁)膜後，使用光微影技術及乾蝕刻法而加工該Al膜而形成。配線M1亦可藉由例如Cu(銅)膜形成。再者，配線M1亦可使用所謂鑲嵌(DAMASCENE)技術來形成。複數之第1層配線M1，連接至接觸窗插塞PG之頂面。在此，在元件形成區域1A之端部的接觸窗插塞PG上，還會形成構成稍後要形成之封止圈的配線M1。又，關於配線M2及M3亦同。
接下來，在層間絶緣膜CL上，在例如使用CVD法形成層間絶緣膜IL1以覆蓋配線M1後，再藉由例如CMP法而使層間絶緣膜IL1之頂面平坦化。其後，使用光微影技術及乾蝕刻法使層間絶緣膜IL1開口，以形成介層窗通孔，而使配線M1之頂面在此介層窗通孔底部露出。其後，藉由例如W(鎢)膜等來形成填入介層窗通孔的層間連接點V1。層間連接點V1連接至配線M1之頂面。藉此形成包含配線M1、層間絶緣膜IL1及層間連接點V1的第1配線層。
接下來，藉由與第1配線層相同的方法，依序形成第1配線層上的第2配線層、 以及第2配線層上的第3配線層。構成第3配線層的配線M3，透過形成於層間絶緣膜IL2的介層窗通孔內的層間連接點V2，而電性連接至配線M2。構成第2配線層的配線M2，透過層間連接點V1，而電性連接至配線M1。在此，配線M3係由Al膜所構成，而受到例如氧化矽膜所構成之層間絶緣膜IL3所覆蓋。
再者，在配線M3上並未形成層間連接點。再者，在元件形成區域1A之端部形成有封止圈SLG，該封止圈SLG包含接觸窗插塞PG、層間連接點V1與V2、以及配線M1~M3。相對於電性連接至MISFETQ1或Q2等元件的接觸窗插塞PG、層間連接點V1與V2、以及配線M1~M3有構成電路，封止圈SLG並未與MISFETQ1或Q2等元件電性連接，並未構成電路。封止圈SLG，係沿著於俯視觀察下具有矩形形狀的元件形成區域1A之外周而環狀地形成，在具有環狀佈局之封止圈SLG的內側，形成構成電路之配線及半導體元件。
接下來，在層間絶緣膜IL3上，使用例如CVD法而形成絶緣膜IF1。絶緣膜IF1例如係由氮化矽膜所構成，相較於氧化矽膜等具有較高的耐濕性。
再者，雖省略了詳細圖示，但配線M3係以較配線M1及M2更厚的膜厚形成，且係以較後述之再配線RL更薄的膜厚形成。雖亦可如前述般，以相同於配線M1~ M3之材料形成，但亦可由銅配線形成配線M1及M2，並以鋁配線形成作為第1焊墊電極的配線M3。
接著，如圖5所示，使用光微影技術及乾蝕刻法，使絶緣膜IF1及層間絶緣膜IL3開口(第1開口部)。藉此，使配線M3之頂面的局部露出。再者，於此蝕刻步驟，係藉由在沿著半導體基板SB之主面的方向上，使比起封止圈SLG更靠近元件形成區域1A與劃線區域1B間之境界的部位的絶緣膜IF1及層間絶緣膜IL3開口，以形成凹溝D1。在凹溝D1的底面，使層間絶緣膜IL2之頂面的局部露出。然而，凹溝D1之形成深度，亦可係例如就到層間絶緣膜IL3之途中的深度為止。
接著，如圖6所示，以塗佈法而在半導體基板SB上形成具有感光性的膜(例如聚醯亞胺膜)之後，藉由對下層絶緣膜IF2進行曝光及顯影，而使下層絶緣膜IF2圖案化並形成開口部(第2開口部)。其後，藉由以燒結法使該膜凝固，以形成下層絶緣膜IF2。其後，在此，藉由去除以下部位的下層絶緣膜IF2，而使該配線M3之頂面露出；該部位係緊接著貫穿層間絶緣膜IL3及絶緣膜IF1的第1開口部、且係使構成電路之配線M3之頂面露出的開口部的上方。亦即，在絶緣膜IF2形成第2開口部，該第2開口部之口徑大於絶緣膜IF1之第1開口部的。
再者，在此，去除元件形成區域1A之端部及劃線區域1B的下層絶緣膜IF2。藉此，使緊接在凹溝D1、封止圈SLG之上方的絶緣膜IF1、以及劃線區域1B的絶緣膜IF1，由下層絶緣膜IF2露出。亦即，於俯視觀察下，僅在具有環狀佈局之封止圈SLG內側，保留下層絶緣膜IF2。
接著，如圖7所示，使用例如濺鍍法，在半導體基板SB上依序形成「阻隔金屬膜BM」及「種金屬膜(seed metal film)SM」。阻隔金屬膜BM係含有例如Ti(鈦)、TiN(氮化鈦)、Cr(鉻)、或Ta(鉭)的導體膜，種金屬膜SM例如係由Cu(銅)所構成。阻隔金屬膜BM及種金屬膜SM所構成之疊層膜，覆蓋著絶緣膜IF1、下層絶緣膜IF2及層間絶緣膜IL3之側壁、層間絶緣膜IL2之頂面的局部、以及配線M3之頂面的局部。
接著，如圖8所示，在半導體基板SB上形成光阻膜PR1。在此，藉由曝光・顯影步驟而形成光阻膜PR1所構成的圖案。光阻膜PR1覆蓋劃線區域1B之絶緣膜IF1之頂面、以及元件形成區域1A之端部的絶緣膜IF1。也就是說，在元件形成區域1A之端部，光阻膜PR1覆蓋凹溝D1；而在下層絶緣膜IF2附近之區域以外的區域，係覆蓋從下層絶緣膜IF2露出之絶緣膜IF1之頂面。然而，光阻膜PR1使得配線M3之頂面、以及露出配線M3之開口部之層間絶緣膜IL3、絶緣膜IF1及下層絶緣膜IF2的各自之表面露出。
亦即，光阻膜PR1覆蓋下層絶緣膜IF2之頂面的局部，並使下層絶緣膜IF2之側壁露出。緊接著從露出配線M3之下層絶緣膜IF2的開口部橫亙到凹溝D1側，形成了下層絶緣膜IF2的上方的種金屬膜SM，係由光阻膜PR1所覆蓋。
其後，亦可藉由稍微進行灰化，以去除殘留在種金屬膜SM之頂面上的光阻膜所構成的小殘渣。
接著，如圖9所示，藉由電鍍法，而在從光阻膜PR1露出之種金屬膜SM上，形成主導體膜MF。主導體膜MF係由例如Cu(銅)、Ni、Au、Ag、Pd或該等之疊層膜所構成，具有比配線M3更大的膜厚。主導體膜MF的膜厚，係例如5~12μm。而在藉由光阻膜PR1覆蓋住種金屬膜的區域，不會形成主導體膜MF。藉此，在使配線M3之頂面的局部露出之開口部內，係以阻隔金屬膜BM、種金屬膜SM及主導體膜MF而完全填滿。
再者，劃線區域1B側的上層絶緣膜IF2之端部之側壁及頂面，係受到與主導體膜MF分離之另一主導體膜MF所覆蓋，該主導體膜MF係將配線M3填入從絶緣膜IF1等露出之開口部內。又，主導體膜MF之膜厚，小於光阻膜PR1之膜厚。
接著，如圖10所示，在半導體基板SB上及光阻膜PR1上形成光阻膜PR2。在此，藉由曝光・顯影步驟而形成光阻膜PR2所構成的圖案。光阻膜PR2係使填入開口部內的主導體膜MF的局部之頂面露出，並覆蓋其他區域；該開口部係使配線M3從絶緣膜IF1等露出。故而，覆蓋住劃線區域1B側之上層絶緣膜IF3之端部之側壁及頂面的主導體膜MF，係由光阻膜PR2所覆蓋。再者，光阻膜PR1係由光阻膜PR2所覆蓋。
其後，亦可藉由稍微進行灰化，以去除殘留在主導體膜MF之頂面上的光阻膜所構成的小殘渣。
接著，如圖11所示，藉由電鍍法，在光阻膜PR2所露出之主導體膜MF之頂面上，依序形成金屬膜PM1、PM2以作為基底金屬膜。金屬膜PM1及PM2所構成之疊層膜，構成第2焊墊電極PD。金屬膜PM1係由例如Ni(鎳)所構成，具有例如1.5μm的膜厚。金屬膜PM2係由例如Au(金)所構成，具有例如2μm的膜厚。
接著，如圖12及圖13所示，去除光阻膜PR1、PR2，接下來去除主導體膜MF所露出之種金屬膜SM及阻隔金屬膜BM。其後，藉由稍微進行灰化，而去除下層絶緣膜IF2之表面的局部。藉此，去除因阻隔金屬膜BM的去除步驟等而產生在下層絶緣膜IF2之表面的損傷。又，於圖13，種金屬膜SM係視作與主導體膜MF一體化，而省略種金屬膜SM之圖示。
如圖13所示，藉由去除種金屬膜SM及阻隔金屬膜BM，各主導體膜MF就電氣性分離。藉此，電性連接至配線M3之頂面的阻隔金屬膜BM、種金屬膜SM(未圖示)及主導體膜MF所構成之疊層膜，就構成再配線RL。再者，未與配線M3電性連接的阻隔金屬膜BM、種金屬膜SM(未圖示)及主導體膜MF所構成之疊層膜， 就構成虛擬再配線DL。再配線RL及虛擬再配線DL係彼此分開，並未電性連接。再者，再配線RL構成電路，虛擬再配線DL並未構成電路。
如上所述，再配線RL及虛擬再配線DL，係由以相同成膜步驟所形成之阻隔金屬膜BM及主導體膜MF所構成。也就是說，再配線RL及虛擬再配線DL雖然分離，但可謂是彼此同層之膜。在此所謂之同層之膜，係指以同一步驟形成之膜。故而，形成1層膜後而將該膜分離成複數之情況下，那些複數之膜就是彼此同層之膜。
如圖12所示，在半導體基板(半導體晶圓)SB上，複數之元件形成區域1A以行列狀並排存在，在相鄰之元件形成區域1A彼此之間，存在有劃線區域(劃割線) 1B。也就是說，劃線區域1B係配置成格子狀。於俯視觀察下，在元件形成區域1A內，虛擬再配線DL具有矩形之環狀結構，以環繞形成有複數之再配線RL及半導體元件的區域。
如圖13所示，虛擬再配線DL之局部，係緊接在下層絶緣膜IF2的上方而配置。 虛擬再配線DL之該局部，係在緊接著下層絶緣膜IF2的上方，與再配線RL彼此相鄰。再者，虛擬再配線DL的其他局部，覆蓋住絶緣膜IF1之頂面，該絶緣膜IF1係在比下層絶緣膜IF2更偏向元件形成區域1A之端部側而從下層絶緣膜IF2露出。
在此，如同使用圖8~圖13所進行過的說明，形成光阻膜PR1所構成之光阻圖案，而形成主導體膜MF後，藉由不去除光阻膜PR1、而形成光阻膜PR2，以光阻膜PR2覆蓋光阻膜PR1。
相對於此，可思及在使用圖9所說明過的步驟後去除光阻膜PR1，其後再以塗佈法形成光阻膜PR2。但是，在此情況，由於以低電阻化為目的所形成之大膜厚的主導體膜MF之頂面、到主導體膜MF之旁邊的基底表面為止的階差較大，因此若要以塗佈法形成新的光阻膜PR2，則難以完全覆蓋主導體膜MF。倘若在第2焊墊電極PD之形成區域以外的部位有主導體膜MF露出，則會在露出部位形成金屬膜PM1、PM2，而產生不良。
在如上所述，於形成光阻膜PR2前就去除光阻膜PR1之情況下，為了防止因主導體膜MF露出所產生之該不良，在去除光阻膜PR1後所形成之光阻膜PR2，需要形成得非常厚。但是，在進行去除光阻膜PR1之步驟的情況下、以及將光阻膜PR2形成得非常厚的情況下，會產生半導體裝置之製造成本增加的問題。
相對於此，在本實施形態，由於光阻膜PR1填補了主導體膜MF之端部的階差，因此可以防止主導體膜MF從光阻圖案露出的情形。因此，由於可以防範不良之發生，所以可以提升半導體裝置之可靠度，進而提升半導體裝置之製程良率。
再者，由於光阻膜PR1填補了主導體膜MF之端部的階差，因此可以使光阻膜PR2的膜厚變薄，藉此可以降低半導體裝置的製造成本。再者，由於係以一次的步驟去除光阻膜PR1、PR2，因此可以降低光阻圖案之去除步驟，藉此而可以降低半導體裝置的製造成本。
接著，如圖14所示，在半導體基板SB之主面上，也就是絶緣膜IF1、下層絶緣膜IF2、虛擬再配線DL及再配線RL上，採用塗佈法而供給例如具有感光性之液狀的聚醯亞胺，而形成上層絶緣膜IF3。
接著，如圖15所示，藉由進行曝光・顯影步驟以去除上層絶緣膜IF3的局部，而在絶緣膜IF3形成開口部(第3開口部)。其後，燒結聚醯亞胺而加以固化並固定。 藉此而使第2焊墊電極PD之頂面、絶緣膜IF1之頂面、凹溝D1之側壁及凹溝D1之底面從上層絶緣膜IF3露出。此時，下層絶緣膜IF2之端部係維持在以虛擬再配線DL及上層絶緣膜IF3覆蓋的狀態。這是由於在藉由曝光・顯影而將上層絶緣膜IF3加工之際，若下層絶緣膜IF2之端部有所露出，則恐有顯影液導致下層絶緣膜IF2之端部溶解、下層絶緣膜IF2剝離之虞。
再配線RL除了以第2焊墊電極PD覆蓋住之頂面的局部以外，皆由上層絶緣膜IF3所覆蓋。再者，虛擬再配線DL的整體，皆由上層絶緣膜IF3所覆蓋。再配線RL與其他再配線RL之間、及再配線RL與虛擬再配線DL之間的各自之下層絶緣膜IF2之頂面，係由上層絶緣膜IF3所覆蓋。再者，在虛擬再配線DL之側壁、且係靠近元件形成區域1A之端部側之側壁，所鄰接之區域的絶緣膜IF1之頂面，係由上層絶緣膜IF3所覆蓋。位於比虛擬再配線DL之附近區域更偏向劃線區域1B側之位置的絶緣膜IF1，係由上層絶緣膜IF3露出。
接著，藉由切割半導體晶圓，製得複數之半導體晶片CP。也就是說，藉由切割劃線區域1B的半導體基板SB、及緊接在其上方的疊層膜而加以切削，來使半導體基板SB切割成晶片。此時，即使由於切割裝置之精度等而使切削位置偏離，只要比凹溝D1更偏向元件形成區域1A之中心側的區域未受切削，就不會產生問題。也就是說，凹溝D1有可能藉由切割而去除。
如此這般，由於凹溝D1係可以切削之部分，因此僅在較凹溝D1更為內側(元件形成區域1A的中心側)處，形成作為絶緣膜IF1上之結構體的下層絶緣膜IF2、各再配線及上層絶緣膜IF3，而在緊接著凹溝D1的上方，不形成該等之結構體。
如以上這般，製造作為本實施形態之半導體裝置的半導體晶片CP(參照圖1及圖16)。於下文中，針對本實施形態之半導體裝置之製造方法的效果，進行說明。
於使用本實施形態之半導體裝置的製造方法之情況下，可得之效果相同於使用圖1~圖3說明過的半導體裝置的效果。亦即，相較於使用圖23說明過的比較例，於本實施形態，如圖15所示，藉由在再配線RL與半導體晶片CP的端部之間、緊接在下層絶緣膜IF2的上方，設置不構成電路之虛擬再配線DL的局部，而縮小再配線RL旁邊之階差的高低差。藉此，由於再配線RL之側壁附近所形成之上層絶緣膜IF3的膜厚會變大，所以可以防止再配線RL之頂面端部(邊角)從上層絶緣膜IF3露出。因此，可以確保半導體裝置之可靠度。
再者，藉由設置虛擬再配線DL，就不再需要如圖24所示之比較例般，設置不形成再配線RL之寬廣區域。故而，由於可以削減晶片面積，因此可以提升半導體裝置的性能。因此，半導體裝置之可靠度及性能提升可以兼得。
再者，由於下層絶緣膜IF2之端部係以虛擬再配線DL所覆蓋，因此可以防止在以顯影步驟去除上層絶緣膜IF3的局部之際，顯影液使下層絶緣膜IF2之端部溶解、下層絶緣膜IF2剝離的情形。
＜關於變形例1＞ 接著，以圖16繪示本實施形態之半導體裝置之變形例1的剖面圖。圖16係與圖2相同，為繪示半導體晶片之端部的剖面圖。圖16所示之半導體晶片CP，相較於使用圖2所說明過的結構，不同點在於：虛擬再配線DL的局部從上層絶緣膜IF3露出。亦即，虛擬再配線DL之側壁、且係靠近半導體晶片CP之端部側之側壁的上端部分，從上層絶緣膜IF3露出。
即使在如此這般，虛擬再配線DL的局部從上層絶緣膜IF3的局部露出的情況下，也由於虛擬再配線DL和再配線RL不同，沒有構成電路，因此不會產生問題。也就是說，由於虛擬再配線DL並未構成電路，所以即使虛擬再配線DL從上層絶緣膜IF3露出，而導致虛擬再配線DL氧化等，亦不致影響半導體裝置的動作，不會降低半導體裝置之可靠度。
再者，由於不需要藉由上層絶緣膜IF3完全覆蓋作為半導體晶片CP內之最外周配線的虛擬再配線DL，因此不需要使上層絶緣膜IF3的膜厚加大。故而，可以壓低在形成上層絶緣膜IF3之際所供給之液狀之聚醯亞胺的黏性。因此，由於可以提升塗佈聚醯亞胺膜時的填補性，所以可以提升半導體裝置之可靠度。
＜關於變形例2＞ 以圖17繪示本實施形態之半導體裝置之變形例2的俯視圖。圖17係與圖1相同，為繪示半導體晶片的俯視圖。在使用圖1所說明過的半導體晶片CP，虛擬再配線DL係沿著半導體晶片CP的邊緣部而環狀地形成，但圖17所示之變形例的半導體晶片CP，其虛擬再配線DL並非環狀地形成。
也就是說，在變形例的半導體晶片CP，虛擬再配線DL在半導體晶片CP之端部、與構成電路之再配線RL之間，將虛擬再配線DL配置成緊接在下層絶緣膜IF2的上方這點，係與使用圖1及圖2所說明過的結構相同。然而，在圖17所示之變形例，僅在再配線RL、與該再配線RL附近的半導體晶片CP之端部之間，形成虛擬再配線DL；而在半導體晶片CP的端部附近未配置再配線DL的區域，並未形成虛擬再配線DL。亦即，實施形態1的虛擬配線DL雖係沿著半導體晶片CP之邊緣部而連續性地形成，但在此圖17的變形例，係不連續地形成。換言之，虛擬再配線DL之末端，係在與該虛擬再配線DL之側壁相向的再配線RL之側壁的端部， 且係沿著半導體基板之主面的方向的端部附近。
如此這般，於本變形例，僅在需要防止再配線RL從上層絶緣膜IF3(參照圖2)露出之部位，配置虛擬再配線DL。又，於圖2，雖然與下層絶緣膜IF2之端部之頂面及側壁相接的虛擬再配線DL覆蓋著下層絶緣膜IF2，但在本變形例中，在未形成虛擬再配線DL的區域，上層絶緣膜IF3係與下層絶緣膜IF2之端部之頂面及側壁相接，覆蓋著下層絶緣膜IF2之端部。
於本變形例，可得與使用圖1及圖2說明過的半導體裝置相同的效果。
在此，由於再配線(包含虛擬再配線DL)為了使上層絶緣膜IF3燒結，而在進行燒結時會縮得很小，因此產生造成半導體晶圓翹曲的問題。由於再配線的膜厚大於疊層配線層內的配線，因此這種問題會更為顯著。相對於此，在本變形例，藉由將虛擬再配線DL的形成位置，限定在再配線RL、與該再配線RL附近的半導體晶片CP之端部之間，故相較於如圖1所示之佈局，可以降低在俯視觀察下的半導體晶片CP整體的虛擬再配線DL佔有率。藉此，可以防止因為在寬廣範圍形成再配線而導致之半導體晶圓翹曲。因此，可以提升半導體裝置之可靠度，並且可以提升半導體裝置製造之良率。
再者，藉由防止半導體晶圓翹曲，而在使用真空夾頭等來固定並搬運半導體晶圓之際，可以防止由於半導體晶圓翹曲而導致半導體晶圓難以固定、發生搬送異常的情形。
(實施形態2) 接著，針對實施形態2之半導體裝置，使用圖18及圖19進行說明。圖18之剖面圖，繪示作為本實施形態之半導體裝置的半導體晶片之端部。以及圖19之剖面圖，繪示作為本實施形態之半導體裝置的半導體晶片裝載在基板上的結構。
如圖18所示，本實施形態之半導體裝置之結構，除了上層絶緣膜IF3的形狀、以及從虛擬再配線DL到半導體晶片CP之端部為止的距離以外，皆與在前述實施形態1使用圖2所說明過的結構相同。亦即，如圖18所示，本實施形態之上層絶緣膜IF3，露出虛擬再配線DL之側壁，並且是半導體晶片CP之端部側之側壁。再者，從虛擬再配線DL到半導體晶片CP之端部為止的距離，基於未形成覆蓋虛擬再配線DL的局部之側壁的上層絶緣膜IF3，而縮小了其相當的份量。
如同針對前述實施形態1之變形例1(參照圖16)所作的說明，即使虛擬再配線DL的局部從上層絶緣膜IF3露出也沒有問題。有鑑於此，於本實施形態，緊接在從下層絶緣膜IF2露出之絶緣膜IF1的上方，使虛擬再配線DL之側壁從上層絶緣膜IF3露出。
相對於此，位在緊接著下層絶緣膜IF2上方的虛擬再配線DL之側壁，則完全受到上層絶緣膜IF3覆蓋。此係為了藉由使彼此相鄰之虛擬再配線DL、與再配線RL之間的上層絶緣膜IF3的膜厚保持為較大，而防止再配線RL從上層絶緣膜IF3露出，並且使並未受到虛擬再配線DL覆蓋的下層絶緣膜IF2，以上層絶緣膜IF3覆蓋。
如圖17所示，將虛擬再配線DL僅配置在半導體晶片CP的端部附近的局部區域之情況下，若套用本實施形態之結構，則在未形成虛擬再配線DL的區域，與下層絶緣膜IF2相接的上層絶緣膜IF3，會覆蓋下層絶緣膜IF2之端部之側壁及頂面。又，在此，虛擬再配線DL之頂面的局部，也會從上層絶緣膜IF3露出。
於本實施形態，由於在凹溝D1與虛擬再配線DL之間並不形成上層絶緣膜IF3，因此可以縮小虛擬再配線DL與凹溝D1或半導體晶片CP之端部之間的距離。 也就是說，可以得到與前述實施形態1相同的效果，除此之外，還可以縮小晶片面積。
在此情況下，封止圈SLG與虛擬再配線DL，於俯視觀察下，可以配置成重疊。也就是說，虛擬再配線DL之凹溝D1側之側壁、與封止圈SLG之凹溝D1側之端部，可以配置成在俯視觀察下係重疊之位置。故而，在沿著半導體基板SB之主面的方向上，從最靠近半導體晶片CP之端部的再配線RL、到封止圈SLG之靠近凹溝D1側之端部為止的區域(封止圈區域)的寬度，係例如10~27μm。也就是說， 例如在前述方向上，虛擬再配線DL、到封止圈SLG之凹溝D1側之端部為止的寬度，幾乎為0μm，在前述方向上的虛擬再配線DL的寬度，係5~12μm，在前述方向上的虛擬再配線DL與再配線RL之間的距離，係5~15μm。
如圖19所示，若將本實施形態之半導體晶片CP裝載於基板PSB上，於進行黏接後就將半導體晶片CP以密封體MD覆蓋的情況下，則作為構成密封體MD之絶緣體的模製樹脂、與虛擬再配線DL的局部會接觸。因此，雖然虛擬再配線DL會由於密封體MD內的鹵素或水份而容易氧化，但因為虛擬再配線DL並未構成電路，所以半導體裝置之可靠度不會降低。
(實施形態3) 接著，針對實施形態3之半導體裝置，使用圖20進行說明。圖20之剖面圖，繪示作為本實施形態之半導體裝置的半導體晶片之端部。
如圖20所示，本實施形態之半導體裝置之結構，除了虛擬再配線DL僅形成於緊接著下層絶緣膜IF2的上方這點以外，皆與在前述實施形態1使用圖2所說明過的結構相同。亦即，虛擬再配線DL的局部之側壁，皆存在於緊接著下層絶緣膜IF2的上方；而緊接在從下層絶緣膜IF2露出之絶緣膜IF1的上方，並未形成虛擬再配線DL。換言之，虛擬再配線DL係離開下層絶緣膜IF2的末端處。
也就是說，在再配線RL與下層絶緣膜IF2之端部之間，形成虛擬再配線DL整體。藉此可以得到與前述實施形態1相同的效果。然而，與前述實施形態1不同，由於下層絶緣膜IF2之端部並未以虛擬再配線DL覆蓋，因此在以顯影步驟去除層絶緣膜IF3的局部之際，若下層絶緣膜IF2露出，則無法防止顯影液溶解下層絶緣膜IF2的端部。故而，於本實施形態，需要對上層絶緣膜IF3進行顯影處理，以使下層絶緣膜IF2之端部不會露出。
在此，由於虛擬再配線DL係配置在下層絶緣膜IF2的端部附近，所以在虛擬再配線DL之側壁，同時靠近係半導體晶片CP之端部側之側壁附近，會形成大的階差。故而，與使用圖23及圖24所說明過的比較例相同，本實施形態之虛擬再配線DL的局部有可能因為製造偏差，而從上層絶緣膜IF3露出。但是，由於虛擬再配線DL並未構成電路，因此即使因為與密封體MD(參照圖3)接觸而使氧化進行，也不會降低半導體裝置之可靠度。
(實施形態4) 接著，針對實施形態4的半導體裝置，使用圖21及圖22進行說明。圖21及圖22之剖面圖，繪示作為本實施形態之半導體裝置的半導體晶片之端部。本實施形態之半導體裝置，相較於在前述實施形態1所說明過的結構，係將包含虛擬再配線的配線(膜厚調整用再配線)的高度設得更高。亦即，如圖21及圖22所示，在此藉由形成與虛擬再配線DL之頂面相接的金屬膜PM1、以及形成於金屬膜PM1上的金屬膜PM2所構成的疊層膜，而使膜厚調整用再配線的高度變高。
緊接在虛擬再配線DL的上方形成之金屬膜PM1、PM2所構成的該疊層膜，構成虛擬焊墊電極DP。虛擬焊墊電極DP係不構成電路的金屬膜。金屬膜PM1例如係由Ni(鎳)所構成，金屬膜PM2係不易氧化的貴金屬，例如由Au(金)、或鈀(Pd)、或該等之合金所構成。
虛擬焊墊電極DP係在使用圖10所說明過的步驟，使在之後的步驟成為虛擬再配線DL之主導體膜MF之頂面從光阻膜PR2露出；而在使用圖11所說明過的步驟，可以和第2焊墊電極PD同時形成。也就是說，構成第2焊墊電極PD的金屬膜PM1、與構成虛擬焊墊電極DP的金屬膜PM1，彼此係同層之膜；而構成第2焊墊電極PD的金屬膜PM2、與構成虛擬焊墊電極DP的金屬膜PM2，彼此係同層之膜。
於本實施形態，藉由在虛擬再配線DL上形成虛擬焊墊電極DP，而可以使包含虛擬再配線DL之膜、且係為了調整上層絶緣膜IF3之膜厚而設置之膜的高度變高。藉此，在上層絶緣膜IF3之形成步驟中塗佈聚醯亞胺時，可以降低流入劃線區域側之階差的聚醯亞胺的量，而可以提升構成電路之再配線RL的被覆性。
於圖21，與圖2所示之結構相同，繪示一剖面，其係將虛擬再配線DL，形成為連綿於緊接著從下層絶緣膜IF2露出之絶緣膜IF1的上方之區域、到緊接在下層絶緣膜IF2之上方區域的情況下的半導體晶片CP的剖面。於圖22之繪示，和圖20所示之結構相同，係將虛擬再配線DL整體緊接在下層絶緣膜IF2的上方形成之情況的半導體晶片CP剖面。
於圖22所示之結構，相較於圖20所示之結構，由於包含虛擬再配線DL之膜厚調整用膜的高度變高，因此上層絶緣膜IF3對於膜厚調整用膜的被覆性下滑，半導體晶片CP之端部側的膜厚調整用膜之上部從上層絶緣膜IF3露出的可能性昇高。但是，由於膜厚調整用膜之最上部係由不易氧化之金屬膜PM2所構成，所以即使在膜厚調整用膜之上部從上層絶緣膜IF3露出的情況下，也不易發生氧化。再者，即使發生氧化，也由於虛擬再配線DL並未構成電路，因此半導體裝置之可靠度不會降低。
以上，針對本案發明人團隊所為之發明，基於其實施形態而具體地進行了說明，但本發明並不限定於前述實施形態，可在不脫離其要旨之範圍內進行各種變更，該等變更亦包括在本發明之範圍內，自不待言。
1A‧‧‧元件形成區域 1B‧‧‧劃線區域 BM‧‧‧阻隔金屬膜 CL‧‧‧層間絶緣膜 CP‧‧‧半導體晶片 D1‧‧‧凹溝 DL‧‧‧虛擬再配線(虛擬圖案) IF1‧‧‧絶緣膜 IF2‧‧‧下層絶緣膜 IF3‧‧‧上層絶緣膜 IL1~IL3‧‧‧層間絶緣膜 M1、M2‧‧‧配線 M3‧‧‧配線(第1焊墊電極) MF‧‧‧主導體膜 PD‧‧‧基底金屬膜(第2焊墊電極) PG‧‧‧接觸窗插塞 PM1、PM2‧‧‧金屬膜 PSB‧‧‧基板 PR1、PR2‧‧‧光阻膜 PW‧‧‧配線 Q1、Q2‧‧‧MISFET RL‧‧‧再配線 SB‧‧‧半導體基板 SLG‧‧‧封止圈 V1、V2‧‧‧層間連接點 MD‧‧‧密封體 BW‧‧‧焊線 SM‧‧‧種金屬膜
【圖1】實施形態1之半導體裝置的俯視圖。 【圖2】實施形態1之半導體裝置的剖面圖。 【圖3】實施形態1之半導體裝置的基板上所裝載之結構的剖面圖。 【圖4】實施形態1之半導體裝置之製程當中的剖面圖。 【圖5】接續圖4之半導體裝置之製程當中的剖面圖。 【圖6】接續圖5之半導體裝置之製程當中的剖面圖。 【圖7】接續圖6之半導體裝置之製程當中的剖面圖。 【圖8】接續圖7之半導體裝置之製程當中的剖面圖。 【圖9】接續圖8之半導體裝置之製程當中的剖面圖。 【圖10】接續圖9之半導體裝置之製程當中的剖面圖。 【圖11】接續圖10之半導體裝置之製程當中的剖面圖。 【圖12】接續圖11之半導體裝置之製程當中的俯視圖。 【圖13】接續圖11之半導體裝置之製程當中的剖面圖。 【圖14】接續圖13之半導體裝置之製程當中的剖面圖。 【圖15】接續圖14之半導體裝置之製程當中的剖面圖。 【圖16】實施形態1之變形例1之半導體裝置的剖面圖。 【圖17】實施形態1之變形例2之半導體裝置的俯視圖。 【圖18】實施形態2之半導體裝置的俯視圖。 【圖19】實施形態2之半導體裝置的基板上所裝載之結構的剖面圖。 【圖20】實施形態3之半導體裝置的剖面圖。 【圖21】實施形態4之半導體裝置的剖面圖。 【圖22】實施形態4之半導體裝置的剖面圖。 【圖23】比較例之半導體裝置的剖面圖。 【圖24】比較例之半導體裝置的剖面圖。
BM‧‧‧阻隔金屬膜
CL‧‧‧層間絶緣膜
CP‧‧‧半導體晶片
D1‧‧‧凹溝
DL‧‧‧虛擬再配線(虛擬圖案)
IF1‧‧‧絶緣膜
IF2‧‧‧下層絶緣膜
IF3‧‧‧上層絶緣膜
IL1~IL3‧‧‧層間絶緣膜
M1、M2‧‧‧配線
M3‧‧‧配線(第1焊墊電極)
MF‧‧‧主導體膜
PD‧‧‧基底金屬膜(第2焊墊電極)
PG‧‧‧接觸窗插塞
PM1、PM2‧‧‧金屬膜
Q1、Q2‧‧‧MISFET
RL‧‧‧再配線
SB‧‧‧半導體基板
SLG‧‧‧封止圈
V1、V2‧‧‧層間連接點

Claims (28)

  1. 一種半導體裝置之製造方法，包括以下步驟： (a)準備一半導體基板之步驟，該半導體基板具有元件形成區域、以及包圍著該元件形成區域的劃線區域，且在該元件形成區域上具有複數之配線層、以及形成於該複數之配線層的最上層的焊墊電極； (b)在該焊墊電極上形成具有第1開口部之第1絶緣膜的步驟； (c)在該第1絶緣膜上形成具有第2開口部之第2絶緣膜的步驟； (d)在該第2絶緣膜上，形成透過該第1及第2開口部而與該焊墊電極電性連接之再配線的步驟； (e)在該第2絶緣膜上，且係比該再配線更靠近劃線區域的區域形成虛擬圖案的步驟；以及 (f)形成第3絶緣膜之步驟，該第3絶緣膜在該再配線上具有第3開口部，且該第3絶緣膜係形成於該再配線上與該虛擬圖案上。
  2. 如申請專利範圍第1項之半導體裝置之製造方法，其中， 該第3絶緣膜覆蓋該虛擬圖案的局部。
  3. 如申請專利範圍第2項之半導體裝置之製造方法，其中， 該第3絶緣膜覆蓋該虛擬圖案的整體。
  4. 如申請專利範圍第1項之半導體裝置之製造方法，其中， 在該元件形成區域與該劃線區域之間，形成有封止圈，該封止圈係以與該複數之配線層同層的導電性膜所構成； 該虛擬圖案，形成於該封止圈與該再配線之間、或是該封止圈上。
  5. 如申請專利範圍第4項之半導體裝置之製造方法，其中， 在該第1絶緣膜，係於較該封止圈更靠近該劃線區域側，形成凹溝。
  6. 如申請專利範圍第1項之半導體裝置之製造方法，其中， 該虛擬圖案係與該再配線形成為同層。
  7. 如申請專利範圍第1項之半導體裝置之製造方法，其中， 該(e)步驟中之該虛擬圖案的形成，係與該(d)步驟之該再配線的形成，以同一步驟進行。
  8. 如申請專利範圍第1項之半導體裝置之製造方法，其中，更包括以下步驟： (g)於該(d)步驟後，於該第3開口部內的該再配線上，形成基底金屬膜； 該(e)步驟之該虛擬圖案的形成，係與該(d)步驟之該再配線的形成、以及該(f)步驟之該基底金屬膜的形成，以同一步驟進行。
  9. 如申請專利範圍第1項之半導體裝置之製造方法，其中， 於該(f)步驟，係使用塗佈法，以形成由有機膜構成之該第3絶緣膜。
  10. 如申請專利範圍第1項之半導體裝置之製造方法，其中， 該焊墊電極，係由以鋁為主成分之材料所構成； 該再配線，係由以銅為主成分之材料所構成，且以較該焊墊電極更厚的膜厚形成。
  11. 如申請專利範圍第1項之半導體裝置之製造方法，其中， 該虛擬圖案，與該再配線係電性分離。
  12. 如申請專利範圍第11項之半導體裝置之製造方法，其中， 於該元件形成區域之該半導體基板，形成有MISFET； 該焊墊電極，係與該MISFET電性連接； 該虛擬圖案，並未與該MISFET電性連接。
  13. 一種半導體裝置，包括： 半導體基板，具有元件形成區域、以及包圍著該元件形成區域的劃線區域； 複數之配線層，形成於該元件形成區域上； 焊墊電極，形成於該複數之配線層的最上層； 第1絶緣膜，形成於該焊墊電極上，且具有第1開口部； 第2絶緣膜，形成於該第1絶緣膜上，且具有第2開口部； 再配線，形成於該第2絶緣膜上，且透過該第1及第2開口部而與該焊墊電極電性連接； 虛擬圖案，配置在該第2絶緣膜上、且係在較該再配線更靠近劃線區域之區域；以及 第3絶緣膜，在該再配線上具有第3開口部，且形成於該再配線上與該虛擬圖案上。
  14. 如申請專利範圍第13項之半導體裝置，其中， 該第3絶緣膜覆蓋該虛擬圖案的局部。
  15. 如申請專利範圍第14項之半導體裝置，其中， 該第3絶緣膜覆蓋該虛擬圖案的整體。
  16. 如申請專利範圍第13項之半導體裝置，其中， 在該元件形成區域與該劃線區域之間，形成有封止圈，該封止圈係以與該複數之配線層同層的導電性膜所構成； 該虛擬圖案，形成於該封止圈與該再配線之間、或是該封止圈上。
  17. 如申請專利範圍第16項之半導體裝置，其中， 在該第1絶緣膜，係於較該封止圈更偏向該劃線區域側，形成凹溝。
  18. 如申請專利範圍第13項之半導體裝置，其中， 該虛擬圖案，包含與該再配線為同層之膜。
  19. 如申請專利範圍第13項之半導體裝置，其中， 具有形成於該第3開口部內之該再配線上的基底金屬膜； 該虛擬圖案，包含與該再配線及該基底金屬膜為同層之膜。
  20. 如申請專利範圍第19項之半導體裝置，其中， 該基底金屬膜，係由Ni及Au之疊層膜所形成。
  21. 如申請專利範圍第13項之半導體裝置，其中，更包括： 基底金屬膜，形成於該第3開口部內的該再配線上； 外部連接端子，形成於該基底金屬膜上；以及 模製樹脂，覆蓋該外部連接端子、該第3絶緣膜及該虛擬圖案； 該再配線，不與該模製樹脂接觸。
  22. 如申請專利範圍第13項之半導體裝置，其中， 該第3絶緣膜，係以塗佈法形成之有機膜。
  23. 如申請專利範圍第13項之半導體裝置，其中， 該焊墊電極，係由以鋁為主成分之材料所構成； 該再配線，係由以銅為主成分之材料所構成，且以較該焊墊電極更厚的膜厚形成。
  24. 如申請專利範圍第13項之半導體裝置，其中， 該虛擬圖案，與該再配線係電性分離。
  25. 如申請專利範圍第24項之半導體裝置，其中， 於該元件形成區域之該半導體基板，形成有MISFET； 該焊墊電極，係與該MISFET電性連接； 該虛擬圖案，並未與該MISFET電性連接。
  26. 如申請專利範圍第13項之半導體裝置，其中， 該虛擬圖案，係沿著該劃線區域而配置一整圈。
  27. 如申請專利範圍第13項之半導體裝置，其中， 該虛擬圖案，於俯視觀察下，係沿著該半導體基板的外周部，而環狀地形成。
  28. 如申請專利範圍第13項之半導體裝置，其中， 該虛擬圖案的末端，係在與該虛擬圖案相向之該再配線之側壁的端部、且係在沿著該半導體基板之主面的方向上的端部附近。
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