JP2012221984A

JP2012221984A - 半導体装置及びその製造方法

Info

Publication number: JP2012221984A
Application number: JP2011082737A
Authority: JP
Inventors: Eiji Kurose; 英司黒瀬
Original assignee: Semiconductor Components Industries LLC
Current assignee: Semiconductor Components Industries LLC
Priority date: 2011-04-04
Filing date: 2011-04-04
Publication date: 2012-11-12

Abstract

【課題】ウエハをダイシングしてＷＬＰを個別化する際、スクライブ領域の半導体基板に入ったクラックが、素子形成領域まで延在しても外観検査で除去できるようにする。または、クラックが素子形成領域に延在することを防止する。また、素子形成領域を被覆する保護膜となる樹脂層がスクライブ領域で剥がれる不良の撲滅を図る。
【解決手段】パッシベーション膜５上を被覆する第１樹脂層６及び第２樹脂層２２の端部を、素子形成領域１８ａの外周部に設置したシールリング１７の内側とする。それにより、ダイシング時にスクライブ領域１８ｂに発生する半導体基板１のクラック２０が、素子形成領域１８ａまで延在した場合でも外観検査で識別できる。または、スクライブ領域１８ｂのＴＥＧ領域１５と素子形成領域１８ａとの間のスクライブ領域１８ｂの半導体基板１にクラック阻止用トレンチ２４を形成する。

【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、特にＷＬＰ（ＷａｆｅｒＬｅｖｅｌｃｈｉｐｓｉｚｅＰａｃｋａｇｅ）の端側面を起点として、素子形成領域に向かい半導体基板内に発生するクラックの除去、またはその防止に関するものである。

電子機器にセットされる半導体装置には、携帯電話等の携帯情報機器に採用されるため、小型化、薄型化、軽量化の要件を満たすＣＳＰと呼ばれる、内蔵される半導体素子と同等のサイズを有する半導体装置が採用されている。これらのＣＳＰの中でも特に小型のものとしてＷＬＰがある。図４は、従来例のＷＬＰの個別化する前の、ウエハ状態でのスクライブ領域１８ｂとそれに隣接する素子形成領域１８ａの部分を拡大して示している。

同図の符号の詳細については後述するが、素子形成領域１８ａには複数の絶縁膜４等、金属配線層７等が多層で形成され、スクライブ領域１８ｂにはＴＥＧ（ＴｅｓｔＥｌｅｍｅｎｔＧｒｏｕｐ）領域１５を構成するＴＥＧ配線層３１等、複数の絶縁膜４等、不図示のデバイス素子等が形成される。素子形成領域１８ａの複数の絶縁膜４等とスクライブ領域１８ｂの複数の複数の絶縁膜４等は連続している。

但し、シリコン窒化膜等からなるパッシベーション膜５は硬くてもろいので、ダイシング工程での応力によりスクライブ領域１８ｂのパッシベーション膜５に、クラックが入りやすい。従って、同図に示すように、該スクライブ領域１８ｂのパッシベーション膜５に入ったクラックが、素子形成領域１８ａのパッシベーション膜５まで延在するのを阻止するため、スクライブ領域１８ｂにパッシベーション膜除去溝２１を形成し、両領域のパッシベーション膜５を分離している。パッシベーション膜除去溝２１の一部上から素子形成領域１８ａ上まで延在して第１樹脂層６で被覆される。

この状態で、スクライブライン１９を中心として、ウエハをダイシングして各ＷＬＰを個別化すると、ＴＥＧ領域１５の絶縁膜４等にクラックが入った場合、該クラックが連続している素子形成領域１８ａ部分の絶縁膜４等まで延在する場合がある。素子形成領域１８ａ部分の絶縁膜４等にクラックが入ると、素子特性に影響を与え、歩留まり上、信頼性上問題となる。

以下の特許文献１では、図５に示すように、素子形成領域１８ａの複数の絶縁膜４等とスクライブ領域１８ｂの複数の絶縁膜４等が連続しないように、スクライブ領域１８ｂに絶縁膜の存在しない、半導体基板１の露出した絶縁膜除去溝２１ａを形成している。係る絶縁膜除去溝２１ａが存在することにより、ＴＥＧ領域１５の絶縁膜４等にクラックが発生した場合でも、素子形成領域１８ａの内部の絶縁膜４等までクラックが連続して延在するのを防止できる旨が開示されている。

なお、図５の図４、図１等との同一符号は同一構成要素を示す。

特開２０１１−１４６０５号公報

上記特許文献１に開示された図５に示す絶縁膜除去溝２１ａにより、ＴＥＧ領域１５の絶縁膜４等に入ったクラックが、素子形成領域１８ａの絶縁膜４等まで延在することを防止することができる。しかし、ウエハをダイシングする場合、スクライブライン１９を中心に最適なブレード厚のダイシングブレードで最適なダイシング条件でダイシングするにもかかわらず、図５に示すように、半導体基板１にクラック２０が入る場合がある。

クラック２０は絶縁膜４等に発生するのではないので、半導体基板１に発生するため絶縁膜除去溝２１ａによって、その進行を止めることはできない。その結果、クラック２０は、素子形成領域１８ａ内まで侵入する場合があり、不純物拡散層等まで到達すると素子特性を劣化させる。

ダイシング時に半導体基板１に入るクラック２０は、図５に示す場合に限られず、従来例に於いても図４に示すように発生する場合がある。係るクラック２０は半導体基板１に発生するので半導体基板１の上部から、その存在を確認しにくい。従って、クラック２０の発生したＷＬＰを外観検査で不良として除去することが難しい。

また、ダイシング時には、図５に示すＴＥＧ領域１５が殆どダイシングで除去される状態となり、スクライブ領域１８ｂの半導体基板１と接着する第１樹脂層６の端部にダイシングブレードが当たり、半導体基板１と接着している第１樹脂層６が剥離して外観不良となる場合もある。同様に、従来例を示す図４に於いても、第１樹脂層６が剥離して外観不良となる場合もある。

図５の半導体基板１または従来例の図４の絶縁膜４と接触する第１樹脂層６の端部は、該第１の樹脂層６をポリイミド等の流動性のある材料を塗布して形成することから、樹脂だれが起こりやすく、スクライブ領域１８ｂ内をスクライブライン１９側に拡がりやすく、ダイシングブレードに当たりやすくなる。

半導体基板１にダイシングに伴うクラック２０が発生した場合でも外観検査で除去できるようにすること、第１樹脂層６がその端部から剥がれる外観不良の発生を撲滅すること、究極的にはクラック２０が素子形成領域１８ａ内まで延在できないようにすることが必要になる。

本発明の半導体装置は、素子形成領域と前記素子形成領域を取り囲むスクライブ領域を有する半導体基板と、前記素子形成領域内の外周部に設置され、該素子形成領域を取り囲むように配置されるシールリングと、前記素子形成領域の最上層を被覆するパッシベーション膜と、前記パッシベーション膜上に形成される一層または二層からなる樹脂層と、を備え、前記樹脂層が前記シールリングの内側の前記素子形成領域上に形成されることを特徴とする。

また、本発明の半導体装置は、前記スクライブ領域に前記素子形成領域を取り囲む形でパッシベーション膜除去溝が形成されることを特徴とする。

また、本発明の半導体装置は、前記スクライブ領域にＴＥＧ領域が形成されていることを特徴とする。

また、本発明の半導体装置は、前記素子形成領域と前記ＴＥＧ領域に挟まれた前記スクライブ領域にパッシベーション膜除去溝が形成されることを特徴とする。

また、本発明の半導体装置は、前記パッシベーション膜除去溝の底面から前記半導体基板内まで延在するクラック阻止用トレンチが形成されることを特徴とする。

また、本発明の半導体装置の製造方法は、素子形成領域と前記素子形成領域を取り囲むスクライブ領域を有する半導体基板であって、前記素子形成領域内の外周部に設置され、該素子形成領域を取り囲むように配置するシールリングを形成する工程と、前記素子形成領域の最上層を被覆するパッシベーション膜を形成する工程と、前記パッシベーション膜上に一層または二層からなる樹脂層を形成する工程と、を有し、前記樹脂層を前記シールリングの内側の前記素子形成領域上に形成することを特徴とする。

また、本発明の半導体装置の製造方法は、前記スクライブ領域に前記素子形成領域を取り囲む形でパッシベーション膜除去溝を形成することを特徴とする。

また、本発明の半導体装置の製造方法は、前記スクライブ領域にＴＥＧ領域を形成することを特徴とする。

また、本発明の半導体装置の製造方法は、前記素子形成領域と前記ＴＥＧ領域に挟まれた前記スクライブ領域にパッシベーション膜除去溝を形成することを特徴とする。

また、本発明の半導体装置の製造方法は、前記パッシベーション膜除去溝の底面から前記半導体基板内まで延在するクラック阻止用トレンチを形成することを特徴とする。

本発明の半導体装置及びその製造方法によれば、ウエハをダイシングしてＷＬＰを個別化するとき、半導体基板に入ったクラックが素子形成領域に延在したとしても外観検査で除去することができる。または、クラックが素子形成領域まで延在することを防止することができる。更に、スクライブ領域に樹脂層が形成されないので樹脂剥がれ不良も解消する。

本発明の第１の実施形態における半導体装置及びその製造方法を示す断面図である。本発明の他の実施形態における半導体装置を示す断面図である。本発明の第２の実施形態における半導体装置及びその製造方法を示す断面図である。従来の半導体装置を示す断面図である。特許文献１の半導体装置の断面図である。

〔第１の実施形態〕
本実施形態の半導体装置及びその製造方法について、図１に基づいて、以下に説明する。従来例を示す図４との相違点は、第１樹脂層６及び第２樹脂層２２のバンプ電極１１側と反対側の端部の位置である。

従来は、図４に示したように、第１樹脂層６は、素子形成領域１８ａ上からパッシベーション膜除去溝２１上の一部まで延在し被覆し、絶縁膜４と接触している。また、第２樹脂層２２は、スクライブ領域１８ｂまで延在することなく素子形成領域１８ａを被覆するが、シールリング１７の外側まで延在している。

それに対して、本実施形態では、図１に示すように、第１樹脂層６、第２樹脂層２２のいずれもスクライブ領域１８ｂまで延在することがなく、シールリング１７より内側の素子形成領域１８ａのみを被覆している点で異なる。この場合、スクライブ領域１８ｂは素子形成領域１８ａを取り囲んで形成されている。また、シールリング１７は、素子形成領域１８ａ内の外周部に設置され、素子形成領域１８ａを取り囲むように配置されている。

スクライブ領域１８ｂをスクライブライン１９を中心として、ダイシングしたときスクライブ領域１８ｂの半導体基板１にクラック２０が入る可能性があることは図４に示す従来例と変わらない。従って、スクライブ領域１８ｂの半導体基板１に入ったクラック２０が素子形成領域１８ａまで延在する可能性があることも図４に示す従来例と変わらない。

しかし、本実施形態では図１に示すように、膜厚が厚く、光の透過性の悪い第１の樹脂層６、第２の樹脂層２２それぞれの端部がシールリング１７より内側の素子形成領域１８ａまで後退しているため、樹脂層６、樹脂層２２で被覆されていないシールリング１７の下方近辺の領域までは、外観検査工程でクラック２０の有無の識別が可能になる。従って、クラック２０の入ったＷＬＰは不良品として除去できるので信頼性上の懸念が払拭される。

また、樹脂層６、樹脂層２２のいずれもが、シールリング１７の内側の素子形成領域１８ａ上に形成され、スクライブ領域１８ｂに形成されないことから、従来問題になっていたスクライブ領域１８ｂ上の第１樹脂層６の端部が、ダイシングブレードに当たり樹脂層剥がれが発生するという問題も解消される。

本実施形態の半導体装置の製造方法は、図４に示す従来の半導体装置と同様なので、以下に図1に基づいて簡単に説明する。先ず、必要な不純物拡散層等が形成された半導体基板１に熱酸化等により第１の絶縁膜２を形成する。次に、該第１の絶縁膜に所定のフォトエッチング工程を経てコンタクトホールを形成する。

次に、所定の方法で第１の絶縁膜２上に、該コンタクトホールを介して、半導体基板１と接続するアルミニューム（Ａｌ）等からなる第１の配線層７を形成する。また、同時にアルミニューム（Ａｌ）等からなる第１のシールリング１２及び第１のＴＥＧ配線層３１を形成する。この場合、第１の絶縁膜にコンタクトホールを形成して、該コンタクトホールを介して、第１のシールリング１２を半導体基板１と接続させても良い。

次に、第１の配線層７を含む半導体基板１上にＣＶＤ法等の所定の方法で第２の絶縁膜３を堆積する。次に、第２の絶縁膜３に所定のフォトエッチング工程を経てスルーホールを形成し、該スルーホールを介して、所定の方法で第１の配線層７と接続する第２の配線層８、第１のシールリング１２と接続する第２のシールリング１３、及び第１のＴＥＧ配線層３１と接続する第２のＴＥＧ配線層３２を形成する。

次に、第２の配線層８を含む半導体基板１上にＣＶＤ法等の所定の方法で第３の絶縁膜４を堆積する。次に、第３の絶縁膜４に所定のフォトエッチング工程を経てスルーホールを形成し、該スルーホールを介して、所定の方法で第２のシールリング１３と接続する第３のシールリング１４、及び第２のＴＥＧ配線層３２と接続する第３のＴＥＧ配線層３３を形成する。同時に、第３の配線層９も形成する。第３の配線層９は第２の配線層８または第１の配線層７に不図示のスルーホールを介して接続される。

更に、多層構造をとる場合は同様の工程を経て、多層構造を形成するが、三層構造の場合は第３の配線層９等を含む半導体基板１上にシリコン窒化膜等からなるパッシベーション膜５を所定のＣＶＤ法により堆積する。その後、スクライブ領域１８ｂのパッシベーション膜５に所定のフォトエッチング工程を経て、パッシベーション膜除去溝２１を形成し、該パッシベーション膜除去溝２１に絶縁膜４を露出させる。

その後、ポリイミド等の樹脂膜をパッシベーション膜５上に塗布し、所定のフォトエッチング工程を経てシールリング１７の内側の素子形成領域１８ａを被覆する第１の樹脂層６を形成する。次に、第１の樹脂層６上の所定の領域に、銅（Ｃｕ）等からなる再配線層１０を、所定のめっき法等により形成する。再配線層１０は第１の樹脂層６及びパッシベーション膜５等に形成されたスルーホール（不図示）を介して第３の配線層９等に接続される。

次に、第１の樹脂層６を含む半導体基板１の上にポリイミド等の樹脂膜を塗布し、所定のフォトエッチング工程を経てシールリング１７の内側の素子形成領域１８ａを被覆し、再配線層１０上の一部に開口を有する第２の樹脂層２２を形成する。最後に、第２の樹脂層２２から一部が露出する再配線層１０にめっき法等によりはんだバンプ１１等を形成する。

この結果、第１の樹脂層６、第２の樹脂層２２のいずれもが、第１〜第３のシールリング１２〜１４が連結したシールリング１７の内側の素子形成領域１８ａのみに形成されることから、仮に、スクライブ領域１８ｂから延在する半導体基板１のクラック２０が、シールリングの下方近辺の領域に存在したとしても認識することができ、外観検査で容易に除去できる。

本実施形態のＷＬＰに、ＰＣＴ（ＰｒｅｓｓｕｒｅＣｏｏｋｅｒＴｅｓｔ）等の信頼性テストを実施したが、従来品に比べて遜色のない結果となり、信頼性上、実用的に問題とならないことが確認出来た。第1の樹脂層６等により素子形成領域１８ａの側壁が被覆されていないが、素子形成領域１８ａの最外周部をシールリング１７で取り囲んでいることが信頼性確保に寄与しているものと判断される。

図２は、図１における第１の樹脂層６が存在せず、パッシベーション膜５上に直接樹脂層２２ａを形成した実施形態である。先ず、パッシベーション膜５に所定のフォトエッチング工程を経て開口部を形成し、第３の配線層９の一部を露出させる。次に、所定のめっき法により、露出した第３の配線層９上にニッケル（Ｎｉ）層等を、さらに該ニッケル（Ｎｉ）層等上に金（Ａｕ）層をめっきして、表面層が金（Ａｕ）層となるめっき電極２３を形成する。めっき電極２３は図１の再配線層１０に相当する。

次に、めっき電極２３を含むパッシベーション膜５上にポリイミド等からなる樹脂膜を塗布し、所定のフォトエッチング工程を経て、めっき電極２３の一部に開口を有し、シールリング１７の内側の素子形成領域１８ａを被覆する樹脂層２２ａが形成される。その後、所定のめっき法等によりめっき電極２３上にはんだバンプ１１等を形成する。

この場合も、シールリング１７領域より外側が樹脂層２２ａで被覆されていないため、ダイシング時にスクライブ領域１８ｂに発生した半導体基板１のクラック２０が、シールリング１７の下方近辺の領域にまで延在してきたとしても、外観検査で除去することができる。

〔第２の実施形態〕
本実施形態について、図３に基づき以下に説明する。本実施形態と従来例を示す図４との相違点は、従来例ではスクライブ領域１８ｂにパッシベーション膜除去溝２１のみを形成するのに対して、本実施形態では、パッシベーション膜除去溝２１から半導体基板１内に延在するクラック阻止用トレンチ２４を形成した点である。クラック阻止用トレンチ２４の深さ、幅は、ダイシング条件等を考慮して、ダイシング時に半導体基板１に入ったクラック２０が素子形成領域１８ａに到達するのを遮断できる適切な深さ等にする。

係る構成のクラック阻止用トレンチ２４を形成することにより、ダイシング時にスクライブ領域１８ｂの半導体基板１に発生するクラック２０の進行を該クラック阻止用トレンチ２４で阻止し、該クラック２０が素子形成領域１８ａ側の半導体基板１に延在するのを防止することができる。

また、絶縁膜４等もスクライブ領域１８ｂと素子形成領域１８ａ間をクラック阻止用トレンチ２４で分断されることから、ＴＥＧ領域１５の絶縁膜４等に入ったクラックが素子形成領域１８ａの絶縁膜４等に延在するのを阻止することができる。従って、原則、半導体基板１に対するクラック外観検査も不要になるので、第１の樹脂層６もスクライブ領域１８ｂの半導体基板１上まで形成する事が可能になる。

この場合、第１の樹脂層６は、スクライブ領域１８ｂに形成されたクラック阻止用トレンチ２４の底面の半導体基板１に加え、該クラック阻止用トレンチ２４の半導体基板１の側壁とも接着することになる。従って、第１の樹脂層６と半導体基板１の接着面積が増え接着強度が増すので、ダイシング時に第１の樹脂層６が半導体基板１から剥がれることもなくなり、この点でも図４に示す従来例に比して有利になる。なお、第１の実施形態と同様に、第１の樹脂層６、第２の樹脂層２２の端部をシールリング１７の内側としても良い。

クラック阻止用トレンチ２４は、例えば、第１の実施形態で示したパッシベーション膜除去溝２１の形成に続いて、所定の異方性エッチングにより絶縁膜４等及び半導体基板１をエッチングすることで形成できる。

なお、本実施形態には、図２において、パッシベーション膜除去溝２１の底面から半導体基板１内まで延在するクラック阻止用トレンチ２４を形成する実施形態も含まれる。この場合も、樹脂層２２ａが同図のように、シールリング１７より内側の素子形成領域１８ａ上に形成される場合、及びクラック阻止用トレンチ２４の底面の半導体基板１上まで延在する場合が含まれることはいうまでもない。

１半導体基板２第１の絶縁膜３第２の絶縁膜４第３の絶縁膜
５パッシベーション膜６第１の樹脂層７第１の配線層
８第２の配線層９第３の配線層１０再配線層１１はんだバンプ
１２第１のシールリング１３第２のシールリング１４第３のシールリング１５ＴＥＧ領域１７シールリング１８ａ素子形成領域
１８ｂスクライブ領域１９スクライブライン２０クラック
２１パッシベーション膜除去溝２１ａ絶縁膜除去溝２２第２の樹脂層２２ａ樹脂層２３めっき電極２４クラック阻止用トレンチ

Claims

素子形成領域と前記素子形成領域を取り囲むスクライブ領域を有する半導体基板と、
前記素子形成領域内の外周部に設置され、該素子形成領域を取り囲むように配置されるシールリングと、
前記素子形成領域の最上層を被覆するパッシベーション膜と、
前記パッシベーション膜上に形成される一層または二層からなる樹脂層と、
を備え、
前記樹脂層が前記シールリングの内側の前記素子形成領域上に形成されることを特徴とする半導体装置。
前記スクライブ領域に前記素子形成領域を取り囲む形でパッシベーション膜除去溝が形成されることを特徴とする請求項１に記載の半導体装置。
前記スクライブ領域にＴＥＧ領域が形成されていることを特徴とする請求項１または請求項２に記載の半導体装置。
前記素子形成領域と前記ＴＥＧ領域に挟まれた前記スクライブ領域にパッシベーション膜除去溝が形成されることを特徴とする請求項３に記載の半導体装置。
前記パッシベーション膜除去溝の底面から前記半導体基板内まで延在するクラック阻止用トレンチが形成されることを特徴とする請求項４に記載の半導体装置。
素子形成領域と前記素子形成領域を取り囲むスクライブ領域を有する半導体基板であって、
前記素子形成領域内の外周部に設置され、該素子形成領域を取り囲むように配置するシールリングを形成する工程と、
前記素子形成領域の最上層を被覆するパッシベーション膜を形成する工程と、
前記パッシベーション膜上に一層または二層からなる樹脂層を形成する工程と、
を有し、前記樹脂層を前記シールリングの内側の前記素子形成領域上に形成することを特徴とする半導体装置の製造方法。
前記スクライブ領域に前記素子形成領域を取り囲む形でパッシベーション膜除去溝を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
前記スクライブ領域にＴＥＧ領域を形成することを特徴とする請求項６または請求項７に記載の半導体装置の製造方法。
前記素子形成領域と前記ＴＥＧ領域に挟まれた前記スクライブ領域にパッシベーション膜除去溝を形成することを特徴とする請求項８に記載の半導体装置の製造方法。
前記パッシベーション膜除去溝の底面から前記半導体基板内まで延在するクラック阻止用トレンチを形成することを特徴とする請求項９に記載の半導体装置の製造方法。