CN110858567A - 半导体装置和包含该半导体装置的半导体封装件 - Google Patents

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尹俊浩
金润圣
金尹熙
裴秉文
沈贤洙
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Abstract

提供了一种半导体装置和一种半导体封装件。所述半导体装置包括：衬底，其包括半导体芯片区域和围绕所述半导体芯片区域的划线区域；绝缘膜，其设置在所述衬底上的所述半导体芯片区域和所述划线区域上方，并且包括第一表面、与所述第一表面相对的第二表面、连接所述第一表面和所述第二表面的第三表面，以及与所述第三表面相对并连接所述第一表面和所述第二表面的第四表面；以及开口部分，其形成在所述绝缘膜的所述第二表面和所述绝缘膜的所述第四表面上以暴露所述衬底，其中，所述开口部分形成在所述划线区域中，并且其中所述绝缘膜的所述第一表面和所述绝缘膜的所述第三表面不包括暴露所述衬底的开口部分。

Description

半导体装置和包含该半导体装置的半导体封装件
相关申请的交叉引用
本申请要求于2018年08月24日向韩国知识产权局提交的申请号为10-2018-0098968的韩国专利申请的优先权，其公开内容通过引用整体并入本文。
技术领域
与本发明构思的示例性实施例一致的设备和方法涉及半导体装置和包括该半导体装置的半导体封装件。
背景技术
近来，半导体装置已经小型化并且性能得到改善。因此，低介电常数绝缘膜可用于半导体装置。
在为了封装而切割半导体装置的情况下，物理应力可被施加到半导体装置。为了防止这种物理应力，可以将低介电常数绝缘膜用于半导体装置。然而，当使用低介电常数绝缘膜时，设置在低介电常数绝缘膜下的布线可能发生剥离现象。
发明内容
本发明构思的示例性实施例通过以下改进的方法提供半导体装置制造，即，仅在衬底上的半导体装置的有限数量的侧表面上形成开口部分。
然而，本发明构思不限于本文阐述的实施例。通过参照下面给出的详细描述，本发明构思所属领域的普通技术人员将清楚本发明构思的各种其他实施例。
根据一些示例性实施例，提供了一种半导体装置，其可包括：衬底，其包括半导体芯片区域和围绕半导体芯片区域的划线区域；绝缘膜，其设置在衬底上的半导体芯片区域和划线区域上方，并且包括第一表面、与第一表面相对的第二表面、连接第一表面和第二表面的第三表面以及与第三表面相对并连接第一表面和第二表面的第四表面；以及开口部分，其形成在绝缘膜的第二表面和绝缘膜的第四表面上以暴露衬底，其中，开口部分形成在划线区域中，并且绝缘膜的第一表面和绝缘膜的第三表面不包括暴露衬底的开口部分。
根据一些示例性实施例，提供了一种半导体装置，其可包括：衬底，其包括半导体芯片区域和围绕半导体芯片区域的划线区域；绝缘膜，其设置在衬底上的半导体芯片区域和划线区域上方，并且包括第一表面、与第一表面相对的第二表面、连接第一表面和第二表面的第三表面以及与第三表面相对并连接第一表面和第二表面的第四表面；以及钝化膜，其设置在绝缘膜上并布置在半导体芯片区域和划线区域上方，其中，绝缘膜的第一表面由绝缘膜的第一部分和绝缘膜的第二部分限定，绝缘膜的第一部分位于划线区域中、从钝化膜突出并具有第一宽度，并且绝缘膜的第二部分位于划线区域中、从钝化膜突出并具有小于第一宽度的第二宽度，并且绝缘膜的第二表面由绝缘膜的第三部分限定，绝缘膜的第三部分位于划线区域中、从钝化膜突出并具有小于第一宽度的第三宽度。
根据本发明构思的一些实施例，提供了一种半导体封装件，其可以包括：衬底，其具有四个侧表面；半导体芯片，其形成在衬底的上表面上；以及绝缘膜，其包围半导体芯片并具有四个侧表面，其中，在半导体装置的平面图中，绝缘膜的四个侧表面中只有两个侧表面暴露衬底的上表面，而绝缘膜的四个侧表面中的另外两个侧表面在同一平面上分别连接到衬底的四个侧表面中的两个侧表面。
附图说明
通过参照附图详细描述本发明构思的示例性实施例，本发明构思的上述和其他方面和特征将变得显而易见，其中：
图1是示出在切割衬底之前在其上集成有根据一些实施例的半导体装置的衬底的图；
图2是图1的区域K的放大视图；
图3是示出根据一些实施例的半导体装置的图；
图4是沿图3的A-A'线的剖视图；
图5是沿图3中B-B'线的剖视图；
图6是沿图3中C-C'线的剖视图；
图7是沿图3的D-D'线的剖视图；
图8是示出根据一些实施例的半导体封装件的图；
图9是示出其上集成有根据一些实施例的半导体装置的衬底的图；
图10至图14是用于说明根据一些实施例的制造半导体装置的方法的中间工艺图；以及
图15是在执行了直到图14的半导体装置的制造工艺之后的图9的区域J的放大图。
具体实施方式
本文给出的实施例都是示例性的，不限制本发明构思。应当理解，当元件或层被称为“在……上方”、“在……之上”、“在……上”、“连接到”或“耦接到”另一个元件或层时，其可以直接在另一个元件或层上方、直接在另一个元件或层之上、直接在另一个元件或层上、直接连接到另一个元件或层或直接耦接到另一个元件或层，或者可以存在中间元件或中间层。相反，当一个元件被称为“直接在……上方”、“直接在……之上”、“直接在……上”、“直接连接到”或“直接耦接到”另一个元件或层时，则不存在中间元件或中间层。相同的标号始终表示相同的元件。如本文所使用的，术语“和/或”包括一个或多个相关所列项目的任何和所有组合。
在下文中，将参照图1至图7描述根据一些实施例的半导体装置。
图1是示出在切割衬底100之前，在其上集成有根据一些实施例的半导体装置(图3的1100)的衬底100的图。图2是图1的区域K的放大图。在图2中，为了清楚描述，示出了切割线SL、衬底100、第三绝缘膜115、第一对准键201、第二对准键202、第三对准键203、第四对准键204以及钝化膜117。
参照图1和图2，根据一些实施例的半导体装置的衬底100可以包括半导体芯片区域I和划线区域II。
可以在衬底100上布置多个半导体芯片区域I。每个半导体芯片区域I可以被划线区域II彼此间隔开。半导体芯片区域I可以包括例如半导体芯片布线(图4中的105)、下布线结构(图4中的121)、上布线结构(图4中的122)以及重布线层(图4的123)。
划线区域II可以是定位成围绕半导体芯片区域I的区域。例如，划线区域II可以是沿着半导体芯片区域I的外围定位的区域。划线区域II可以包括切割线SL。切割线SL可以是用于切割衬底100的线，以在后续工艺中制造将参照图3描述的半导体装置1100。
第三绝缘膜115和钝化膜117可以布置在衬底100的半导体芯片区域I和划线区域II上方。稍后将参照图4至图7描述其细节。
第一对准键201、第二对准键202、第三对准键203和第四对准键204可以布置在划线区域II中。第一对准键201、第二对准键202、第三对准键203和第四对准键204可以布置在相邻的半导体芯片区域I之间。
切割线SL可以穿过第一对准键201、第二对准键202、第三对准键203和第四对准键204。因此，当沿着切割线SL切割衬底100以在后续工艺中形成半导体装置(图3中的1100)时，第一对准键201、第二对准键202、第三对准键203和第四对准键204中的每一个可以减半。通过沿着切割线SL切割衬底100而形成的半导体装置(图3中的1100)可以包括划线区域II的一部分和半导体芯片区域I。
图3是示出根据一些实施例的半导体装置的图。图3示出了在沿切割线SL切割图1和图2的衬底100之后形成的半导体装置1100。在图3中，为了清楚描述，仅示出了衬底100、第三绝缘膜115、钝化膜117、第一对准键201、第二对准键202、第三对准键203和第四对准键204。图4是沿图3的A-A'线的剖视图。图5是沿图3中B-B'线的剖视图。图6是沿图3中C-C'线的剖视图。图7是沿图3的D-D'线的剖视图。
参照图3至图7，根据一些实施例的半导体装置1100可以包括衬底100的划线区域II的一部分和半导体芯片区域I。
半导体芯片区域I可以包括半导体芯片。半导体芯片可以包括例如半导体芯片布线105、下布线结构121、上布线结构122和重布线层123。
半导体芯片可以是例如存储器芯片、逻辑芯片等。在半导体芯片是逻辑芯片的情况下，可以考虑待执行的操作等来进行各种设计。在半导体芯片是存储器芯片的情况下，存储器芯片可以是例如非易失性存储器芯片。具体地，存储器芯片可以是闪存芯片。更具体地，存储器芯片可以是NAND闪存芯片或NOR闪存芯片之一。另一方面，根据本发明构思的存储装置的形式不限于此。在一些实施例中，存储器芯片可以包括PRAM(相变随机存取存储器)、MRAM(磁阻随机存取存储器)和RRAM(电阻随机存取存储器)之一。
衬底100可以具有堆叠了基底和外延层的结构，但是本发明构思不限于此。衬底100可以是硅衬底、砷化镓衬底、硅锗衬底、陶瓷衬底、石英衬底、用于显示器的玻璃衬底等，并且可以是SOI(绝缘体上半导体)衬底。在下文中，将以硅衬底为例进行举例说明。此外，衬底100可以具有绝缘膜形成在硅衬底上的形式。
衬底100可以包括半导体芯片布线105。半导体芯片布线105可以布置在例如半导体芯片区域I中。在根据一些实施例的半导体装置中，假设半导体芯片布线105是金属布线，但这仅仅是为了便于说明，并且实施例不限于此。当然，半导体芯片布线105可以是形成在衬底100中的晶体管、二极管等，并且可以是例如晶体管的栅极或晶体管的源极/漏极。
第一绝缘膜111可以布置在衬底100上。第一绝缘膜111可以布置在半导体芯片区域I和划线区域II上方。
第一绝缘膜111可以是其介电常数低于氧化硅膜的介电常数的低介电材料。第一绝缘膜111可以具有约1.0至3.0的介电常数，并且可以包括有机、无机和有机-无机混合材料中的至少一种。另外，第一绝缘膜111可以是有孔的或无孔的。第一绝缘膜111可以由例如杂质掺杂的氧化物膜基材料或具有低介电常数(低k)的有机聚合物形成。
例如，杂质掺杂的氧化物膜基材料可以是例如氟掺杂氧化物膜(或FSG)、碳掺杂氧化物膜、氧化硅膜、HSQ(氢倍半硅氧烷；SiO:H)、MSQ(甲基倍半硅氧烷；SiO:CH3)或a-SiOC(SiOC:H)等。具有低介电常数的有机聚合物可以是，例如，聚烯丙基醚基树脂、环状氟树脂、硅氧烷共聚物、氟化聚烯丙基醚基树脂、聚五氟苯乙烯、聚四氟苯乙烯基树脂、氟聚酰亚胺树脂、氟化聚萘氟化物、聚酰胺树脂，等等。
在附图中，第一绝缘膜111被示出为单个膜，但是本发明构思不限于此。例如，第一绝缘膜111可以包括竖直堆叠的绝缘膜，以及布置在竖直堆叠的每个绝缘膜之间的阻挡膜。阻挡膜可以包括例如绝缘材料，例如SiN、SiON、SiC、SiCN、SiOCH、SiOC以及SiOF。
下布线结构121可以布置在第一绝缘膜111中。下布线结构121可以布置在半导体芯片区域I中。
下布线结构121可以电连接到半导体芯片布线105。下布线结构121可以包括下布线和下通孔。下布线结构121的下通孔可以插入在下布线和半导体芯片布线105之间。在附图中，下通孔的侧壁被示出为具有竖直倾斜度，但是本发明构思不限于此。例如，下通孔的侧壁当然可以以任意倾斜度从半导体芯片布线105延伸到下布线。
下布线结构121可包括导电材料。
第二绝缘膜113可以布置在第一绝缘膜111上。第二绝缘膜113可以布置在半导体芯片区域I和划线区域II上方。
第二绝缘膜113可以是例如高密度等离子体(HDP)氧化物膜。
上布线结构122可以布置在第二绝缘膜113中。上布线结构122可以布置在半导体芯片区域I中。
上布线结构122可以电连接重布线层123和下布线结构121。上布线结构122可以包括上布线和上通孔。上布线结构122的上通孔可以插入在上布线和下布线结构121之间。在附图中，上通孔的侧壁被示出为具有竖直倾斜度，但是本发明构思不限于此。例如，上通孔的侧壁当然可以以任意倾斜度从下布线结构121延伸到上布线。
上布线结构122可包括导电材料。
插入膜131可以布置在第二绝缘膜113上。插入膜131可以布置在半导体芯片区域I和划线区域II上方。插入膜131可以暴露上布线结构122的至少一部分。
插入膜131可以包括相对于第二绝缘膜113和第三绝缘膜115具有蚀刻选择性的绝缘材料。插入膜131可以是例如氮化硅膜或氮氧化硅膜。
第三绝缘膜115可以布置在插入膜131上。第三绝缘膜115可以布置在半导体芯片区域I和划线区域II上方。第三绝缘膜115可以暴露上布线结构122的至少一部分。
第三绝缘膜115可以包括第一表面115_1、第二表面115_2、第三表面115_3和第四表面115_4。第三绝缘膜115的第一表面115_1和第三绝缘膜115的第二表面115_2可以彼此相对。第三绝缘膜115的第三表面115_3可以连接第三绝缘膜115的第一表面115_1和第三绝缘膜115的第二表面115_2。第三绝缘膜115的第四表面115_4可以与第三绝缘膜115的第三表面115_3相对，并且可以连接第三绝缘膜115的第一表面115_1和第三绝缘膜115的第二表面115_2。
例如，当第三绝缘膜115的第一表面115_1和第三绝缘膜115的第二表面115_2在第一方向上延伸时，第三绝缘膜115的第三表面115_3和第四表面115_4第三绝缘膜115可以在第二方向上延伸。这里，第二方向可以是与第一方向交叉的方向。
第三绝缘膜115的第一表面115_1的一部分和第三表面115_3的一部分中的每一个可以与切割线SL重合。第三绝缘膜115的第二表面115_2和第四表面115_4中的每一个可以与切割线SL间隔开。
第三绝缘膜115的第一表面115_1、第二表面115_2、第三表面115_3和第四表面115_4中的每一个可以位于划线区域II中。
第三绝缘膜115可以包括第一部分115a、第二部分115b、第三部分115c、第四部分115d、第五部分115e、第六部分115f和第七部分115g。
第三绝缘膜115的第一表面115_1可以由第三绝缘膜115的第一部分115a和第三绝缘膜115的第二部分115b限定。
第三绝缘膜115的第一部分115a可以位于划线区域II中。第三绝缘膜115的第一部分115a可以从钝化膜117突出。例如，第三绝缘膜115的第一部分115a可以从钝化膜117的第一远端117_1突出。第三绝缘膜115的第一部分115a可以是在竖直方向上不与钝化膜117重叠的部分。这里，竖直方向可以是垂直于衬底100的上表面的方向。可以通过钝化膜117暴露第三绝缘膜115的第一部分115a。
第三绝缘膜115的第一部分115a可以具有第一宽度W1。第一宽度W1可以是例如钝化膜117的第一远端117_1与第三绝缘膜115的第一表面115_1之间的距离。
第三绝缘膜115的第二部分115b可以位于划线区域II中。第三绝缘膜115的第二部分115b可以从钝化膜117突出。例如，第三绝缘膜115的第二部分115b可以从钝化膜117的第一远端117_1突出。第三绝缘膜115的第二部分115b可以是在竖直方向上不与钝化膜117重叠的部分。可以通过钝化膜117暴露第三绝缘膜115的第二部分115b。
第三绝缘膜115的第二部分115b可以具有第二宽度W2。第二宽度W2可以是例如钝化膜117的第一远端117_1与第三绝缘膜115的第一表面115_1之间的距离。
第三绝缘膜115的第二表面115_2可以由第三绝缘膜115的第三部分115c限定。
第三绝缘膜115的第三部分115c可以位于划线区域II中。第三绝缘膜115的第三部分115c可以从钝化膜117突出。例如，第三绝缘膜115的第三部分115c可以从钝化膜117的第二远端117_2突出。第三绝缘膜115的第三部分115c可以是在竖直方向上不与钝化膜117重叠的部分。可以通过钝化膜117暴露第三绝缘膜115的第三部分115c。
第三绝缘膜115的第三部分115c可以具有第三宽度W3。第三宽度W3可以是例如钝化膜117的第二远端117_2与第三绝缘膜115的第二表面115_2之间的距离。
第三绝缘膜115的第三表面115_3可以由第三绝缘膜115的第四部分115d和第三绝缘膜115的第五部分115e限定。
第三绝缘膜115的第四部分115d可以位于划线区域II中。第三绝缘膜115的第四部分115d可以从钝化膜117突出。例如，第三绝缘膜115的第四部分115d可以从钝化膜117的第三远端117_3突出。第三绝缘膜115的第四部分115d可以是在竖直方向上不与钝化膜117重叠的部分。可以通过钝化膜117暴露第三绝缘膜115的第四部分115d。
第三绝缘膜115的第四部分115d可以具有第四宽度W4。第四宽度W4可以是例如钝化膜117的第三远端117_3与第三绝缘膜115的第三表面115_3之间的距离。
第三绝缘膜115的第五部分115e可以位于划线区域II中。第三绝缘膜115的第五部分115e可以从钝化膜117突出。例如，第三绝缘膜115的第五部分115e可以从钝化膜117的第三远端117_3突出。第三绝缘膜115的第五部分115e可以是在竖直方向上不与钝化膜117重叠的部分。可以通过钝化膜117暴露第三绝缘膜115的第五部分115e。
第三绝缘膜115的第五部分115e可以具有第五宽度W5。第五宽度W5可以是例如钝化膜117的第三远端117_3与第三绝缘膜115的第三表面115_3之间的距离。
第三绝缘膜115的第四表面115_4可以由第三绝缘膜115的第六部分115f限定。
第三绝缘膜115的第六部分115f可以位于划线区域II中。第三绝缘膜115的第六部分115f可以从钝化膜117突出。例如，第三绝缘膜115的第六部分115f可以从钝化膜117的第四远端117_4突出。第三绝缘膜115的第六部分115f可以是在竖直方向上不与钝化膜117重叠的部分。可以通过钝化膜117暴露第三绝缘膜115的第六部分115f。
第三绝缘膜115的第六部分115f可以具有第六宽度W6。第六宽度W6可以是例如钝化膜117的第四远端117_4与第三绝缘膜115的第四表面115_4之间的距离。
第三绝缘膜115的第七部分115g可以布置在半导体芯片区域I和划线区域II上方。第三绝缘膜115的第七部分115g可以是与钝化膜117竖直重叠的部分。
第一宽度W1可以大于第二宽度W2。第一宽度W1可以大于第三宽度W3。第二宽度W2和第三宽度W3可以彼此相同或不同。
第四宽度W4可以大于第五宽度W5。第四宽度W4可以大于第六宽度W6。第五宽度W5和第六宽度W6可以彼此相同或不同。
第一宽度W1可以大于第五宽度W5和第六宽度W6。第四宽度W4可以大于第二宽度W2和第三宽度W3。第一宽度W1和第四宽度W4可以彼此相同或不同。
第三绝缘膜115可以包括与第二绝缘膜113的绝缘材料不同的绝缘材料。例如，第三绝缘膜115可以包括TEOS(四乙基正硅酸盐)。
开口部分OP可以形成在划线区域II中。开口部分OP可以形成在第三绝缘膜115的第二表面115_2和第四表面115_4上。开口部分OP可以暴露衬底100。例如，开口部分OP可以暴露布置在衬底100的最上表面中的绝缘材料。
开口部分OP的侧壁的至少一部分可以由第三绝缘膜115的第二表面115_2、第三绝缘膜115的第四表面115_4、插入膜131、第二绝缘膜113和第一绝缘膜111限定。开口部分OP的底表面可以由衬底100限定。
在附图中，开口部分OP的侧壁被示出为具有相对于衬底100垂直的倾斜度，但是本发明构思不限于此。例如，开口部分OP的侧壁当然可以具有相对于衬底100的任意倾斜度。
开口部分OP可以不形成在第三绝缘膜115的第一表面115_1和第三表面115_3上。换句话说，在第三绝缘膜115的第一表面115_1和第三表面115_3侧上可以不暴露衬底100。
第一对准键201可以布置在第三绝缘膜115的第一表面115_1上。例如，第一对准键201可以与第三绝缘膜115的第二部分115b并排布置。第一对准键201可以布置在插入膜131上。可以通过钝化膜117暴露第一对准键201。第一对准键201的至少一个表面可以被第三绝缘膜115的第一部分115a和第二部分115b围绕。
第二宽度W2和第一对准键201的宽度WA1的总和可以与第一宽度W1基本相同。
第一对准键201可包括彼此相对的第一表面和第二表面。第一对准键201的第一表面可以比第一对准键201的第二表面更靠近第三绝缘膜115的第二部分115b。例如，第一对准键201的第一表面可以与第三绝缘膜115的第二部分115b直接接触。
第三绝缘膜115的第一表面115_1的一部分和第一对准键201的第二表面可以与切割线SL重合。这里，第三绝缘膜115的第一表面115_1的一部分可以是限定第三绝缘膜115的第一部分115a的部分。
第二对准键202可以布置在第三绝缘膜115的第三表面115_3上。例如，第二对准键202可以与第三绝缘膜115的第五部分115e并排布置。第二对准键202可以布置在插入膜131上。可以通过钝化膜117暴露第二对准键202。第二对准键202的至少一个表面可以被第三绝缘膜115的第四部分115d和第五部分115e围绕。
第五宽度W5和第二对准键202的宽度WA2的总和可以与第四宽度W4基本相同。
第二对准键202可包括彼此相对的第一表面和第二表面。第二对准键202的第一表面可以比第二对准键202的第二表面更靠近第三绝缘膜115的第五部分115e。例如，第二对准键202的第一表面可以与第三绝缘膜115的第五部分115e直接接触。
第三绝缘膜115的第三表面115_3的一部分和第二对准键202的第二表面可以与切割线SL重合。这里，第三绝缘膜115的第三表面115_3的一部分可以是限定第三绝缘膜115的第四部分115d的部分。
第三对准键203可以布置在第三绝缘膜115的第二表面115_2上。例如，第三对准键203可以与第三绝缘膜115的第三部分115c并排布置。第三对准键203可以布置在插入膜131上。可以通过钝化膜117暴露第三对准键203。
第三对准键203可包括彼此面对的第一表面和第二表面。第三对准键203的第一表面可以比第三对准键203的第二表面更靠近第三绝缘膜115的第三部分115c。例如，第三对准键203的第一表面可以与第三绝缘膜115的第三部分115c直接接触。
第三对准键203的第二表面可以与切割线SL重合。
第四对准键204可以布置在第三绝缘膜115的第四表面115_4上。例如，第四对准键204可以与第三绝缘膜115的第六部分115f并排布置。第四对准键204可以布置在插入膜131上。可以通过钝化膜117暴露第四对准键204。
第四对准键204可包括彼此面对的第一表面和第二表面。第四对准键204的第一表面可以比第四对准键204的第二表面更靠近第三绝缘膜115的第六部分115f。例如，第四对准键204的第一表面可以与第三绝缘膜115的第六部分115f直接接触。
第四对准键204的第二表面可以与切割线SL重合。
重布线层123可以布置在半导体芯片区域I中。重布线层123的一部分可以延伸到第三绝缘膜115的第七部分115g和插入膜131中。重布线层123的其余部分可以布置在第三绝缘膜115的第七部分115g上。重布线层123可以电连接到上布线结构122。重布线层123可以布置在上布线结构122和连接端子101之间。
在该图中，假设重布线层123的延伸到第三绝缘膜115的第七部分115g和插入膜131中的部分的侧壁具有竖直倾斜度，但是本发明的构思不限于此。例如，重布线层123的延伸到第三绝缘膜115的第七部分115g和插入膜131中的部分的侧壁当然可以以任意倾斜度从上布线结构122延伸到钝化膜117。
重布线层123可以包括选自包括铜(Cu)、铝(Al)、镍(Ni)、银(Ag)、金(Au)、铂(Pt)、锡(Sn)、铅(Pb)、钛(Ti)、铬(Cr)、钯(Pd)、铟(in)、锌(Zn)以及碳(C)的组中的至少一种金属或金属合金。
保护膜133可以布置在半导体芯片区域I和划线区域II上方。保护膜133可以布置在第三绝缘膜115的第七部分115g和重布线层123上。保护膜133可以不延伸到例如第三绝缘膜115的第一部分115a、第二部分115b、第三部分115c、第四部分115d、第五部分115e和第六部分115f。例如，保护膜133可以暴露第三绝缘膜115的第一部分115a、第二部分115b、第三部分115c、第四部分115d、第五部分115e和第六部分115f。保护膜133可以暴露重布线层123的一部分。
保护膜133可以是例如氮化硅膜或氮氧化硅膜。
钝化膜117可以布置在半导体芯片区域I和划线区域II上方。钝化膜117可以布置在保护膜133上。钝化膜117可以布置在第三绝缘膜115的第七部分115g上。钝化膜117可以不布置在第三绝缘膜115的第一部分115a、第二部分115b、第三部分115c、第四部分115d、第五部分115e和第六部分115f上。
例如，钝化膜117可以不与第三绝缘膜115的第一部分115a、第二部分115b、第三部分115c、第四部分115d、第五部分115e和第六部分115f竖直重叠。钝化膜117可以暴露第三绝缘膜115的第一部分115a、第二部分115b、第三部分115c、第四部分115d、第五部分115e和第六部分115f。
钝化膜117可包括第一远端117_1、第二远端117_2、第三远端117_3和第四远端117_4。钝化膜117的第一远端117_1和第二远端117_2可以彼此相对。钝化膜117的第三远端117_3可以将第一远端117_1和第二远端117_2连接到彼此。钝化膜117的第四远端117_4可以与第三远端117_3相对，并且连接第一远端117_1和第二远端117_2。
钝化膜117的第一远端117_1可以位于例如第三绝缘膜115的第七部分115g和第一部分115a之间的边界处。此外，钝化膜117的第一远端117_1可以位于例如第三绝缘膜115的第七部分115g和第二部分115b之间的边界处。
钝化膜117的第二远端117_2可以位于例如第三绝缘膜115的第七部分115g和第三部分115c之间的边界处。
钝化膜117的第三远端117_3可以位于例如第三绝缘膜115的第七部分115g和第四部分115d之间的边界处。此外，钝化膜117的第三远端117_3可以位于例如第三绝缘膜115的第七部分115g和第五部分115e之间的边界处。
钝化膜117的第四远端117_4可以位于例如第三绝缘膜115的第七部分115g和第六部分115f之间的边界处。
在附图中，钝化膜117的第一远端117_1、第二远端117_2、第三远端117_3和第四远端117_4被示出为具有垂直于第三绝缘膜115的上表面的倾斜度，但是本发明构思不限于此。例如，钝化膜117的第一远端117_1、第二远端117_2、第三远端117_3和第四远端117_4相对于第三绝缘膜115的上表面当然可以具有任意倾斜度。
钝化膜117可以包括聚酰亚胺基材料，例如光敏聚酰亚胺(PSPI)。
连接端子101可以布置在例如半导体芯片区域I中。连接端子101的一部分可以穿透钝化膜117和保护膜133并且延伸到重布线层123中。例如，连接端子101可以从钝化膜117的上表面突出。
半导体芯片布线105可以通过连接端子101电连接到半导体封装衬底(图8的1200)。
在根据一些实施例的半导体装置中，开口部分OP仅形成在第三绝缘膜115的第二表面115_2和第四表面115_4上，并且开口部分OP没有形成在第三绝缘膜115的第一表面115_1和第三表面115_3上。因此，可以使在衬底100的切割过程中集中了施加到衬底100的应力的部分与切割线SL重合。例如，为了通过切割衬底100来形成半导体装置1100，可以将应力施加到切割线SL。此时，例如，由于切割线SL与第三绝缘膜115的第一表面115_1的一部分和第一对准键201的第二表面重合，并且对准键201的至少一个表面被第三绝缘膜115的第一部分115a和第二部分115b围绕，因而可以减小第一对准键201的剥离现象。因此，可以提高半导体装置的产量。
在下文中，将参照图8描述根据一些实施例的半导体封装件1000。为了清楚解释，将简化或省略重复的描述。
图8是示出将图1和图2的衬底100沿着切割线SL截取之后形成的半导体装置(图3的1100)安装在半导体封装衬底1200上之后的根据一些实施例的半导体封装件1000的图。为了清楚描述，图8中未示出模制材料等。
参照图8，根据一些实施例的半导体封装件1000可以包括半导体封装衬底1200和半导体装置1100。
半导体封装衬底1200可以是封装衬底，并且可以是例如印刷电路板(PCB)或陶瓷衬底。半导体封装衬底1200可以包括第一表面1200a和第二表面1200b。半导体封装衬底1200的第一表面1200a和第二表面1200b可以彼此相对。半导体装置1100可以安装在半导体封装衬底1200的第一表面1200a上。外部连接端子1210可以附接到半导体封装衬底1200的第二表面1200b。
这里，半导体装置1100可以是参照图1至图7描述的半导体装置1100。半导体装置1100可以以例如倒装芯片的形式安装在半导体封装衬底1200上，但不限于此。例如，半导体装置1100当然可以根据需要以适当的形式安装在半导体封装衬底1200上。
半导体封装衬底1200和半导体装置1100可以经由连接端子101彼此电连接。连接端子101可以插入在半导体封装衬底1200的第一表面1200a和半导体装置1100之间。
外部连接端子1210可以将半导体封装件1000电连接到外部装置。
连接端子101和外部连接端子1210可以是导电球或焊球，但是本发明构思不限于此。连接端子101和外部连接端子1210可以是例如导电凸块、导电间隔件和针栅阵列(PGA)中的一种。
外部连接端子1210和连接端子101可以通过第一焊盘1213、连接布线1215和第二焊盘1217彼此电连接。
第一焊盘1213可以布置在半导体封装衬底1200的第二表面1200b上。第二焊盘1217可以布置在半导体封装衬底1200的第一表面1200a上。尽管第一焊盘1213的上表面示出为与半导体封装衬底1200的第二表面1200b位于同一平面上，但是本发明构思不限于此。另外，尽管第二焊盘1217的上表面被示出为位于与半导体封装衬底1200的第一表面1200a相同的平面上，但是本发明构思不限于此。例如，第一焊盘1213和第二焊盘1217中的至少一个的至少一部分可以从半导体封装衬底1200的每个表面突出。
第一焊盘1213和第二焊盘1217可以通过连接布线1215彼此电连接。
第一焊盘1213、第二焊盘1217和连接布线1215可以包括导电材料。
在下文中，将参照图9至图15描述根据一些实施例的制造半导体装置的方法。为了清楚说明，将简化或省略重复的描述。
图9是示出其上集成有根据一些实施例的半导体装置的衬底100的图。图10至14是用于说明根据一些实施例的制造半导体装置的方法的中间工艺图。图10至14是沿图9中的线E-E'、线F-F'、线G-G'和线H-H'截取的剖视图。
参照图9和图10，可以提供其上形成有半导体芯片布线105的衬底100。此外，第一绝缘膜111、第二绝缘膜113、插入膜131和第三绝缘膜115可以顺序堆叠在衬底100上。第一绝缘膜111、第二绝缘膜113、插入膜131以及第三绝缘膜115可以形成在半导体芯片区域I和划线区域II上方。
下布线结构121可以形成在第一绝缘膜111中。上布线结构122可以形成在第二绝缘膜113中。下布线结构121和上布线结构122可以形成在半导体芯片区域I中。
第一对准键201可以形成在第三绝缘膜115上。第一对准键201可以形成在划线区域II中。
参照图11，可以在半导体芯片区域I中形成第一沟槽T1。例如，可以去除形成在半导体芯片区域I中的第三绝缘膜115的一部分和形成在半导体芯片区域I中的插入膜131的一部分。可以通过第一沟槽T1暴露上布线结构122。
参照图12，可以形成重布线层123和保护膜133。
重布线层123可以形成为填充第一沟槽T1。此外，重布线层123还可以形成在第三绝缘膜115的上表面上。重布线层123可以形成在半导体芯片区域I中。
保护膜133可以形成在第三绝缘膜115上以覆盖重布线层123。保护膜133可以形成在半导体芯片区域I和划线区域II上方。
参照图13，开口部分OP可以形成在划线区域II中。
可以通过去除形成在划线区域II中的保护膜133的一部分、第三绝缘膜115的一部分、插入膜131的一部分、第二绝缘膜113的一部分和第一绝缘膜111的一部分来形成开口部分OP。
当形成开口部分OP时，第三绝缘膜115的第一表面115_1可以与切割线SL重合。此外，第三绝缘膜115的第二表面115_2可以与切割线SL间隔开。
开口部分OP可以形成在切割线SL的一侧上。
参照图14，钝化膜117可以形成在保护膜133上。
由于钝化膜117的第一远端117_1从与第三绝缘膜115的第一表面115_1重合的切割线SL隔开第一宽度W1，所以可以限定第三绝缘膜115的第一部分115a。由于钝化膜117的第一远端117_1从第一对准键201隔开第二宽度W2，所以可以限定第三绝缘膜115的第二部分115b。
由于钝化膜117的第二远端117_2与第三绝缘膜115的第二表面115_2隔开第三宽度W3，所以可以限定第三绝缘膜115的第三部分115c。
钝化膜117可以形成为暴露第一对准键201。
可以去除第三绝缘膜115的第一部分115a上的、第三绝缘膜115的第二部分115b上的、第三绝缘膜115的第三部分115c上的和对准键201上的保护膜133。
可以去除形成在半导体芯片区域I中的钝化膜117的一部分、保护膜133的一部分和重布线层123的一部分，以形成第二沟槽T2。第二沟槽T2形成在半导体芯片区域I中形成的钝化膜117和保护膜133中，并且可以延伸到重布线层123的一部分中。
第二沟槽T2可以在后续工艺中容纳连接端子(图4至图7中的101)。
图15是在执行了直到图14的半导体装置的制造工艺之后的图9的区域J的放大图。
参照图15，开口部分OP可以形成在第三绝缘膜115的第二表面115_2和第四表面115_4上。开口部分OP可以不形成在第三绝缘膜115的第一表面115_1和第三表面115_3上。开口部分OP可以暴露第三对准键203和第四对准键204。开口部分OP可以暴露衬底100。
沿着切割线SL切割衬底100，并且可以形成参照图3至图7描述的半导体装置1100。
尽管已经参照本发明的示例性实施例具体示出并描述了本发明构思，但是本领域普通技术人员将理解，在不脱离由所附权利要求限定的本发明构思的精神和范围的情况下，可以在形式和细节上进行各种改变。因此希望，实施例在所有方面都被认为是说明性的而非限制性的，参照所附权利要求而不是前面的描述来指示本发明的范围。

Claims (20)

1.一种半导体装置，包括：
衬底，其包括半导体芯片区域和围绕所述半导体芯片区域的划线区域；
绝缘膜，其设置在所述衬底上的所述半导体芯片区域和所述划线区域上方，并且包括第一表面、与所述第一表面相对的第二表面、连接所述第一表面和所述第二表面的第三表面以及与所述第三表面相对并连接所述第一表面和所述第二表面的第四表面；以及
开口部分，其形成在所述绝缘膜的所述第二表面和所述绝缘膜的所述第四表面上以暴露所述衬底，
其中，所述开口部分形成在所述划线区域中，并且
其中，所述绝缘膜的所述第一表面和所述绝缘膜的所述第三表面不包括暴露所述衬底的开口部分。
2.根据权利要求1所述的半导体装置，还包括钝化膜，所述钝化膜设置在所述绝缘膜上并且布置在所述半导体芯片区域和所述划线区域上方，
其中，所述绝缘膜的所述第一表面由所述绝缘膜的第一部分和所述绝缘膜的第二部分限定，所述绝缘膜的所述第一部分位于所述划线区域中、从所述钝化膜突出并具有第一宽度，并且所述绝缘膜的所述第二部分位于所述划线区域中、从所述钝化膜突出并具有小于所述第一宽度的第二宽度，并且
其中，所述绝缘膜的所述第二表面由所述绝缘膜的第三部分限定，所述绝缘膜的所述第三部分位于所述划线区域中、从所述钝化膜突出并具有小于所述第一宽度的第三宽度。
3.根据权利要求2所述的半导体装置，其中，所述绝缘膜的所述第三表面由所述绝缘膜的第四部分和所述绝缘膜的第五部分限定，
所述绝缘膜的所述第四部分位于所述划线区域中、从所述钝化膜突出并具有第四宽度，并且
所述绝缘膜的所述第五部分位于所述划线区域中、从所述钝化膜突出并具有小于所述第四宽度的第五宽度，并且
其中，所述绝缘膜的所述第四表面由所述绝缘膜的第六部分限定，所述绝缘膜的所述第六部分位于所述划线区域中、从所述钝化膜突出并具有小于所述第四宽度的第六宽度。
4.根据权利要求3所述的半导体装置，其中，所述第三宽度小于所述第四宽度，并且所述第六宽度小于所述第一宽度。
5.根据权利要求3所述的半导体装置，还包括：
第一对准键，其设置在所述绝缘膜的所述第一表面上；和
第二对准键，其设置在所述绝缘膜的所述第三表面上，
其中，所述第二宽度和所述第一对准键的宽度之和与所述第一宽度相同，并且
其中，所述第五宽度和所述第二对准键的宽度之和与所述第四宽度相同。
6.根据权利要求2所述的半导体装置，还包括布置在所述绝缘膜的所述第一表面上的对准键，
其中，所述第二宽度和所述对准键的宽度之和与所述第一宽度相同。
7.一种半导体装置，包括：
衬底，其包括半导体芯片区域和围绕所述半导体芯片区域的划线区域；
绝缘膜，其设置在所述衬底上的所述半导体芯片区域和所述划线区域上方，并且包括第一表面、与所述第一表面相对的第二表面、连接所述第一表面和所述第二表面的第三表面以及与所述第三表面相对并连接所述第一表面和所述第二表面的第四表面；以及
钝化膜，其设置在所述绝缘膜上并布置在所述半导体芯片区域和所述划线区域上方，
其中，所述绝缘膜的所述第一表面由所述绝缘膜的第一部分和所述绝缘膜的第二部分限定，所述绝缘膜的所述第一部分位于所述划线区域中、从所述钝化膜突出并具有第一宽度，并且所述绝缘膜的所述第二部分位于所述划线区域中、从所述钝化膜突出并具有小于所述第一宽度的第二宽度，并且
其中，所述绝缘膜的所述第二表面由所述绝缘膜的第三部分限定，所述绝缘膜的所述第三部分位于所述划线区域中、从所述钝化膜突出并具有小于所述第一宽度的第三宽度。
8.根据权利要求7所述的半导体装置，还包括开口部分，其形成在所述绝缘膜的所述第二表面和所述绝缘膜的所述第四表面上以暴露所述衬底。
9.根据权利要求8所述的半导体装置，其中所述开口部分形成在所述划线区域中，并且
其中，所述绝缘膜的所述第一表面和所述绝缘膜的所述第三表面不包括暴露所述衬底的开口部分。
10.根据权利要求7所述的半导体装置，其中，所述绝缘膜的所述第三表面由所述绝缘膜的第四部分和所述绝缘膜的第五部分限定，
所述绝缘膜的所述第四部分位于所述划线区域中、从所述钝化膜突出并具有第四宽度，并且
所述绝缘膜的所述第五部分位于所述划线区域中、从所述钝化膜突出并具有小于所述第四宽度的第五宽度，并且
其中，所述绝缘膜的所述第四表面由所述绝缘膜的第六部分限定，所述绝缘膜的所述第六部分位于所述划线区域中、从所述钝化膜突出并具有小于所述第四宽度的第六宽度。
11.根据权利要求10所述的半导体装置，其中所述第三宽度小于所述第四宽度，并且所述第六宽度小于所述第一宽度。
12.根据权利要求10所述的半导体装置，还包括：
第一对准键，其设置在所述绝缘膜的所述第一表面上；和
第二对准键，其设置在所述绝缘膜的所述第三表面上，
其中，所述第二宽度和所述第一对准键的宽度之和与所述第一宽度相同，并且
其中，所述第五宽度和所述第二对准键的宽度之和与所述第四宽度相同。
13.根据权利要求7所述的半导体装置，其中，所述绝缘膜的所述第一表面、所述绝缘膜的所述第二表面、所述绝缘膜的所述第三表面和所述绝缘膜的所述第四表面位于所述划线区域中。
14.根据权利要求7所述的半导体装置，还包括布置在所述绝缘膜的所述第一表面上的对准键，
其中，所述第二宽度和所述对准键的宽度之和与所述第一宽度相同。
15.根据权利要求7所述的半导体装置，还包括重布线层，所述重布线层至少部分地布置在所述绝缘膜中。
16.一种半导体装置，包括：
衬底，其具有四个侧表面；
半导体芯片，其形成在所述衬底的上表面上；以及
绝缘膜，其包围所述半导体芯片并具有四个侧表面，
其中，在所述半导体装置的平面图中，所述绝缘膜的所述四个侧表面中只有两个侧表面暴露所述衬底的上表面，并且所述绝缘膜的所述四个侧表面中的另外两个侧表面分别在同一平面上连接到所述衬底的所述四个侧表面中的两个侧表面。
17.根据权利要求16所述的半导体装置，其中，所述绝缘膜的所述另外两个侧表面彼此连接。
18.根据权利要求17所述的半导体装置，还包括形成在所述绝缘膜和所述半导体芯片上的钝化膜，
其中，在所述半导体装置的平面图中，所述钝化膜的面积小于所述绝缘膜的面积。
19.一种半导体封装件，包括：
半导体封装衬底；和
根据权利要求7的半导体装置，其安装在所述半导体封装衬底上。
20.根据权利要求19所述的半导体封装件，其中所述绝缘膜的所述第三表面由所述绝缘膜的第四部分和所述绝缘膜的第五部分限定：
所述绝缘膜的所述第四部分位于所述划线区域中、从所述钝化膜突出并具有第四宽度；以及
所述绝缘膜的所述第五部分位于所述划线区域中、从所述钝化膜突出并具有小于所述第四宽度的第五宽度，并且
其中，所述绝缘膜的所述第四表面由所述绝缘膜的第六部分限定，所述绝缘膜的所述第六部分位于所述划线区域中、从所述钝化膜突出并具有小于所述第四宽度的第六宽度。
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