KR20220033591A - 반도체 장치 - Google Patents

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KR20220033591A
KR20220033591A KR1020200114608A KR20200114608A KR20220033591A KR 20220033591 A KR20220033591 A KR 20220033591A KR 1020200114608 A KR1020200114608 A KR 1020200114608A KR 20200114608 A KR20200114608 A KR 20200114608A KR 20220033591 A KR20220033591 A KR 20220033591A
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윤창준
임선미
곽경열
김수정
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삼성전자주식회사
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Abstract

반도체 장치는, 기판, 상기 기판 상의 제1 하부 패턴 그룹, 및 상기 제1 하부 패턴 그룹 상의 제1 상부 패턴 그룹을 포함한다. 상기 제1 하부 패턴 그룹은 제1 키 패턴, 및 상기 제1 키 패턴으로부터 수평적으로 이격되는 제1 하부 테스트 패턴들을 포함하고, 상기 제1 상부 패턴 그룹은 수평적으로 서로 이격되는 복수의 제1 패드들, 및 상기 복수의 제1 패드들 사이의 제1 상부 테스트 패턴들을 포함한다. 상기 제1 키 패턴은 포토 리소그래피 공정을 위한 키 패턴이고, 상기 복수의 제1 패드들은 상기 제1 상부 테스트 패턴들에 전기적으로 연결된다. 상기 복수의 제1 패드들 중 하나는 상기 제1 키 패턴과 수직적으로 중첩한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 대한 것으로, 보다 상세하게는, 집적회로를 구성하는 반도체 소자(semiconductor element)의 특성을 측정하기 위한 테스트 소자 그룹(test element group; TEG)을 포함하는 반도체 장치에 대한 것이다.
반도체 집적회로를 구성하는 반도체 소자들(일 예로, 트랜지스터, 캐패시터, 저항체, 및 인덕터 등)은 반도체 기판 상에 박막을 증착하는 증착 공정, 상기 박막을 패터닝하기 위한 포토 리소그래피 공정 및 식각 공정 등을 포함하는 일련의 단위 공정을 수행함으로써 형성될 수 있다. 상기 반도체 소자들이 상기 반도체 집적회로의 설계에 부합되도록 형성되었는지 확인하기 위해, 각 단위 공정이 종료될 때마다 상기 반도체 소자들의 불량 여부가 검사될 수 있고, 상기 반도체 소자들의 파라미터 특성이 평가될 수 있다. 상기 반도체 소자들의 특성 평가를 위해, 상기 반도체 소자들과 함께 측정 소자들(measuring elements) 또는 테스트 소자들(test elements)이 형성될 수 있다. 상기 반도체 기판은 상기 집적회로가 형성되는 칩 영역들, 및 상기 칩 영역들 사이의 스크라이브 라인을 포함할 수 있고, 상기 테스트 소자들은 일반적으로 상기 반도체 기판의 상기 스크라이브 라인 상에 형성될 수 있다.
본 발명이 이루고자 하는 일 기술적 과제는 스크라이브 라인의 공간 활용을 최대화할 수 있고, 반도체 기판 내 칩 영역들의 수를 증가시킬 수 있는 반도체 장치를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 포토 리소그래피 공정의 공정 마진을 증가시킬 수 있는 반도체 장치를 제공하는데 있다.
본 발명에 따른 반도체 장치는, 기판; 상기 기판 상의 제1 하부 패턴 그룹, 상기 제1 하부 패턴 그룹은 제1 키 패턴, 및 상기 제1 키 패턴으로부터 수평적으로 이격되는 제1 하부 테스트 패턴들을 포함하는 것; 및 상기 제1 하부 패턴 그룹 상의 제1 상부 패턴 그룹을 포함할 수 있다. 상기 제1 상부 패턴 그룹은 수평적으로 서로 이격되는 복수의 제1 패드들, 및 상기 복수의 제1 패드들 사이의 제1 상부 테스트 패턴들을 포함할 수 있다. 상기 제1 키 패턴은 포토 리소그래피 공정을 위한 키 패턴일 수 있다. 상기 복수의 제1 패드들은 상기 제1 상부 테스트 패턴들에 전기적으로 연결될 수 있고, 상기 복수의 제1 패드들 중 하나는 상기 제1 키 패턴과 수직적으로 중첩할 수 있다.
본 발명에 따른 반도체 장치는, 복수의 칩 영역들 및 이들 사이의 스크라이브 라인을 포함하는 기판; 상기 스크라이브 라인 상에 배치되는 복수의 키 패턴들; 및 상기 스크라이브 라인 상에 배치되는 테스트 소자 그룹(TEG)을 포함할 수 있다. 상기 테스트 소자 그룹은 상기 기판의 상면에 평행한 제1 방향으로 서로 이격되는 복수의 패드들을 포함할 수 있다. 상기 키 패턴들은 상기 기판과 상기 복수의 패드들 사이에 배치될 수 있다. 상기 키 패턴들의 각각은 상기 기판의 상기 상면에 수직한 제2 방향을 따라 상기 복수의 패드들 중 대응하는 패드와 수직적으로 중첩할 수 있다. 상기 키 패턴들은 상기 기판의 상기 상면으로부터 상기 제2 방향을 따라 서로 다른 높이에 위치할 수 있다.
본 발명의 개념에 따르면, 포토 리소그래피 공정을 위한 복수의 키 패턴들이 테스트 소자 그룹(TEG) 내 복수의 패드들 아래에 배치될 수 있고, 상기 복수의 패드들과 수직적으로 중첩할 수 있다. 이에 따라, 반도체 기판 내 스크라이브 라인의 제한된 면적이 효율적으로 활용될 수 있고, 그 결과, 상기 반도체 기판 내 칩 영역들의 수를 증가시키시는 것이 용이할 수 있다. 따라서, 반도체 장치의 집적도 증가가 용이할 수 있다.
더하여, 상기 복수의 키 패턴들이 상기 복수의 패드들 아래에 상기 복수의 패드들과 수직적으로 중첩하도록 배치됨에 따라, 상기 스크라이브 라인 상에 형성되는 상기 복수의 키 패턴들의 수를 증가시키는 것이 용이할 수 있다. 이에 따라, 상기 복수의 키 패턴들을 이용하는 상기 포토 리소그래피 공정의 공정 마진이 증가될 수 있다. 따라서, 제조가 용이한 반도체 장치가 제공될 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 장치의 평면도이다.
도 2는 도 1의 테스트 소자 그룹(TEG)의 일부를 나타내는 평면도이다.
도 3은 도 2의 A 부분의 확대도이다.
도 4는 도 3의 I-I'선에 따라 자른 단면도이다.
도 5는 도 4의 각 패턴 그룹 내 패턴들의 평면적 배치를 개략적으로 나타내는 개념도이다.
도 6은 본 발명의 일부 실시예들에 따른 반도체 장치를 나타내는 도면으로, 도 3의 I-I'선에 대응하는 단면도이다.
도 7은 도 6의 각 패턴 그룹 내 패턴들의 평면적 배치를 개략적으로 나타내는 개념도이다.
도 8은 칩 영역들의 분리를 위한 절단선이 도시된 반도체 장치의 평면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 예시적인 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 장치의 평면도이다.
도 1을 참조하면, 반도체 장치(1000)는 기판(100)을 포함할 수 있고, 상기 기판(100)은 복수의 칩 영역들(CR), 및 상기 복수의 칩 영역들(CR) 사이의 스크라이브 라인(SL)을 포함할 수 있다. 상기 기판(100)은 반도체 기판일 수 있고, 일 예로, 실리콘 기판 또는 SOI(Silicon on insulator) 기판일 수 있다. 집적회로를 구성하는 반도체 소자들(일 예로, 트랜지스터, 캐패시터, 저항체, 및 인덕터 등)이 상기 복수의 칩 영역들(CR) 상에 배치될 수 있고, 상기 반도체 소자들의 특성을 평가하기 위한 테스트 소자 그룹(test elements group, TEG)이 상기 스크라이브 라인(SL) 상에 배치될 수 있다.
도 2는 도 1의 테스트 소자 그룹( TEG )의 일부를 나타내는 평면도이다. 도 3은 도 2의 A 부분의 확대도이고 , 도 4는 도 3의 I- I'선에 따라 자른 단면도이다. 도 5는 도 4의 각 패턴 그룹 내 패턴들의 평면적 배치를 개략적으로 나타내는 개념도이다 .
도 2 및 도 3을 참조하면, 상기 테스트 소자 그룹(TEG)은 테스트 패턴들(160), 및 상기 테스트 패턴들(160)에 전기적으로 연결된 복수의 패드들(150)을 포함할 수 있다. 상기 복수의 패드들(150)은 제1 방향(D1)을 따라 수평적으로 서로 이격될 수 있고, 상기 테스트 패턴들(160)은 상기 복수의 패드들(150) 사이에 배치될 수 있다. 상기 테스트 패턴들(160)은 상기 반도체 소자들(일 예로, 트랜지스터, 캐패시터, 저항체, 및 인덕터 등)의 특성을 평가하기 위한 테스트 소자들(test elements)을 구성할 수 있다. 상기 복수의 패드들(150)은 상기 테스트 소자들에 전기적 신호를 입출력하기 위해 이용될 수 있다.
복수의 키 패턴들(130)이 상기 스크라이브 라인(SL) 상에 상기 테스트 소자 그룹(TEG) 내에 배치될 수 있다. 상기 복수의 키 패턴들(130)의 각각은 포토 리소그래피 공정을 위한 정렬 키 또는 오버레이 키일 수 있다. 도 3에서 상기 복수의 키 패턴들(130)의 각각의 평면적 형상은 예시적으로 도시된 것으로, 상기 복수의 키 패턴들(130)은 도시된 바와 달리 다양한 평면적 형상을 가질 수 있다. 상기 복수의 키 패턴들(130)은 상기 복수의 패드들(150) 아래에 배치될 수 있고, 상기 제1 방향(D1)을 따라 수평적으로 서로 이격될 수 있다. 상기 복수의 키 패턴들(130)은 상기 기판(100)과 상기 복수의 패드들(150) 사이에 배치될 수 있다. 상기 복수의 키 패턴들(130)의 각각은 상기 복수의 패드들(150) 중 대응하는 패드와 수직적으로 중첩할 수 있다.
도 3 내지 도 5를 참조하면, 상기 테스트 소자 그룹(TEG)은 상기 기판(100)의 상기 스크라이브 라인(SL) 상에 순차로 적층되는, 제1 하부 패턴 그룹(LP1), 제2 하부 패턴 그룹(LP2), 제3 하부 패턴 그룹(LP3), 제4 하부 패턴 그룹(LP4), 제1 상부 패턴 그룹(UP1), 제2 상부 패턴 그룹(UP2), 제3 상부 패턴 그룹(UP3), 및 제4 상부 패턴 그룹(UP4)을 포함할 수 있다. 상기 제1 내지 제4 하부 패턴 그룹들(LP1, LP2, LP3, LP4) 및 상기 제1 내지 제4 상부 패턴 그룹들(UP1, UP2, UP3, UP4)은 상기 기판(100)의 상면(100U)에 수직한 제2 방향(D2)을 따라 상기 기판(100) 상에 적층될 수 있다.
상기 제1 하부 패턴 그룹(LP1)은 상기 복수의 키 패턴들(130) 중 제1 키 패턴(130a)을 포함할 수 있다. 상기 제1 하부 패턴 그룹(LP1)은 상기 기판(100)의 상기 상면(100U)에 평행한 방향(일 예로, 상기 제1 방향(D1))을 따라 상기 제1 키 패턴(130a)으로부터 수평적으로 이격되는 제1 하부 테스트 패턴들(162a)을 포함할 수 있다. 일부 실시예들에 따르면, 상기 제1 하부 패턴 그룹(LP1)은 상기 기판(100)의 상기 상면(100U)에 평행한 방향(일 예로, 상기 제1 방향(D1))을 따라 상기 제1 키 패턴(130a) 및 상기 제1 하부 테스트 패턴들(162a)로부터 수평적으로 이격되는 제1 더미 패턴들(120a)을 더 포함할 수 있다. 상기 제1 더미 패턴들(120a)은 상기 제1 하부 테스트 패턴들(162a)로부터 전기적으로 절연될 수 있다. 상기 제1 하부 패턴 그룹(LP1)은 상기 제1 키 패턴들(130a), 상기 제1 하부 테스트 패턴들(162a), 및 상기 제1 더미 패턴들(120a)을 덮는 제1 하부 층간 절연막(110)을 더 포함할 수 있다.
상기 제2 하부 패턴 그룹(LP2)은 상기 복수의 키 패턴들(130) 중 제2 키 패턴(130b)을 포함할 수 있다. 상기 제2 키 패턴(130b)은 상기 기판(100)의 상기 상면(100U)으로부터 상기 제1 키 패턴(130a)보다 높은 높이에 위치할 수 있다. 이하에서, 상기 높이는 상기 기판(100)의 상기 상면(100U)으로부터 상기 제2 방향(D2)으로 측정된 거리일 수 있다. 상기 제2 키 패턴(130b)은 평면적 관점에서, 상기 제1 방향(D1)을 따라 상기 제1 키 패턴(130a)으로부터 이격될 수 있다. 일부 실시예들에 따르면, 상기 제2 키 패턴(130b)은 상기 제2 방향(D2)을 따라 상기 제1 더미 패턴들(120a) 중 일부와 수직적으로 중첩할 수 있다.
상기 제2 하부 패턴 그룹(LP2)은 상기 기판(100)의 상기 상면(100U)에 평행한 방향(일 예로, 상기 제1 방향(D1))을 따라 상기 제2 키 패턴(130b)으로부터 수평적으로 이격되는 제2 하부 테스트 패턴들(162b)을 포함할 수 있다. 상기 제2 하부 테스트 패턴들(162b)은 상기 제1 하부 테스트 패턴들(162a)에 전기적으로 연결될 수 있다.
상기 제2 하부 패턴 그룹(LP2)은 상기 기판(100)의 상기 상면(100U)에 평행한 방향(일 예로, 상기 제1 방향(D1))을 따라 상기 제2 키 패턴(130b) 및 상기 제2 하부 테스트 패턴들(162b)로부터 수평적으로 이격되는 제2 더미 패턴들(120b)을 더 포함할 수 있다. 상기 제2 더미 패턴들(120b)은 상기 제2 하부 테스트 패턴들(162b)로부터 전기적으로 절연될 수 있다. 상기 제2 더미 패턴들(120b) 중 적어도 일부는 상기 제2 방향(D2)을 따라 상기 제1 키 패턴(130a)과 수직적으로 중첩할 수 있다.
상기 제2 하부 패턴 그룹(LP2)은 상기 제2 키 패턴들(130b), 상기 제2 하부 테스트 패턴들(162b), 및 상기 제2 더미 패턴들(120b)을 덮는 제2 하부 층간 절연막(111)을 더 포함할 수 있다
상기 제3 하부 패턴 그룹(LP3)은 상기 복수의 키 패턴들(130) 중 제3 키 패턴(130c)을 포함할 수 있다. 상기 제3 키 패턴(130c)은 상기 기판(100)의 상기 상면(100U)으로부터 상기 제1 및 제2 키 패턴들(130a, 130b)보다 높은 높이에 위치할 수 있다. 상기 제3 키 패턴(130c)은 평면적 관점에서, 상기 제1 방향(D1)을 따라 상기 제1 및 제2 키 패턴들(130a, 130b)으로부터 이격될 수 있다. 일부 실시예들에 따르면, 상기 제3 키 패턴(130c)은 상기 제2 방향(D2)을 따라 상기 제1 더미 패턴들(120a) 중 일부, 및 상기 제2 더미 패턴들(120b) 중 일부와 수직적으로 중첩할 수 있다.
상기 제3 하부 패턴 그룹(LP3)은 상기 기판(100)의 상기 상면(100U)에 평행한 방향(일 예로, 상기 제1 방향(D1))을 따라 상기 제3 키 패턴(130c)으로부터 수평적으로 이격되는 제3 하부 테스트 패턴들(162c)을 포함할 수 있다. 상기 제3 하부 테스트 패턴들(162c)은 상기 제1 및 제2 하부 테스트 패턴들(162a, 162b)에 전기적으로 연결될 수 있다.
상기 제3 하부 패턴 그룹(LP3)은 상기 기판(100)의 상기 상면(100U)에 평행한 방향(일 예로, 상기 제1 방향(D1))을 따라 상기 제3 키 패턴(130c) 및 상기 제3 하부 테스트 패턴들(162c)로부터 수평적으로 이격되는 제3 더미 패턴들(120c)을 더 포함할 수 있다. 상기 제3 더미 패턴들(120c)은 상기 제3 하부 테스트 패턴들(162c)로부터 전기적으로 절연될 수 있다. 상기 제3 더미 패턴들(120c) 중 일부는 상기 제2 방향(D2)을 따라 상기 제1 키 패턴(130a)과 수직적으로 중첩할 수 있고, 상기 제3 더미 패턴들(120c) 중 다른 일부는 상기 제2 방향(D2)을 따라 상기 제2 키 패턴(130b)과 수직적으로 중첩할 수 있다.
상기 제3 하부 패턴 그룹(LP3)은 상기 제3 키 패턴들(130c), 상기 제3 하부 테스트 패턴들(162c), 및 상기 제3 더미 패턴들(120c)을 덮는 제3 하부 층간 절연막(112)을 더 포함할 수 있다.
상기 제4 하부 패턴 그룹(LP4)은 상기 복수의 키 패턴들(130) 중 제4 키 패턴(130d)을 포함할 수 있다. 상기 제4 키 패턴(130d)은 상기 기판(100)의 상기 상면(100U)으로부터 상기 제1 내지 제3 키 패턴들(130a, 130b, 130c)보다 높은 높이에 위치할 수 있다. 상기 제4 키 패턴(130d)은 평면적 관점에서, 상기 제1 방향(D1)을 따라 상기 제1 내지 제3 키 패턴들(130a, 130b, 130c)으로부터 이격될 수 있다. 일부 실시예들에 따르면, 상기 제4 키 패턴(130d)은 상기 제2 방향(D2)을 따라 상기 제1 더미 패턴들(120a) 중 일부, 상기 제2 더미 패턴들(120b) 중 일부, 및 상기 제3 더미 패턴들(120c) 중 일부와 수직적으로 중첩할 수 있다.
상기 제4 하부 패턴 그룹(LP4)은 상기 기판(100)의 상기 상면(100U)에 평행한 방향(일 예로, 상기 제1 방향(D1))을 따라 상기 제4 키 패턴(130d)으로부터 수평적으로 이격되는 제4 하부 테스트 패턴들(162d)을 포함할 수 있다. 상기 제4 하부 테스트 패턴들(162d)은 상기 제1 내지 제3 하부 테스트 패턴들(162a, 162b, 162c)에 전기적으로 연결될 수 있다.
상기 제4 하부 패턴 그룹(LP4)은 상기 기판(100)의 상기 상면(100U)에 평행한 방향(일 예로, 상기 제1 방향(D1))을 따라 상기 제4 키 패턴(130d) 및 상기 제4 하부 테스트 패턴들(162d)로부터 수평적으로 이격되는 제4 더미 패턴들(120d)을 더 포함할 수 있다. 상기 제4 더미 패턴들(120d)은 상기 제4 하부 테스트 패턴들(162d)로부터 전기적으로 절연될 수 있다. 상기 제4 더미 패턴들(120d) 중 일부는 상기 제2 방향(D2)을 따라 상기 제1 키 패턴(130a)과 수직적으로 중첩할 수 있고, 상기 제4 더미 패턴들(120d) 중 다른 일부는 상기 제2 방향(D2)을 따라 상기 제2 키 패턴(130b)과 수직적으로 중첩할 수 있다. 상기 제4 더미 패턴들(120d) 중 또 다른 일부는 상기 제2 방향(D2)을 따라 상기 제3 키 패턴(130c)과 수직적으로 중첩할 수 있다.
상기 제4 하부 패턴 그룹(LP4)은 상기 제4 키 패턴들(130d), 상기 제4 하부 테스트 패턴들(162d), 및 상기 제4 더미 패턴들(120d)을 덮는 제4 하부 층간 절연막(113)을 더 포함할 수 있다.
상기 복수의 키 패턴들(130)은 상기 제1 내지 제4 키 패턴들(130a, 130b, 130c, 130d)을 포함할 수 있다. 상기 복수의 키 패턴들(130, 일 예로, 상기 제1 내지 제4 키 패턴들(130a, 130b, 130c, 130d))은 상기 기판(100)의 상기 상면(100U)으로부터 상기 제2 방향(D2)을 따라 서로 다른 높이에 위치할 수 있다. 상기 테스트 패턴들(160)은 상기 제1 내지 제4 하부 테스트 패턴들(162a, 162b, 162c, 162d)을 포함할 수 있다.
상기 제1 상부 패턴 그룹(UP1)은 상기 기판(100)의 상기 상면(100U)에 평행한 방향(일 예로, 상기 제1 방향(D1))을 따라 수평적으로 서로 이격되는 복수의 제1 패드들(150a), 및 상기 복수의 제1 패드들(150a) 사이의 제1 상부 테스트 패턴들(164a)을 포함할 수 있다. 상기 제1 상부 테스트 패턴들(164a)은 상기 제1 내지 제4 하부 테스트 패턴들(162a, 162b, 162c, 162d)에 전기적으로 연결될 수 있다. 상기 복수의 제1 패드들(150a)은 상기 제1 상부 테스트 패턴들(164a)에 전기적으로 연결될 수 있다.
상기 제1 내지 제4 키 패턴들(130a, 130b, 130c, 130d)은 상기 복수의 제1 패드들(150a) 아래에 배치될 수 있고, 상기 기판(100)과 상기 복수의 제1 패드들(150a) 사이에 배치될 수 있다. 상기 제1 내지 제4 키 패턴들(130a, 130b, 130c, 130d)의 각각은 상기 제2 방향(D2)을 따라 상기 복수의 제1 패드들(150a) 중 대응하는 하나와 수직적으로 중첩할 수 있다. 일 예로, 상기 제1 내지 제4 키 패턴들(130a, 130b, 130c, 130d)은 상기 제2 방향(D2)을 따라 상기 복수의 제1 패드들(150a)과 각각 수직적으로 중첩할 수 있다. 상기 제2 더미 패턴들(120b) 중 일부, 상기 제3 더미 패턴들(120c) 중 일부, 및 상기 제4 더미 패턴들(120d) 중 일부는 상기 제1 키 패턴(130a)과 대응하는 제1 패드(150a) 사이에 배치될 수 있고, 상기 제3 더미 패턴들(120c) 중 다른 일부, 및 상기 제4 더미 패턴들(120d) 중 다른 일부는 상기 제2 키 패턴(130b)과 대응하는 제1 패드(150a) 사이에 배치될 수 있다. 상기 제4 더미 패턴들(120d) 중 또 다른 일부는 상기 제3 키 패턴(130c)과 대응하는 제1 패드(150a) 사이에 배치될 수 있다.
상기 제1 상부 패턴 그룹(UP1)은 상기 복수의 제1 패드들(150a) 및 상기 제1 상부 테스트 패턴들(164a)을 덮는 제1 상부 층간 절연막(114)을 더 포함할 수 있다.
상기 제2 상부 패턴 그룹(UP2)은 상기 기판(100)의 상기 상면(100U)에 평행한 방향(일 예로, 상기 제1 방향(D1))을 따라 수평적으로 서로 이격되는 복수의 제2 패드들(150b), 및 상기 복수의 제2 패드들(150b) 사이의 제2 상부 테스트 패턴들(164b)을 포함할 수 있다. 상기 제2 상부 테스트 패턴들(164b)은 상기 제1 상부 테스트 패턴들(164a)에 전기적으로 연결될 수 있다. 상기 복수의 제2 패드들(150b)은 상기 제2 상부 테스트 패턴들(164b)에 전기적으로 연결될 수 있다.
비아들(170)이 상기 복수의 제1 패드들(150a)과 상기 복수의 제2 패드들(150b) 사이에 개재될 수 있다. 상기 비아들(170)은 상기 제1 상부 층간 절연막(114)을 관통하여 상기 복수의 제1 패드들(150a)과 상기 복수의 제2 패드들(150b)을 서로 전기적으로 연결할 수 있다. 상기 복수의 제2 패드들(150b)은 상기 비아들(170)을 통해 상기 복수의 제1 패드들(150a)에 각각 연결될 수 있다. 상기 복수의 제2 패드들(150b)은 상기 복수의 제1 패드들(150a)과 각각 수직적으로 중첩할 수 있다.
상기 제1 내지 제4 키 패턴들(130a, 130b, 130c, 130d)의 각각은 상기 제2 방향(D2)을 따라 상기 복수의 제2 패드들(150b) 중 대응하는 하나와 수직적으로 중첩할 수 있다. 일 예로, 상기 제1 내지 제4 키 패턴들(130a, 130b, 130c, 130d)은 상기 제2 방향(D2)을 따라 상기 복수의 제2 패드들(150b)과 각각 수직적으로 중첩할 수 있다. 상기 제2 상부 패턴 그룹(UP2)은 상기 복수의 제2 패드들(150b) 및 상기 제2 상부 테스트 패턴들(164b)을 덮는 제2 상부 층간 절연막(115)을 더 포함할 수 있다.
상기 제3 상부 패턴 그룹(UP3)은 상기 기판(100)의 상기 상면(100U)에 평행한 방향(일 예로, 상기 제1 방향(D1))을 따라 수평적으로 서로 이격되는 복수의 제3 패드들(150c), 및 상기 복수의 제3 패드들(150c) 사이의 제3 상부 테스트 패턴들(164c)을 포함할 수 있다. 상기 제3 상부 테스트 패턴들(164c)은 상기 제2 상부 테스트 패턴들(164b)에 전기적으로 연결될 수 있다. 상기 복수의 제3 패드들(150c)은 상기 제3 상부 테스트 패턴들(164c)에 전기적으로 연결될 수 있다.
상기 비아들(170)이 상기 복수의 제2 패드들(150b)과 상기 복수의 제3 패드들(150c) 사이에 개재될 수 있다. 상기 비아들(170)은 상기 제2 상부 층간 절연막(115)을 관통하여 상기 복수의 제2 패드들(150b)과 상기 복수의 제3 패드들(150c)을 서로 전기적으로 연결할 수 있다. 상기 복수의 제3 패드들(150c)은 상기 비아들(170)을 통해 상기 복수의 제2 패드들(150b)에 각각 연결될 수 있다. 상기 복수의 제3 패드들(150c)은 상기 복수의 제2 패드들(150b)과 각각 수직적으로 중첩할 수 있다.
상기 제1 내지 제4 키 패턴들(130a, 130b, 130c, 130d)의 각각은 상기 제2 방향(D2)을 따라 상기 복수의 제3 패드들(150c) 중 대응하는 하나와 수직적으로 중첩할 수 있다. 일 예로, 상기 제1 내지 제4 키 패턴들(130a, 130b, 130c, 130d)은 상기 제2 방향(D2)을 따라 상기 복수의 제3 패드들(150c)과 각각 수직적으로 중첩할 수 있다. 상기 제3 상부 패턴 그룹(UP3)은 상기 복수의 제3 패드들(150c) 및 상기 제3 상부 테스트 패턴들(164c)을 덮는 제3 상부 층간 절연막(116)을 더 포함할 수 있다.
상기 제4 상부 패턴 그룹(UP4)은 상기 기판(100)의 상기 상면(100U)에 평행한 방향(일 예로, 상기 제1 방향(D1))을 따라 수평적으로 서로 이격되는 복수의 제4 패드들(150d), 및 상기 복수의 제4 패드들(150d) 사이의 제4 상부 테스트 패턴들(164d)을 포함할 수 있다. 상기 제4 상부 테스트 패턴들(164d)은 상기 제3 상부 테스트 패턴들(164c)에 전기적으로 연결될 수 있다. 상기 복수의 제4 패드들(150d)은 상기 제4 상부 테스트 패턴들(164d)에 전기적으로 연결될 수 있다.
상기 비아들(170)이 상기 복수의 제3 패드들(150c)과 상기 복수의 제4 패드들(150d) 사이에 개재될 수 있다. 상기 비아들(170)은 상기 제3 상부 층간 절연막(116)을 관통하여 상기 복수의 제3 패드들(150c)과 상기 복수의 제4 패드들(150d)을 서로 전기적으로 연결할 수 있다. 상기 복수의 제4 패드들(150d)은 상기 비아들(170)을 통해 상기 복수의 제3 패드들(150c)에 각각 연결될 수 있다. 상기 복수의 제4 패드들(150d)은 상기 복수의 제3 패드들(150c)과 각각 수직적으로 중첩할 수 있다.
상기 제1 내지 제4 키 패턴들(130a, 130b, 130c, 130d)의 각각은 상기 제2 방향(D2)을 따라 상기 복수의 제4 패드들(150d) 중 대응하는 하나와 수직적으로 중첩할 수 있다. 일 예로, 상기 제1 내지 제4 키 패턴들(130a, 130b, 130c, 130d)은 상기 제2 방향(D2)을 따라 상기 복수의 제4 패드들(150d)과 각각 수직적으로 중첩할 수 있다. 상기 제4 상부 패턴 그룹(UP4)은 상기 복수의 제4 패드들(150d) 및 상기 제4 상부 테스트 패턴들(164d)을 덮는 제4 상부 층간 절연막(117)을 더 포함할 수 있다.
상기 복수의 패드들(150)은 상기 제1 내지 제4 패드들(150a, 150b, 150c, 150d)을 포함할 수 있다. 상기 제1 내지 제4 패드들(150a, 150b, 150c, 150d)은 이들 사이에 개재되는 상기 비아들(170)을 통해 서로 전기적으로 연결될 수 있다. 상기 테스트 패턴들(160)은 상기 제1 내지 제4 하부 테스트 패턴들(162a, 162b, 162c, 162d) 및 상기 제1 내지 제4 상부 테스트 패턴들(164a, 164b, 164c, 164d)을 포함할 수 있다. 상기 테스트 패턴들(160)은 도 1의 상기 칩 영역들(CR) 상의 상기 반도체 소자들(일 예로, 트랜지스터, 캐패시터, 저항체, 및 인덕터 등)의 특성을 평가하기 위한 테스트 소자들(test elements)을 구성할 수 있다.
반도체 장치의 집적도가 증가함에 따라, 포토 리소그래피 공정을 위한 키 패턴들, 및 반도체 소자의 특성 평가를 위한 테스트 소자들이 수가 증가될 수 있다. 상기 반도체 장치의 칩 영역들 사이의 스크라이브 라인은 제한된 면적을 가질 수 있고, 이에 따라, 상기 스크라이브 라인의 제한된 면적 내에 상기 키 패턴들 및 상기 테스트 소자들을 형성하는 것은 어려울 수 있다.
본 발명의 개념에 따르면, 포토 리소그래피 공정을 위한 상기 키 패턴들(130)이 상기 테스트 소자 그룹(TEG)의 상기 복수의 패드들(150) 아래에 배치될 수 있다. 상기 복수의 키 패턴들(130)의 각각은 상기 복수의 패드들(150) 중 대응하는 패드와 수직적으로 중첩할 수 있다. 상기 복수의 키 패턴들(130)이 상기 복수의 패드들(150) 아래에 상기 복수의 패드들(150)과 수직적으로 중첩하도록 배치됨에 따라, 상기 스크라이브 라인(SL)의 제한된 면적이 효율적으로 활용될 수 있고, 이에 따라, 상기 기판(100) 내 상기 칩 영역들(CR)의 수를 증가시키시는 것이 용이할 수 있다. 따라서, 반도체 장치의 집적도 증가가 용이할 수 있다.
더하여, 상기 복수의 키 패턴들(130)이 상기 복수의 패드들(150) 아래에 상기 복수의 패드들(150)과 수직적으로 중첩하도록 배치됨에 따라, 상기 스크라이브 라인(SL) 상에 형성되는 상기 복수의 키 패턴들(130)의 수를 증가시키는 것이 용이할 수 있다. 이에 따라, 상기 복수의 키 패턴들(130)을 이용하는 포토 리소그래피 공정의 공정 마진이 증가될 수 있다. 따라서, 제조가 용이한 반도체 장치가 제공될 수 있다.
도 6은 본 발명의 일부 실시예들에 따른 반도체 장치를 나타내는 도면으로, 도 3의 I- I'선에 대응하는 단면도이다. 도 7은 도 6의 각 패턴 그룹 내 패턴들의 평면적 배치를 개략적으로 나타내는 개념도이다 . 설명의 간소화를 위해, 도 1 내지 도 5를 참조하여 설명한 반도체 장치와 차이점을 주로 설명한다.
도 3, 도 6 및 도 7을 참조하면, 상기 제1 하부 패턴 그룹(LP1)은 상기 복수의 키 패턴들(130) 중 상기 제1 키 패턴(130a), 상기 제1 키 패턴(130a)으로부터 수평적으로 이격되는 상기 제1 하부 테스트 패턴들(162a), 및 상기 제1 키 패턴들(130a) 및 상기 제1 하부 테스트 패턴들(162a)을 덮는 상기 제1 하부 층간 절연막(110)을 포함할 수 있다. 일부 실시예들에 따르면 상기 제1 하부 패턴 그룹(LP1)은 상기 제1 더미 패턴들(120a)을 포함하지 않을 수 있다.
상기 제2 하부 패턴 그룹(LP2)은 상기 복수의 키 패턴들(130) 중 상기 제2 키 패턴(130b)을 포함할 수 있다. 일부 실시예들에 따르면, 상기 제1 하부 패턴 그룹(LP1) 내 패턴들은 상기 제2 키 패턴(130b) 아래에 배치되지 않을 수 있다. 즉, 상기 제2 키 패턴(130b)은 평면적 관점에서, 상기 제1 방향(D1)을 따라 상기 제1 키 패턴(130a) 및 상기 제1 하부 테스트 패턴들(162a)로부터 이격될 수 있고, 상기 제2 방향(D2)을 따라 상기 제1 하부 패턴 그룹(LP1) 내 추가적인 패턴들(일 예로, 도 4의 상기 제1 더미 패턴들(120a))과 수직적으로 중첩하지 않을 수 있다.
상기 제2 하부 패턴 그룹(LP2)은 상기 제2 키 패턴(130b)으로부터 수평적으로 이격되는 상기 제2 하부 테스트 패턴들(162b), 상기 제2 키 패턴(130b) 및 상기 제2 하부 테스트 패턴들(162b)로부터 수평적으로 이격되는 상기 제2 더미 패턴들(120b), 및 상기 제2 키 패턴들(130b), 상기 제2 하부 테스트 패턴들(162b), 및 상기 제2 더미 패턴들(120b)을 덮는 상기 제2 하부 층간 절연막(111)을 포함할 수 있다. 상기 제2 더미 패턴들(120b) 중 적어도 일부는 상기 제2 방향(D2)을 따라 상기 제1 키 패턴(130a)과 수직적으로 중첩할 수 있다.
상기 제3 하부 패턴 그룹(LP3)은 상기 복수의 키 패턴들(130) 중 상기 제3 키 패턴(130c)을 포함할 수 있다. 일부 실시예들에 따르면, 상기 제1 하부 패턴 그룹(LP1) 내 패턴들 및 상기 제2 하부 패턴 그룹(LP2) 내 패턴들은 상기 제3 키 패턴(130c) 아래에 배치되지 않을 수 있다. 즉, 상기 제3 키 패턴(130c)은 평면적 관점에서, 상기 제1 방향(D1)을 따라 상기 제1 및 제2 키 패턴들(130a, 130b), 상기 제1 및 제2 하부 테스트 패턴들(162a, 162b), 및 상기 제2 더미 패턴들(120b)로부터 이격될 수 있고, 상기 제2 방향(D2)을 따라 상기 제1 하부 패턴 그룹(LP1) 내 패턴들 및 상기 제2 하부 패턴 그룹(LP2) 내 패턴들과 수직적으로 중첩하지 않을 수 있다.
상기 제3 하부 패턴 그룹(LP3)은 상기 제3 키 패턴(130c)으로부터 수평적으로 이격되는 상기 제3 하부 테스트 패턴들(162c), 상기 제3 키 패턴(130c) 및 상기 제3 하부 테스트 패턴들(162c)로부터 수평적으로 이격되는 상기 제3 더미 패턴들(120c), 및 상기 제3 키 패턴들(130c), 상기 제3 하부 테스트 패턴들(162c), 및 상기 제3 더미 패턴들(120c)을 덮는 상기 제3 하부 층간 절연막(112)을 포함할 수 있다. 상기 제3 더미 패턴들(120c) 중 일부는 상기 제2 방향(D2)을 따라 상기 제1 키 패턴(130a)과 수직적으로 중첩할 수 있고, 상기 제3 더미 패턴들(120c) 중 다른 일부는 상기 제2 방향(D2)을 따라 상기 제2 키 패턴(130b)과 수직적으로 중첩할 수 있다.
상기 제4 하부 패턴 그룹(LP4)은 상기 복수의 키 패턴들(130) 중 상기 제4 키 패턴(130d)을 포함할 수 있다. 일부 실시예들에 따르면, 상기 제1 하부 패턴 그룹(LP1) 내 패턴들, 상기 제2 하부 패턴 그룹(LP2) 내 패턴들, 및 상기 제3 하부 패턴 그룹(LP3) 내 패턴들은 상기 제4 키 패턴(130d) 아래에 배치되지 않을 수 있다. 즉, 상기 제4 키 패턴(130d)은 평면적 관점에서, 상기 제1 방향(D1)을 따라 상기 제1 내지 제3 키 패턴들(130a, 130b, 130c), 상기 제1 내지 제3 하부 테스트 패턴들(162a, 162b, 162c), 및 상기 제2 내지 제3 더미 패턴들(120b, 120c)로부터 이격될 수 있고, 상기 제2 방향(D2)을 따라 상기 제1 하부 패턴 그룹(LP1) 내 패턴들, 상기 제2 하부 패턴 그룹(LP2) 내 패턴들, 및 상기 제3 하부 패턴 그룹(LP3) 내 패턴들과 수직적으로 중첩하지 않을 수 있다.
상기 제4 하부 패턴 그룹(LP4)은 상기 제4 키 패턴(130d)으로부터 수평적으로 이격되는 상기 제4 하부 테스트 패턴들(162d), 상기 제4 키 패턴(130d) 및 상기 제4 하부 테스트 패턴들(162d)로부터 수평적으로 이격되는 상기 제4 더미 패턴들(120d), 및 상기 제4 키 패턴들(130d), 상기 제4 하부 테스트 패턴들(162d), 및 상기 제4 더미 패턴들(120d)을 덮는 상기 제4 하부 층간 절연막(113)을 포함할 수 있다. 상기 제4 더미 패턴들(120d) 중 일부는 상기 제2 방향(D2)을 따라 상기 제1 키 패턴(130a)과 수직적으로 중첩할 수 있고, 상기 제4 더미 패턴들(120d) 중 다른 일부는 상기 제2 방향(D2)을 따라 상기 제2 키 패턴(130b)과 수직적으로 중첩할 수 있다. 상기 제4 더미 패턴들(120d) 중 또 다른 일부는 상기 제2 방향(D2)을 따라 상기 제3 키 패턴(130c)과 수직적으로 중첩할 수 있다.
상기 제1 내지 제4 상부 패턴 그룹들(UP1, UP2, UP3, UP4)은 도 3 내지 도 5를 참조하여 설명한 상기 제1 내지 제4 상부 패턴 그룹들(UP1, UP2, UP3, UP4)과 실질적으로 동일할 수 있다.
본 실시예들에 따르면, 상기 제1 내지 제4 키 패턴들(130a, 130b, 130c, 130d)의 각각은 그 아래에 배치되는 패턴들과 수직적으로 중첩하지 않을 수 있다. 이에 따라, 포토 리소그래피 공정 동안 상기 제1 내지 제4 키 패턴들(130a, 130b, 130c, 130d)의 식별이 용이할 수 있다. 따라서, 제조가 용이한 반도체 장치가 제공될 수 있다.
도 8은 칩 영역들의 분리를 위한 절단선이 도시된 반도체 장치의 평면도이다.
도 8을 참조하면, 상기 복수의 칩 영역들(CR)은 상기 스크라이브 라인(SL) 상의 절단선(SW)을 따라 절단되어 복수의 반도체 칩들로 분리될 수 있다. 일부 실시예들에 따르면, 상기 복수의 반도체 칩들 중 적어도 하나는 도 2 내지 도 7을 참조하여 설명한, 상기 테스트 소자 그룹(TEG)을 포함할 수 있다. 이 경우, 상기 복수의 반도체 칩들 중 적어도 하나 내의 상기 테스트 소자 그룹(TEG)은 전기적으로 플로팅된 상태일 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
130, 130a, 130b, 130c, 130d: 키 패턴들
150, 150a, 150b, 150c, 150d: 패드들
160: 테스트 패턴들
162a, 162b, 162c, 162d: 하부 테스트 패턴들
164a, 164b, 164c, 164d: 상부 테스트 패턴들
120a, 120b, 120c, 120d: 더미 패턴들
170: 비아들

Claims (10)

  1. 기판;
    상기 기판 상의 제1 하부 패턴 그룹, 상기 제1 하부 패턴 그룹은 제1 키 패턴, 및 상기 제1 키 패턴으로부터 수평적으로 이격되는 제1 하부 테스트 패턴들을 포함하는 것; 및
    상기 제1 하부 패턴 그룹 상의 제1 상부 패턴 그룹을 포함하되,
    상기 제1 상부 패턴 그룹은 수평적으로 서로 이격되는 복수의 제1 패드들, 및 상기 복수의 제1 패드들 사이의 제1 상부 테스트 패턴들을 포함하고,
    상기 제1 키 패턴은 포토 리소그래피 공정을 위한 키 패턴이고,
    상기 복수의 제1 패드들은 상기 제1 상부 테스트 패턴들에 전기적으로 연결되고,
    상기 복수의 제1 패드들 중 하나는 상기 제1 키 패턴과 수직적으로 중첩하는 반도체 장치.
  2. 청구항 1에 있어서,
    상기 제1 하부 테스트 패턴들, 상기 제1 상부 테스트 패턴들, 및 상기 복수의 제1 패드들은 테스트 소자 그룹(TEG)을 구성하는 반도체 장치.
  3. 청구항 1에 있어서,
    상기 제1 하부 테스트 패턴들은 상기 제1 상부 테스트 패턴들에 전기적으로 연결되는 반도체 장치.
  4. 청구항 1에 있어서,
    상기 제1 키 패턴은 포토 리소그래피 공정을 위한 정렬 키 또는 오버레이 키인 반도체 장치.
  5. 청구항 1에 있어서,
    상기 제1 하부 패턴 그룹과 상기 제1 상부 패턴 그룹 사이의 제2 하부 패턴 그룹을 더 포함하되,
    상기 제2 하부 패턴 그룹은 제2 키 패턴, 및 상기 제2 키 패턴으로부터 수평적으로 이격되는 제2 하부 테스트 패턴들을 포함하고,
    상기 제2 키 패턴은 포토 리소그래피 공정을 위한 키 패턴이고,
    상기 복수의 제1 패드들 중 다른 하나는 상기 제2 키 패턴과 수직적으로 중첩하는 반도체 장치.
  6. 청구항 5에 있어서,
    상기 제1 하부 테스트 패턴들, 상기 제2 하부 테스트 패턴들, 상기 제1 상부 테스트 패턴들, 및 상기 복수의 제1 패드들은 테스트 소자 그룹(TEG)을 구성하는 반도체 장치.
  7. 청구항 5에 있어서,
    상기 제1 하부 테스트 패턴들 및 상기 제2 하부 테스트 패턴들은 상기 제1 상부 테스트 패턴들에 전기적으로 연결되는 반도체 장치.
  8. 청구항 5에 있어서,
    상기 제1 키 패턴 및 상기 제2 키 패턴의 각각은 포토 리소그래피 공정을 위한 정렬 키 또는 오버레이 키인 반도체 장치.
  9. 청구항 5에 있어서,
    상기 제2 하부 패턴 그룹은 상기 제2 키 패턴 및 상기 제2 하부 테스트 패턴들로부터 수평적으로 이격되는 더미 패턴들을 포함하고,
    상기 더미 패턴들은 상기 복수의 제1 패드들 중 상기 하나와 상기 제1 키 패턴 사이에 배치되는 반도체 장치.
  10. 복수의 칩 영역들 및 이들 사이의 스크라이브 라인을 포함하는 기판;
    상기 스크라이브 라인 상에 배치되는 복수의 키 패턴들; 및
    상기 스크라이브 라인 상에 배치되는 테스트 소자 그룹(TEG)을 포함하되,
    상기 테스트 소자 그룹은 상기 기판의 상면에 평행한 제1 방향으로 서로 이격되는 복수의 패드들을 포함하고,
    상기 키 패턴들은 상기 기판과 상기 복수의 패드들 사이에 배치되고,
    상기 키 패턴들의 각각은 상기 기판의 상기 상면에 수직한 제2 방향을 따라 상기 복수의 패드들 중 대응하는 패드와 수직적으로 중첩하고,
    상기 키 패턴들은 상기 기판의 상기 상면으로부터 상기 제2 방향을 따라 서로 다른 높이에 위치하는 반도체 장치.
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