JPH06151587A - 半導体集積回路パッケージ、その製造方法、及びその実装方法 - Google Patents

半導体集積回路パッケージ、その製造方法、及びその実装方法

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JPH06151587A
JPH06151587A JP32733592A JP32733592A JPH06151587A JP H06151587 A JPH06151587 A JP H06151587A JP 32733592 A JP32733592 A JP 32733592A JP 32733592 A JP32733592 A JP 32733592A JP H06151587 A JPH06151587 A JP H06151587A
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Abstract

(57)【要約】 【目的】 高周波回路、高速スイッチング回路に好適な
ＩＣ製造を可能にする。 【構成】 ウェハプロセス中に写真製版技術を用いて外
部取り出し電極（Ｓ１〜Ｓ５）を形成し、その後ウェハ
状態のままウェハ上に樹脂を塗布して硬化処理を施し
（Ｓ７，Ｓ８）、ウェハ表面を研磨（Ｓ９）して上記外
部取り出し電極１８を清浄化した電極を作成し、このウ
ェハをダイシング・スライス・カット（Ｓ１２）してエ
キスパンディング（Ｓ１３）して製造し、ウェハ上にパ
ッケージング用樹脂と、研磨処理された電極とを持つ保
護パッケージをもつＩＣを形成する。 【効果】 ＩＣパッケージング工程をウェハ状態で実施
したのでバッジ処理でき、生産効率が向上でき、安価に
かつ精度の高いものが得られる効果がある。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体集積回路パッ
ケージの構造、その製造方法、テスト方法、実装方法に
関するものである。
【０００２】
【従来の技術】図７は従来のＴＡＢ（Tape Automated B
onding) 技術による半導体集積回路パッケージであるフ
リップチップＩＣの製造フローを示す図である。この図
７に示す技術は、ＩＬＢ（Inner Lead Bonding) 、及
び、ＯＬＢ（Outer Lead Bonding) を含むものである。
そして、図８は図７の製造フローにおけるＩＬＢとＯＬ
Ｂの工程を示す図である。これらの図において、１はＩ
Ｃチップ、２はこのＩＣチップ１のバンプで、ＩＬＢ用
の端子、４はポリイミド・フィルムキャリア、３はその
インナーリード、５は樹脂、６は配線基板、７は配線基
板６上の配線電極、８は半田であり、３′はアウターリ
ードである。
【０００３】次にＴＡＢ技術によるフリップチップＩＣ
パッケージの製造方法について説明する。ウエハプロセ
ス（ステップＳ７１）により半導体素子層を形成したの
ち、電極形成（ステップＳ７２）を行い、その後ウエハ
状態でテスト（ステップＳ７３）を行った後、ダイシン
グ・スライス・カット（ステップＳ７４）し、これをエ
キスパンディング（ステップＳ７５）したのち、ＩＣチ
ップ１の電極上に形成されたＡｕバンプ２と、ポリイミ
ド・フィルムキャリア４のインナーリード３とを熱圧着
接合する工程により、フリップチップＩＬＢ（ステップ
Ｓ７６）が完了する。
【０００４】次にこれを樹脂封止（ステップＳ７７）、
硬化（ステップＳ７８）し、所定の寸法にアウターリー
ド３′を切断打抜き・フォーミング（ステップＳ７９）
し、その後、バーン・イン・テスト（ステップＳ８０）
を行った後、配線基板６上に半田８でアウターリード
３′を接合し、基板実装ＯＬＢ（ステップＳ８１）を完
了する。なお、この時、配線基板電極７上に半田形成処
理を施しておくことが必要である。この時の接合加熱手
段としては、パルスツール加熱、コンスタントツール加
熱、ライトビーム加熱、レーザ加熱などがある。基板実
装ＯＬＢの後、検査（ステップＳ８２）を行う。
【０００５】
【発明が解決しようとする課題】従来のＴＡＢ技術によ
るフリップチップ型パッケージは以上のように構成され
ているので、ＩＬＢでＡｕバンプ２とＮｉ−Ａｕメッキ
インナーリード３とを結合するにおいては、高温かつ高
加圧力が必要であり、加圧コントロールが難しいという
問題があり、急激な加圧をした場合にはＩＣチップ１の
Ａｌ電極下のＳｉＯ2 膜を破壊する等の問題がある。
【０００６】また、さらにＯＬＢのためのリード部３′
でのインダクタンスがＩＣチップ特性を悪化させる原因
になるため、できるだけ短いリードに設計する必要があ
り、特に高周波回路や高速スイッチング回路の場合、問
題があった。
【０００７】また、ＩＣチップに電流を多く流して発熱
した場合の放熱対策において、放熱用フィンとＩＣチッ
プとの熱伝導性を高めることが構造的に難しいという問
題があった。
【０００８】この発明は上記のような問題点を解消する
ためになされたもので、従来のＴＡＢ技術におけるＩＬ
Ｂの製造工程をバンプ形成工程に含めた形として省略し
てしまうことにより、ＩＬＢ工程での上記の問題を解消
することのできる半導体集積回路パッケージ、及びその
製造方法を提供することを目的としている。
【０００９】また、ＯＬＢの製造工程をもバンプ形成工
程に含めた形として、リードとアウターリードを省略し
てしまうことにより、リード部でのインダクタンスによ
る電気的特性の劣化を解消し、ＩＣチップ特性を効果的
に引き出すことのできる半導体集積回路パッケージ、及
びその製造方法を提供することを目的としている。
【００１０】さらに、ＩＣチップでの発熱を放熱フィン
に直接熱伝導できる実装構造とすることにより、放熱効
率の高い上記パッケージの実装方法を提供することを目
的とする。
【００１１】また一方、従来はバーン・イン・テストの
際にバーン・イン用基板に取り付けられたＩＣソケット
への挿圧着でＩＣリードの曲がりが発生しやすく、作業
上問題となっていたが、このような問題をも解消するこ
とのできる上記パッケージのテスト方法を提供すること
を目的としている。
【００１２】
【課題を解決するための手段】この発明に係る半導体集
積回路パッケージ、及びその製造方法は、ウェハ状態で
パッケージング処理し、ダイシング・スライス・カット
後、エキスパンドしてフリップチップ型パッケージを得
るようにしたものである。
【００１３】また、この発明にかかる半導体集積回路パ
ッケージの製造方法は、上記エキスパンディング後のフ
リップチップ型パッケージをバーン・イン用基板に半田
付けを行って接続（仮実装）してバーン・イン・テスト
をし、次に加熱して上記半田付部を溶融してバーン・イ
ン用基板から上記保護パッケージを持つ半導体集積回路
を取り外し、配線基板に上記外部取り出し電極を用いて
実装し、基板への組み込みを完了するものである。
【００１４】また、この発明にかかる半導体集積回路パ
ッケージの製造方法は、多種複数のＩＣをそれぞれのフ
リップチップ型パッケージにした後、半田付けによりマ
ウントを行い、加熱して表面張力補正を行ったのち、マ
ルチ・チップ・システムテストを不良チップを交換しな
がら繰り返すことにより、マルチチップモジュール（Mu
ltichip Module) に組立てができるようにしたものであ
る。
【００１５】また、この発明にかかる半導体集積回路パ
ッケージの実装方法は、上記配線基板に半田付けを行
い、上記保護パッケージをもつ半導体集積回路の電極の
ある面の裏面に、導熱性グリースにて放熱用フィンを接
着させた構造とし、放熱効果を有する構造に実装するよ
うにしたものである。
【００１６】
【作用】この発明におけるフリップチップ型パッケージ
は、ウェハ状態での外部取り出し電極の形成と、ＩＣを
周辺環境から守るためのバリア部を形成するためのガラ
スコート樹脂との接合の形成とにより、従来のＴＡＢ技
術におけるＩＬＢの製造工程をバンプ形成工程に含めた
形として省略したので、ＩＬＢ工程での加圧コントロー
ルが難しいという問題を解消でき、また、ＯＬＢの製造
工程をもバンプ形成工程に含めた形として、リードとア
ウターリードを省略したので、リード部でのインダクタ
ンスによる電気的特性の劣化を解消し、ＩＣチップ特性
を効果的に引き出すことができる。
【００１７】しかも、この発明におけるフリップチップ
型パッケージは、ウェハ状態での外部取り出し電極の形
成と、ＩＣを周辺環境から守るためのバリア部を形成す
るためのガラスコート樹脂との接合の形成と、さらに、
外部取り出し電極の清浄化とを行い、ウェハ表面の凹凸
を軽減して基板実装を行うようにしたから、容易に、か
つ精度良く安定にパッケージの製造・組立を行うことが
できる。
【００１８】また、ウェハ状態でパッケージング処理
し、直接、半田付けにてバーン・イン基板に取り付けて
テストし、そして、バーン・イン・テスト合格のＩＣを
直接、配線基板に半田付けしてシステムを形成するの
で、従来バーン・イン・テストの際にバーン・イン用基
板に取り付けられたＩＣソケットへの挿圧着時にＩＣリ
ードの曲がりが発生しやすいといった作業上の問題を解
消でき、高信頼度な装置が得られる。
【００１９】また、この発明における半導体集積回路パ
ッケージの製造方法は、複数種類のＩＣをそれぞれフリ
ップチップ型パッケージにした後、半田付けによりマウ
ントを行い、加熱して表面張力補正を行ったのち、マル
チ・チップ・システムテストを不良チップを交換しなが
ら繰り返すようしたので、高信頼性のマルチチップモジ
ュール（Multichip Module) を得ることができる。
【００２０】また、この発明の半導体集積回路パッケー
ジの実装方法は、配線基板に、上記保護パッケージをも
つ半導体集積回路をその電極のある面にて半田付けを行
い、該パッケージの電極のある面の裏面に、導熱性グリ
ースにて放熱用フィンを接着させた実装構造としたか
ら、ＩＣチップでの発熱を放熱フィンに直接熱伝導で
き、放熱効率の高い実装を行うことができる。
【００２１】
【実施例】以下、この発明の一実施例を図について説明
する。 実施例１．図１は、本発明の一実施例による半導体集積
回路装置パッケージであるフリップチップ型パッケージ
を製造するための製造フローを示す。図１において、半
導体集積回路のウェハプロセス完了寸前でアルミ配線に
よる電極部１４がウェハ上に露出し、他の部分はガラス
コート１３が施され、ウェハ表面の電子回路が保護され
た状態までウェハプロセスが進んだところの状態を、図
(b) の一番上に示し、以下この状態から説明を行う。
【００２２】図１において、１１はエピタキシャル成長
層や拡散層等を含む基板、１２はＳｉＯ2 （酸化膜）、
１３はガラスコート（表面保護膜）、１４はＡｌ（アル
ミニウム）による電子回路の電極、１５はフォトレジス
ト、１６は電極下地形成部、１７はフォトレジスト、１
８は外部電極形成部、１９はフォトレジスト、２０は樹
脂である。
【００２３】次に製造方法について説明する。ステップ
Ｓ１によりウエハプロセスを行い、図１(b) の一番上に
示す基板１１上にＡｌ電極１４と表面保護膜１３を有す
るウエハを形成し、電極１４に対し外部電極を形成する
ため、写真製版技術（Photolithography) （ステップＳ
２）によりフォトレジスト（Photoresist)１５，ＣｒＣ
ｕＡｕ（クロム銅金）１６のスパッタ（Sputtering) を
行い、電極下地形成（多重金属スパッタ）（ステップＳ
３）を行う。
【００２４】さらに、写真製版技術（ステップＳ４）に
よりフォトレジスト１７，Ａｕ（金）蒸着（Electropla
ting) を行い、外部電極１８を形成する（ステップＳ
５）。この外部電極１８がアウターリードとして機能す
ることになる。
【００２５】次に、写真製版技術（ステップＳ６）によ
りフォトレジスト１９，樹脂（Resin)２０を塗布（Coat
ing)（ステップＳ７）して硬化（ステップＳ８）させ、
樹脂部２０とガラスコート１３との間にバリア部を形成
する。このバリア部（樹脂とガラスコートの接触部分）
によりＩＣチップ内部への水やナトリウムイオンの侵入
を防止して信頼性を向上することができる。このバリア
部の形成はパッケージングでは大変重要な処理である。
【００２６】次に、ウェハ表面の平坦性と外部電極の清
浄化のために表面研磨を行う。この表面研磨は、本発明
では重要な処理である。
【００２７】なお、上記実施例では、電極下地形成工程
（ステップＳ２とＳ３）と、外部電極形成工程（ステッ
プＳ４，Ｓ５）とにおいて、写真製版技術（Photolitho
graphy) によるフォトレジストを２回用いたが、これを
１回として、ウェハ表面の全面に電極下地形成と外部電
極形成とを行い、その後、外部電極形成時の写真製版工
程において一気にエッチングすることにより形成するよ
うにしてもよい。
【００２８】この場合においても、前述のようにバリア
部（樹脂とガラスコートの接触部分）の形成が重要であ
り、さらにウェハ表面の表面研磨による，ウェハ表面の
平坦性と、外部電極の清浄化とが重要である。
【００２９】またさらに、電極形成における金属類はＣ
ｒＣｕＡｕ，Ａｕを用いたが、他の金属類、例えばＭｏ
（モリブデン），Ｗ（タングステン），Ｔｉ（チタ
ン），Ｉｎ（インジウム），Ｎｉ（ニッケル）等を用い
てもよい。また、酸化膜もＳｉＯ2 だけでなく、ＳｉＮ
（窒化膜）等の別種の膜で絶縁膜や保護膜を形成しても
よい。
【００３０】このような本実施例１のフリップチップ型
パッケージでは、ＩＣパッケージング工程をウェハ状態
で実施するようにしたので、バッジ処理を行うことがで
き、生産効率を向上でき、安価に、かつ精度の高いもの
が得られる効果がある。
【００３１】また、従来のパッケージング工程でのＩＬ
Ｂ（Inner Lead Bonding) を、外部電極形成工程でのバ
ンプ（Bump) 形成に含めた形として、リードのアウター
リード（Outer Lead) を包含したので、ウェハ状態でバ
ッジ処理を行うことができ、生産効率を向上でき、安価
にかつ精度の高いものが得られる効果がある。
【００３２】さらにインナーリード（Inner Lead) とア
ウターリード（Outer Lead) が外部取り出し電極に含ま
れているため、リード部を極度に短くできるので、リー
ド部でのインダクタンスによる電気的特性の劣化を解消
し、ＩＣチップ特性を効果的に引き出すことができ、こ
れによりＩＣチップの入力・出力インタフェース回路で
の負荷を軽減でき、ＩＣ回路設計において電流ドライブ
能力を小さく設定でき、これにより消費電力を小さくで
きる。また、回路規模も小さくできるのでＩＣチップ面
積を縮小でき、さらにＩＣチップからの発熱も減少させ
ることができる。従って、電気的特性のほか、周辺回路
や実装形態にもその効果が及び、安価に、かつ精度の高
い小型なものが得られる。
【００３３】実施例２．図２は本発明の一実施例によ
る，フリップチップ型パッケージでのバーン・イン工程
を説明し、かつ従来パッケージ（ＴＡＢ）との比較が容
易にできるようにした製造フローの例を示す。
【００３４】図２において、ウェハプロセス（ステップ
Ｓ２１）後、ウェハ状態で電極形成（ステップＳ２２）
（従来のＩＬＢに相当する）が行われる。次に写真製版
（ステップＳ２３）後、樹脂塗布により、ＩＣチップ表
面の電子回路を保護するバリア部（樹脂とガラスコート
の接触部分）を形成し（ステップＳ２４）、ウェハをプ
ローバによる針当てにより、電気的特性試験を実施する
（ステップＳ２５）。ウェハテストをした後、ダイシン
グ・スライス・カットして（ステップＳ２６）、エキス
パンディング（ステップＳ２７）し、基板仮実装工程
（ステップＳ２８）（従来のＯＬＢに相当する）に入
る。この基板仮実装は２つの狙いがある。
【００３５】１つはバーン・イン・テストの実施（ステ
ップＳ２９）であり、もう１つは外部電極の半田メッキ
である。このうち、外部電極への半田メッキを行うと、
空気中にＩＣが放置された場合、外部電極部の半田濡れ
性の低下を防止できる効果がある。
【００３６】また、もう１つの方のバーン・イン・テス
ト（ステップＳ２９）ではバーン・イン基板への基板仮
実装（ステップＳ２８）をすることで、確実な電極部の
接触が可能であり、同じバーン・イン基板を繰り返し使
用しても、確実な電極部の接触ができるので、経済的な
意味においてバーン・イン基板の使用回数を増やすこと
ができ、バーン・イン・テストの経費を節約することが
できる。
【００３７】また、一方、バーン・イン・テスト不要な
ＩＣの場合は、どうしても基板仮実装が必要であるとい
うことはない。ただしこの場合も、半田濡れ性の低下を
防止する意味で、半田メッキはした方がよい。半田濡れ
性を問題としない場合は、半田メッキは不要である。バ
ーン・イン・テスト（ステップＳ２９）完了後は、バー
ン・イン基板からＩＣを取り外し（ステップＳ３１）、
チップトレー等へ収納して保管する。
【００３８】次に、他のＩＣとともに、配線基板に実装
しＯＬＢ（ステップＳ３２）が実施される。これで、基
板への組み込みが完了し、基板としてシステムの動作テ
スト（検査）（ステップＳ３３）を実施して基板への組
立工程が完了する。
【００３９】このような本実施例２では、バーン・イン
・テストの実施が必要な場合において、バーン・イン用
基板への取り付けにＩＣソケット等の挿圧着で電気的接
触を取るのではなく、半田の溶融により電極間接続をす
るので、接触不良をなくすることができる。かつソケッ
ト等のリード部でのインダクタンスによる電気的特性の
劣化を解消し、ＩＣチップのバーン・イン・テストを高
周波回路や高速スイッチング回路の場合でも実使用に近
い状態で実施することができ、このため、精度良くバー
ン・イン・テストをおこなうことができる。
【００４０】実施例３．図３に本発明の一実施例による
フリップチップ型パッケージでの半田付フロー（バーン
・イン・テスト基板への実装と、バーン・イン・テスト
基板からの取り外し）の例を示す。図３において、２１
はバーン・イン・テスト基板、２２はバーン・イン・テ
スト基板２１上のプリント配線、２３は半田ペースト
（これは印刷技術で基板上へ付けられる）、２４は本発
明のフリップチップ型パッケージＩＣである。
【００４１】基板上に半田印刷（ステップＳ４１）を行
った後、フリップチップ型パッケージＩＣ２４を真空ピ
ンセットで吸着して持ち上げ（ピックアップ）（ステッ
プＳ４２）、基板上の半田２３と位置合わせ（ステップ
Ｓ４３）して基板上にマウント（ステップＳ４４）す
る。
【００４２】次に加熱して（ステップＳ４５）、上記半
田ペースト２３を溶かし、このＩＣの外部電極とプリン
ト配線２２を接合する。この際、半田ペースト２３が溶
けた状態で、半田の表面張力によりＩＣのバランスがほ
どよく働き、基板２１上のプリント配線２２パターンに
そって位置補正がかかる（ステップＳ４６）。このよう
にしてから、放熱させて（ステップＳ４７）温度を下
げ、半田２３を固着させ、基板へのＩＣの搭載が完了す
る。
【００４３】そして、バーン・イン・テスト（ステップ
Ｓ４８）を実施する。バーン・イン・テストが完了した
後、品質保証検査等を実施し、電気的特性の検査を完了
する。なお、ここではバーン・イン・テストで代表させ
たが、通常の常温での検査もこのように基板２１へＩＣ
を半田付けして実施する。つまり、従来はＩＣソケット
による装着を用いていたが、それを半田付けにより行っ
ているのである。
【００４４】これらテスト完了後、再び加熱して（ステ
ップＳ４９）半田固着部を溶かし、真空ピンセットでつ
まみあげ（ピックアップ）（ステップＳ５０）て、基板
２１からＩＣを取り外し、放熱（ステップＳ５１）の
後、トレイへ梱包して（ステップＳ５２）収納保管でき
るようにする。ここで、図３(b) の右下に示すようにＩ
Ｃ２４の外部電極部には、半田２３′の半田メッキが施
され、次工程の半田付処理時の半田濡れ性を良好にする
ことができる。
【００４５】このような本実施例３においても、上記実
施例２とほぼ同様に、バーン・イン・テストにおいて、
バーン・イン用基板への取り付けをＩＣソケット等の挿
圧着によるのでなく、半田の溶融により電極間接続をす
るので、接触不良がなくなり、かつソケット等のリード
部でのインダクタンスによる電気的特性の劣化を解消
し、該バーン・イン・テストを高周波回路や高速スイッ
チング回路の場合でも実使用に近い状態で実施すること
ができ、精度良くバーン・イン・テストをおこなうこと
ができる。
【００４６】実施例４．図４に本発明の一実施例による
フリップチップ型パッケージでのマルチチップモジュー
ル（ＭＣＭ）への組立フローの一例を示す。配線基板に
半田ペーストを印刷し（ステップＳ６１）、本発明のフ
リップチップ型パッケージを真空ピンセットでつまみあ
げ（ステップＳ６２）、位置合わせして（ステップＳ６
３）マウントする（ステップＳ６４）。この操作を繰り
返し行うことで、異種複数のＩＣをマウントできる。マ
ウント完了後、加熱して（ステップＳ６５）、上記配線
基板上の半田ペーストを溶かし、表面張力補正された
（ステップＳ６６）後、放熱させ（ステップＳ６７）、
異種複数のＩＣが半田付実装完了する。
【００４７】次に、このＩＣ実装済基板のテスト端子に
針当て等（ソケット装着でもよい。）により、テスタと
接続し、マルチチップ・システムテストを実施する（ス
テップＳ６８）。この時、もし不良ＩＣが発見された場
合は再び加熱して不良ＩＣを取り外し、別に準備した良
品ＩＣをマウントして（ステップＳ６９）表面張力補正
させた後、放熱させ、異種複数のＩＣを半田付け実装完
了する。再びマルチチップ・システムテスト（ステップ
Ｓ６８）を実施してマルチチップＩＣ（ＭＣＭ）を完成
する（ステップＳ７０）。
【００４８】図５は上記フリップチップ型パッケージで
のマルチチップモジュール（ＭＣＭ）への半田付工程を
示す。図５において、３１はＭＣＭ用配線基板、３２は
ＭＣＭ用配線基板３１上のプリント配線、３３は半田ペ
ースト（これは印刷技術で基板上へ付けられる）、２４
は本発明のフリップチップ型パッケージＩＣである。こ
の半田付け工程では、ＩＣ２４を真空ピンセット３５で
吸着して持ち上げ（ピックアップ）、位置合わせして基
板３１上に乗せる（マウント工程，図４のステップ６
４）。図中、２３′は固着した外部電極部の半田メッキ
部を示し、３３′は半田ペースト３３と半田メッキ部の
固着半田２３′が溶融した後、放熱して固着した半田を
示している。
【００４９】このような本実施例においては、フリップ
チップ型パッケージでのマルチチップモジュール（ＭＣ
Ｍ）への組立てを、上記実施例２，３の実施例で説明し
たのとほぼ同様に、マルチ・システムテストをＩＣソケ
ット等の挿圧着によるのでなく、半田の溶融により電極
間接続をすることにより、接触不良なく、かつソケット
等のリード部でのインダクタンスによる電気的特性の劣
化なく、高周波回路や高速スイッチング回路の場合でも
実使用に近い状態で、精度良く実施することができ、高
信頼性のマルチチップモジュールによるシステムを得る
ことができる。
【００５０】実施例５．図６は、本発明の第５の実施例
のフリップチップ型パッケージでのＩＣ内部からの発熱
を放熱させるための放熱フィンの取り付け方法を示す。
図６において、３１は配線基板、３２はプリント配線、
２４は本発明によるフリップチップ型パッケージＩＣ、
３６はシリコングリース、３７は放熱フィンである。
【００５１】本実施例５の放熱フィンの取り付け方法で
は、配線基板３１のプリント配線３２上に半田付けされ
たフリップチップ型パッケージＩＣ２４の上にシリコン
グリース３６を用いて放熱フィン３７を固定するもので
ある。なお、ここで、３６はシリコングリースに限ら
ず、導熱性グリースであれば、他のものを用いてもよ
い。
【００５２】図６に示したように、本実施例５のフリッ
プチップ型パッケージでは、ＩＣチップに電流を多く流
して発熱した場合の放熱対策として、実装状態におい
て、ＩＣチップの裏面の基板が露出していることを利用
して、これに放熱用フィンを直接接触させる構造を取る
ことができ、放熱効率の高い実装形態を得ることができ
る。これによりより多くの電流をＩＣチップに流すこと
ができ、より高い周波数の回路やより高速なスイッチン
グ回路を実現できる効果がある。
【００５３】
【発明の効果】以上のように、この発明にかかる半導体
集積回路パッケージ，及びその製造方法によれば、ＩＣ
パッケージング工程をウェハ状態で実施するようにした
ので、バッジ処理を行うことができ、生産効率を向上で
き、安価に、かつ精度の高いものが得られる効果があ
る。また、従来のパッケージング工程でのＩＬＢ（Inne
rLead Bonding) を、外部電極形成工程でのバンプ（Bum
p) 形成に含めた形とし、かつリードのアウターリード
（Outer Lead) の形成をもこれに包含したので、ウェハ
状態でバッジ処理を行うことができ、生産効率を向上で
き、安価にかつ精度の高いものが得られる効果がある。
【００５４】さらにインナーリード（Inner Lead) とア
ウターリード（Outer Lead) が外部取り出し電極に含ま
れているため、リード部を極度に短くできるので、リー
ド部でのインダクタンスによる電気的特性の劣化を解消
し、ＩＣチップ特性を効果的に引き出すことができ、こ
れによりＩＣチップの入力・出力インタフェース回路で
の負荷を軽減でき、ＩＣ回路設計において電流ドライブ
能力を小さく設定できるて消費電力を小さくできる。ま
た、回路規模も小さくできるのでＩＣチップ面積を縮小
でき、さらにＩＣチップからの発熱も減少させることが
できる。従って、電気的特性のほか、周辺回路や実装形
態にもその効果が及び、安価に、かつ精度の高い小型な
ものが得られる。
【００５５】また、バーン・イン・テストの実施が必要
な場合において、バーン・イン用基板への取り付けにＩ
Ｃソケット等の挿圧着で電気的接触を取るのではなく、
半田の溶融により電極間接続をするので、接触不良がな
くなり、かつソケット等のリード部でのインダクタンス
による電気的特性の劣化を解消し、ＩＣチップのバーン
・イン・テストを高周波回路や高速スイッチング回路の
場合でも実使用に近い状態で実施することができ、精度
良く、バーン・イン・テストをおこなうことができる。
【００５６】また、ＩＣチップに電流を多く流して発熱
した場合の放熱対策において、実装状態において、ＩＣ
チップの裏面の基板が露出しているので、放熱用フィン
を直接接触させる構造を取れるため、放熱効率の高い実
装形態ができ、これによりより多くの電流をＩＣチップ
に流すことができ、より高い周波数の回路やより高速な
スイッチング回路を実現できる効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例による，半導体集積回路
装置パッケージであるフリップチップ型パッケージを製
造するための製造フローを示す図。
【図２】本発明の第２の実施例による，フリップチップ
型パッケージでのバーン・イン工程フローを示す図。
【図３】本発明の第３の実施例によるフリップチップ型
パッケージでの半田付フロー（バーン・イン・テスト基
板への実装と、バーン・イン・テスト基板からの取り外
し）の例を示す図。
【図４】本発明の第４の実施例によるフリップチップ型
パッケージでのマルチチップモジュール（ＭＣＭ）への
組立フローの一例を示す図。
【図５】上記第４の実施例によるフリップチップ型パッ
ケージでのマルチチップモジュール（ＭＣＭ）への組立
フローにおける半田付工程を示す図。
【図６】本発明の第５の実施例のフリップチップ型パッ
ケージでのＩＣ内部からの発熱を放熱させるための放熱
フィンの取り付け構造を示す図。
【図７】従来のＴＡＢ技術による半導体集積回路パッケ
ージであるフリップチップＩＣの製造フローを示す図。
【図８】従来のＴＡＢ技術による半導体集積回路パッケ
ージであるフリップチップＩＣの製造フローにおけるＩ
ＬＢとＯＬＢの工程を示す図。
【符号の説明】
１ ＩＣチップ ２ Ａｕバンブ ３ インナーリード ３’ アウターリード ４ ポリイミド・フィルムキャリア ５ 樹脂 ６ 配線基板 ７ 配線基板電極 ８ 半田 １１ エピタキシャル成長層や拡散層等を含む基板 １２ ＳｉＯ2 （酸化膜） １３ ガラスコート（表面保護膜） １４ Ａｌ（アルミ）による電子回路の電極 １５ フォトレジスト（Photoresist) １６ ＣｒＣｕＡｕ（クロム・銅・金）スパッタ（Sput
tering) による電極下地形成部 １７ フォトレジスト １８ Ａｕ（金）蒸着（Electroplating) による外部電
極形成部 １９ フォトレジスト ２０ 樹脂 ２１ バーン・イン・テスト基板 ２２ バーン・イン・テスト基板上のプリント配線 ２３ 半田ペースト ２３′ 半田メッキ ２４ 本発明のフリップチップ型パッケージＩＣ ２５ 真空ピンセット ３１ ＭＣＭ用配線基板 ３２ ＭＣＭ用配線基板上のプリント配線 ３３ 半田ペースト ３３′ 半田ペースト３３と半田メッキ部の固着半田２
３′が溶融した後、放熱して固着した半田 ３５ 真空ピンセット ３６ シリコングリース ３７ 放熱フィン
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１月２１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項４
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】
【課題を解決するための手段】この発明に係る半導体集
積回路パッケージ、及びその製造方法は、外部取り出し
電極を含むウェハ状態でパッケージング処理し、該ウェ
ハ状態のウェハ上に樹脂を塗布してこれを硬化処理し
て、ＩＣを周辺環境から保護するバリア部を形成するガ
ラスコートと樹脂間の接合部を形成し、その後、ダイシ
ング・スライス・カットした後、エキスパンドしてフリ
ップチップ型パッケージを得るようにしたものである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】また、この発明にかかる半導体集積回路パ
ッケージの製造方法は、上記エキスパンディング後のフ
リップチップ型パッケージをバーン・イン用基板に半田
付けを行って接続（仮実装）してバーン・イン・テスト
をし、次に加熱して上記半田付部を溶融してバーン・イ
ン用基板から上記保護パッケージを持つ半導体集積回路
を取り外し、該半導体集積回路を配線基板上に上記外部
取り出し電極を用いて実装し、基板への組み込みを完了
するものである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】また、この発明にかかる半導体集積回路パ
ッケージの製造方法は、多種複数のＩＣをそれぞれのフ
リップチップ型パッケージにした後、これらを半田付け
により配線基板上にマウントを行い、加熱して表面張力
補正を行ったのち、マルチ・チップ・システムテストを
不良チップを交換しながら繰り返すことにより、マルチ
チップモジュール（Multichip Module) に組立てができ
るようにしたものである。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】また、この発明にかかる半導体集積回路パ
ッケージの実装方法は、上記半導体集積回路パッケージ
を配線基板上にその電極のある面にて半田付けし、上記
保護パッケージをもつ半導体集積回路の上記電極のある
面の裏面に、導熱性グリースにて放熱用フィンを接着さ
せた構造とし、放熱効果を有する構造に実装するように
したものである。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】
【作用】この発明におけるフリップチップ型パッケージ
は、ウェハ状態で外部取り出し電極を形成し、かつ該外
部取り出し電極の，ＩＣを周辺環境から守るためのバリ
ア部を形成するためのガラスコート樹脂との接合を形成
することにより、従来のＴＡＢ技術におけるＩＬＢの製
造工程をバンプ形成工程に含めた形として省略したの
で、ＩＬＢ工程での加圧コントロールが難しいという問
題を解消でき、また、ＯＬＢの製造工程をもバンプ形成
工程に含めた形として、リードとアウターリードを省略
したので、リード部でのインダクタンスによる電気的特
性の劣化を解消し、ＩＣチップ特性を効果的に引き出す
ことができる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】しかも、この発明におけるフリップチップ
型パッケージは、ウェハ状態での外部取り出し電極の形
成と、該外部取り出し電極の，ＩＣを周辺環境から守る
ためのバリア部を形成するためのガラスコート樹脂との
接合の形成と、さらに、外部取り出し電極の清浄化とを
行い、ウェハ表面の凹凸を軽減して基板実装を行うよう
にしたから、容易に、かつ精度良く安定にパッケージの
製造・組立を行うことができる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】また、この発明の半導体集積回路パッケー
ジの実装方法は、配線基板上に、上記保護パッケージを
もつ半導体集積回路をその電極のある面にて半田付けを
行い、該パッケージの上記電極のある面の裏面に、導熱
性グリースにて放熱用フィンを接着させた実装構造とし
たから、ＩＣチップでの発熱を放熱フィンに直接熱伝導
でき、放熱効率の高い実装を行うことができる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】次に製造方法について説明する。ステップ
Ｓ１によりウエハプロセスを行い、図１(b) の一番上に
示す基板１１上に酸化膜１２を介してＡｌ電極１４と表
面保護膜１３を有するウエハを形成し、電極１４に対し
外部電極を形成するため、写真製版技術（Photolithogr
aphy)（ステップＳ２）によりフォトレジスト（Photore
sist)１５を形成し，ＣｒＣｕＡｕ（クロム銅金）１６
のスパッタ（Sputtering) を行い、電極下地の形成（多
重金属スパッタ）（ステップＳ３）を行う。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】さらに、写真製版技術（ステップＳ４）に
よりフォトレジスト１７を形成したのち，Ａｕ（金）蒸
着（Electroplating) を行い、外部電極１８を形成する
（ステップＳ５）。この外部電極１８がアウターリード
として機能することになる。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】次に、写真製版技術（ステップＳ６）によ
りフォトレジスト１９を形成したのち，樹脂（Resin)２
０を塗布（Coating)（ステップＳ７）して硬化（ステッ
プＳ８）させ、樹脂部２０とガラスコート１３との間に
バリア部を形成する。このバリア部（樹脂とガラスコー
トの接触部分）によりＩＣチップ内部への水やナトリウ
ムイオンの侵入を防止して信頼性を向上することができ
る。このバリア部の形成はパッケージングでは大変重要
な処理である。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正内容】
【００３１】また、従来のパッケージング工程でのＩＬ
Ｂ（Inner Lead Bonding) を、外部電極形成工程でのバ
ンプ（Bump) 形成に含めた形として、リードのアウター
リード（Outer Lead) をもこれに包含したので、ウェハ
状態でバッジ処理を行うことができ、生産効率を向上で
き、安価にかつ精度の高いものが得られる効果がある。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正内容】
【００３４】図２において、ウェハプロセス（ステップ
Ｓ２１）後、ウェハ状態で電極形成（ステップＳ２２）
（従来のＩＬＢに相当する）が行われる。次に写真製版
（ステップＳ２３）後、樹脂塗布により、ＩＣチップ表
面の電子回路を保護するバリア部（樹脂とガラスコート
の接触部分）を形成し（ステップＳ２４）、ウェハをプ
ローバによる針当てにより、電気的特性試験を実施する
（ステップＳ２５）。ウェハテストをした後、ダイシン
グ・スライス・カットして（ステップＳ２６）、エキス
パンディング（ステップＳ２７）し、該ＩＣチップの基
板上への仮実装工程（ステップＳ２８）（従来のＯＬＢ
に相当する）に入る。この基板仮実装には２つの狙いが
ある。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正内容】
【００３６】また、もう１つの方のバーン・イン・テス
ト（ステップＳ２９）では、ＩＣチップのバーン・イン
基板への基板仮実装（ステップＳ２８）をすることで、
確実な電極部の接触が可能であり、同じバーン・イン基
板を繰り返し使用しても、確実な電極部の接触ができる
ので、経済的な意味においてバーン・イン基板の使用回
数を増やすことができ、バーン・イン・テストの経費を
節約することができる。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正内容】
【００３８】次に、該ＩＣチップを、他のＩＣとともに
配線基板に実装し、ＯＬＢ（ステップＳ３２）を実施す
る。これで、基板への組み込みが完了し、基板としてシ
ステムの動作テスト（検査）（ステップＳ３３）を実施
して、基板への組立工程が完了する。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正内容】
【００４１】プリント配線２２を有する基板２１上に半
田印刷（ステップＳ４１）を行った後、フリップチップ
型パッケージＩＣ２４を真空ピンセットで吸着して持ち
上げ（ピックアップ）（ステップＳ４２）、基板２１上
の半田２３と位置合わせ（ステップＳ４３）して該フリ
ップチップ型パッケージＩＣ２４を基板２１上にマウン
ト（ステップＳ４４）する。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正内容】
【００４２】次に加熱して（ステップＳ４５）、上記半
田ペースト２３を溶かし、このＩＣ２４の外部電極とプ
リント配線２２を接合する。この際、半田ペースト２３
が溶けた状態で、半田の表面張力によりＩＣ２４の重量
によるバランスがほどよく働き、基板２１上のプリント
配線２２パターンにそって位置補正がかかる（ステップ
Ｓ４６）。このようにしてから、放熱させて（ステップ
Ｓ４７）温度を下げ、半田２３を固着させ、基板２１へ
のＩＣ２４の搭載が完了する。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正内容】
【００４３】そして、バーン・イン・テスト（ステップ
Ｓ４８）を実施する。バーン・イン・テストが完了した
後、品質保証検査等を実施し、電気的特性の検査を完了
する。なお、ここではバーン・イン・テストで代表させ
たが、通常の常温での検査もこのように基板２１へＩＣ
２４を半田付けして実施する。つまり、従来はＩＣソケ
ットによる装着を用いていたが、それを半田付けにより
行っているのである。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正内容】
【００４４】これらテスト完了後、再び加熱して（ステ
ップＳ４９）半田固着部を溶かし、真空ピンセットでつ
まみあげ（ピックアップ）（ステップＳ５０）て、基板
２１からＩＣ２４を取り外し、放熱（ステップＳ５１）
した後、トレイへ梱包して（ステップＳ５２）収納保管
できるようにする。ここで、図３(b) の右下に示すよう
にＩＣ２４の外部電極部には、半田２３′の半田メッキ
が施され、次工程の半田付処理時の半田濡れ性を良好に
することができる。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正内容】
【００５３】
【発明の効果】以上のように、この発明にかかる半導体
集積回路パッケージ，及びその製造方法によれば、ＩＣ
パッケージング工程をウェハ状態で実施するようにした
ので、バッジ処理を行うことができ、生産効率を向上で
き、安価に、かつ精度の高いものが得られる効果があ
る。また、従来のパッケージング工程でのＩＬＢ（Inne
rLead Bonding) を、外部電極形成工程でのバンプ（Bum
p) 形成に含めた形とし、かつリードのアウターリード
（Outer Lead) の形成をもこのバンプ形成に包含したの
で、ウェハ状態でバッジ処理を行うことができ、生産効
率を向上でき、安価にかつ精度の高いものが得られる効
果がある。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正内容】
【００５４】さらにインナーリード（Inner Lead) とア
ウターリード（Outer Lead) が外部取り出し電極に含ま
れているため、リード部を極度に短くできるので、リー
ド部でのインダクタンスによる電気的特性の劣化を解消
し、ＩＣチップ特性を効果的に引き出すことができ、こ
れによりＩＣチップの入力・出力インタフェース回路で
の負荷を軽減でき、ＩＣ回路設計において電流ドライブ
能力を小さく設定できるので消費電力を小さくできる。
また、回路規模も小さくできるのでＩＣチップ面積を縮
小でき、さらにＩＣチップからの発熱も減少させること
ができる。従って、電気的特性のほか、周辺回路や実装
形態にもその効果が及び、安価に、かつ精度の高い小型
なものが得られる。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正内容】
【００５６】また、ＩＣチップに電流を多く流して発熱
した場合の放熱対策において、実装状態において、ＩＣ
チップの裏面の基板が露出しているので、放熱用フィン
を直接接触させる構造を取れるため、放熱効率の高い実
装形態ができ、これによりより多くの電流をＩＣチップ
に流すことができ、より高い周波数の回路やより高速の
スイッチング回路を実現できる効果がある。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 半導体集積回路パッケージにおいて、 ウェハプロセス中に写真製版技術を用いて外部取り出し
    電極を形成し、 その後ウェハ状態のままウェハ上に樹脂を塗布して硬化
    処理を施し、 ウェハ表面を研磨して上記外部取り出し電極を清浄化し
    た電極を作成し、 このウェハをダイシング・スライス・カットしてエキス
    パンディングして製造してなり、 ウェハ上にパッケージング用樹脂と、研磨処理された電
    極とを持つ保護パッケージを有することを特徴とする半
    導体集積回路パッケージ。
  2. 【請求項２】 半導体集積回路パッケージの製造方法に
    おいて、 ウェハプロセス中に写真製版技術を用いて外部取り出し
    電極を形成する工程と、 その後ウェハ状態のままウェハ上に樹脂を塗布して硬化
    処理を行う工程と、 ウェハ表面を研磨して上記外部取り出し電極を清浄化し
    た電極を作成する工程と、 このウェハをダイシング・スライス・カットしてエキス
    パンディングする工程とを含み、 ウェハ上にパッケージング用樹脂と研磨処理された電極
    とを持つ保護パッケージを有する半導体集積回路を製造
    することを特徴とする半導体集積回路パッケージの製造
    方法。
  3. 【請求項３】 半導体集積回路パッケージの製造方法に
    おいて、 上記請求項２記載のエキスパンディング後のフリップチ
    ップ型パッケージをバーン・イン用基板に半田付けを行
    って仮実装する工程と、 該仮実装状態でバーン・イン・テストを行う工程と、 次に加熱して上記半田付部を溶融してバーン・イン用基
    板から上記保護パッケージを持つ半導体集積回路を取り
    外す工程と、 これを配線基板に上記外部取り出し電極を用いて実装す
    る工程とを備えたことを特徴とする半導体集積回路パッ
    ケージの製造方法。
  4. 【請求項４】 請求項３記載の半導体集積回路パッケー
    ジの製造方法において、 上記仮実装する工程とパーン・イン・テストを行う工程
    との間に、加熱して半田を溶融し表面張力補正を行った
    のち、再び加熱する工程を含むことを特徴とする半導体
    集積回路パッケージの製造方法。
  5. 【請求項５】 請求項１記載の半導体集積回路パッケー
    ジを複数用いてマルチチップモジュール（Multichip Mo
    dule) を製造する方法において、 請求項１記載の方法により多種複数のフリップチップ型
    ＩＣパッケージを得る工程と、 該多数種類のフリップチップ型ＩＣパッケージを半田付
    けにより配線基板上にマウントする工程と、 その後マルチ・チップ・システムテストを不良チップを
    交換しながら繰り返す工程とを含み、 マルチチップモジュールに組立てを行うことを特徴とす
    る半導体集積回路パッケージの製造方法。
  6. 【請求項６】 請求項５記載の半導体集積回路パッケー
    ジの製造方法において、 上記マウントする工程とマルチ・チップ・システムテス
    トを行う工程との間に、加熱して半田を溶融し表面張力
    補正を行ったのち、再び加熱する工程を含むことを特徴
    とする半導体集積回路パッケージの製造方法。
  7. 【請求項７】 請求項１にて製造した保護パッケージを
    持つ半導体集積回路を実装する方法において、 上記配線基板に上記半導体集積回路パッケージを半田付
    けする工程と、 上記保護パッケージをもつ半導体集積回路の電極のある
    面の裏面に、導熱性グリースにて放熱用フィンを接着さ
    せる工程とを含むことを特徴とする半導体集積回路パッ
    ケージの実装方法。
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